JPH09219542A - ハイブリッド電子デバイス、特にジョセフソン・トランジスタ - Google Patents
ハイブリッド電子デバイス、特にジョセフソン・トランジスタInfo
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- JPH09219542A JPH09219542A JP8319963A JP31996396A JPH09219542A JP H09219542 A JPH09219542 A JP H09219542A JP 8319963 A JP8319963 A JP 8319963A JP 31996396 A JP31996396 A JP 31996396A JP H09219542 A JPH09219542 A JP H09219542A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
- H10D30/615—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel comprising a MOS gate electrode and at least one non-MOS gate electrode
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
- H10D30/831—Vertical FETs having PN junction gate electrodes
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】
【課題】 ＩｎＡｓ系を用いた電子デバイス、特に多様
性の増加した新しいチャンネル構造を用いた超伝導・半
導体ヘテロ構造のハイブリッド・デバイスの改善された
チャンネル構造を提供し、改善されたジョセフソン・ト
ランジスタ、特にVOUT /Vg の比が１に近いジョセフソ
ン・トランジスタを提供する。 【解決手段】 高い平坦部、低い平坦部およびこれ等の
平坦部に対して横方向に接続する階段状の側部から成る
階段形状を有し、前記低い平坦部の下にあり、前記側部
に沿って延び、しかも前記高い平坦部の下にある連続的
な反転層を有するp-ＩｎＡｓ本体と、前記高い平坦部の
上にある第一超伝導層と、前記側部の高さより薄い厚さ
を有し、電子伝導チャンネルが前記反転層を通して前記
Ｎｂの間に形成される、前記低い平坦部の上にある第二
超伝導層とから成る。
性の増加した新しいチャンネル構造を用いた超伝導・半
導体ヘテロ構造のハイブリッド・デバイスの改善された
チャンネル構造を提供し、改善されたジョセフソン・ト
ランジスタ、特にVOUT /Vg の比が１に近いジョセフソ
ン・トランジスタを提供する。 【解決手段】 高い平坦部、低い平坦部およびこれ等の
平坦部に対して横方向に接続する階段状の側部から成る
階段形状を有し、前記低い平坦部の下にあり、前記側部
に沿って延び、しかも前記高い平坦部の下にある連続的
な反転層を有するp-ＩｎＡｓ本体と、前記高い平坦部の
上にある第一超伝導層と、前記側部の高さより薄い厚さ
を有し、電子伝導チャンネルが前記反転層を通して前記
Ｎｂの間に形成される、前記低い平坦部の上にある第二
超伝導層とから成る。
Description
【０００１】
【発明の属する技術分野】この発明は、ハイブリッド電
子デバイス、特に特異なチャンネル構造を使用したジョ
セフソントランジスタに係わり、特に二次元反転層を使
用する超伝導・半導体ヘテロ構造のハイブリッド電子デ
バイスに関する。
子デバイス、特に特異なチャンネル構造を使用したジョ
セフソントランジスタに係わり、特に二次元反転層を使
用する超伝導・半導体ヘテロ構造のハイブリッド電子デ
バイスに関する。
【０００２】
【従来の技術】ＩｎＡｓがＳＮＳサンドイッチ内で弱い
結合を形成する材料として利用されているＩｎＡｓ構造
体を使用する電子デバイスが提唱されている（H. Takay
anagiand T. Kawakami, Phs. Rev. Lett., 54, 2449, 1
985; C. Nguyen, H. Kromer and E. L. Hu, Appl. Phy
s. Lett. 57, 87, 1990 年、C. Nguyen, Kroemer E. L/
Hu 、および H. Kroema, C. Ngynen and E. L. Hu, Hu
St.Electr. 37. 1021,1994年を参照）。
結合を形成する材料として利用されているＩｎＡｓ構造
体を使用する電子デバイスが提唱されている（H. Takay
anagiand T. Kawakami, Phs. Rev. Lett., 54, 2449, 1
985; C. Nguyen, H. Kromer and E. L. Hu, Appl. Phy
s. Lett. 57, 87, 1990 年、C. Nguyen, Kroemer E. L/
Hu 、および H. Kroema, C. Ngynen and E. L. Hu, Hu
St.Electr. 37. 1021,1994年を参照）。
【０００３】この種の電子デバイスは伝導帯の端部の上
の表面でのフェルミレベルのピンニングにより生じる高
移動度反転層を使用し、このピンニングはショットキー
バリヤーをなくすので、ＳＮ界面を電子が障害なしに流
れる。電子の有効質量が小さく（0.024 m0）と電子易動
度が高いのでクーパー対の半導体への侵入に対して大き
な可干渉性距離ξを保証する（ξ＞ 100 nm である）。
これは巨視的な弱い結合距離を介した高い臨界電流ＩC
を可能にする。
の表面でのフェルミレベルのピンニングにより生じる高
移動度反転層を使用し、このピンニングはショットキー
バリヤーをなくすので、ＳＮ界面を電子が障害なしに流
れる。電子の有効質量が小さく（0.024 m0）と電子易動
度が高いのでクーパー対の半導体への侵入に対して大き
な可干渉性距離ξを保証する（ξ＞ 100 nm である）。
これは巨視的な弱い結合距離を介した高い臨界電流ＩC
を可能にする。
【０００４】ＩｎＡｓを基礎にしたデバイスを用いる以
前の仕事では、接触は必ず単一面にあり、0.3 〜 0.5μ
m の間隔がＩｎＡｓ表面の上に付着された面状の接触子
の間にある。
前の仕事では、接触は必ず単一面にあり、0.3 〜 0.5μ
m の間隔がＩｎＡｓ表面の上に付着された面状の接触子
の間にある。
【０００５】
【発明が解決しようとする課題】この発明の主要な課題
は、ＩｎＡｓ系を用いた電子デバイス、特に多様性の増
加した新しいチャンネル構造を用いた超伝導・半導体ヘ
テロ構造のハイブリッド・デバイスの改善されたチャン
ネル構造を提供することにある。この発明の他の課題
は、改善されたジョセフソン・トランジスタ、特に V
OUT/Vg の比が１に近いジョセフソン・トランジスタを
提供することにある。
は、ＩｎＡｓ系を用いた電子デバイス、特に多様性の増
加した新しいチャンネル構造を用いた超伝導・半導体ヘ
テロ構造のハイブリッド・デバイスの改善されたチャン
ネル構造を提供することにある。この発明の他の課題
は、改善されたジョセフソン・トランジスタ、特に V
OUT/Vg の比が１に近いジョセフソン・トランジスタを
提供することにある。
【０００６】この発明の更に他の課題は、従来の系の難
点を保有しない改善されたトランジスタを提供すること
にある。
点を保有しない改善されたトランジスタを提供すること
にある。
【０００７】
【課題を解決するための手段】上記の課題は、この発明
により、高い平坦部、低い平坦部およびこれ等の平坦部
に対して横方向に接続する階段状の側部から成る階段形
状を有し、前記低い平坦部の下にあり、前記側部に沿っ
て延び、しかも前記高い平坦部の下にある連続的な反転
層を有するp-ＩｎＡｓ本体と、前記高い平坦部の上にあ
る第一超伝導層と、前記側部の高さより薄い厚さを有
し、電子伝導チャンネルが前記反転層を通して前記Ｎｂ
の間に形成される、前記低い平坦部の上にある第二超伝
導層と、から成る、超伝導・半導体ヘテロ構造のハイブ
リッド電子デバイスにより解決されている。
により、高い平坦部、低い平坦部およびこれ等の平坦部
に対して横方向に接続する階段状の側部から成る階段形
状を有し、前記低い平坦部の下にあり、前記側部に沿っ
て延び、しかも前記高い平坦部の下にある連続的な反転
層を有するp-ＩｎＡｓ本体と、前記高い平坦部の上にあ
る第一超伝導層と、前記側部の高さより薄い厚さを有
し、電子伝導チャンネルが前記反転層を通して前記Ｎｂ
の間に形成される、前記低い平坦部の上にある第二超伝
導層と、から成る、超伝導・半導体ヘテロ構造のハイブ
リッド電子デバイスにより解決されている。
【０００８】この発明による他の有利な構成は、特許請
求の範囲の従属請求項に記載されている。
求の範囲の従属請求項に記載されている。
【０００９】
【発明の実施の形態】チャンネルとして反転層を使用し
たＩｎＡｓをベースにするデバイスの多様性および品質
は、接触部が異なった面内にあり、ＩｎＡｓ本体のほぼ
垂直な側部がこれ等の面の間にあるように階段状の構造
にすることによって著しく向上している。
たＩｎＡｓをベースにするデバイスの多様性および品質
は、接触部が異なった面内にあり、ＩｎＡｓ本体のほぼ
垂直な側部がこれ等の面の間にあるように階段状の構造
にすることによって著しく向上している。
【００１０】この発明の重要性を理解するには、ジョセ
フソン電界効果トランジスタ（ＪＯＦＥＴ）の従来の超
伝導ハイブリッド・トランジスタに触れることにする。
このトランジスタでは、ゲートバイアスがチャンネルの
電子密度の通常の変化により超伝導電流を変化させる
（例えば、T. Nishino, M. Miyake, Y. Harada and U.K
awabe, IEEE EL Dev. Lett. 6, 297, 1985 ; A. W. Kle
insasser, T. Jackson,D. McInturf, G. Pettit and J.
Woodall, Appl. Phys. Lett. 55, 1909, 1989を参
照）。
フソン電界効果トランジスタ（ＪＯＦＥＴ）の従来の超
伝導ハイブリッド・トランジスタに触れることにする。
このトランジスタでは、ゲートバイアスがチャンネルの
電子密度の通常の変化により超伝導電流を変化させる
（例えば、T. Nishino, M. Miyake, Y. Harada and U.K
awabe, IEEE EL Dev. Lett. 6, 297, 1985 ; A. W. Kle
insasser, T. Jackson,D. McInturf, G. Pettit and J.
Woodall, Appl. Phys. Lett. 55, 1909, 1989を参
照）。
【００１１】ＪＯＦＥＴの電流変調で得られる効果は、
大体 Vg ＝ 1 V当たり 10 μA である。相互コンダクタ
ンスは約 10 -2 S/mm の最良結果をもって G＝ Ig / dV
g ≒10-4 S/1 mm である（T. Nishino, M. Miyake, Y.
Harada and U. Kawabe, IEEE EL Dev. Lett. 6, 297, 1
985 ）。他方、出力電圧は零から通常 Vg 以下の程度で
ある Vout に変化する。実際のジョセフソンＦＥＴを得
るには、1 に近い V out /Vg の値を得るため、G を劇的
に増加させる必要がある。そして、チャンネルの階段状
にした形状により、この値に近いトランジスタを形成で
きる。階段接合部（ステップジャンクション）をジョセ
フソン・トンネル・トランジスタ（ＪＴＴ）あるいは共
鳴トンネル・トランジスタ（ＲＴＪＴ）に使用できる。
これ等のトランジスタはハイブリッド・ＳＱＵＩＤの作
製、ＲＳＦＱおよびジョセフソンアレー技術で使用でき
る。
大体 Vg ＝ 1 V当たり 10 μA である。相互コンダクタ
ンスは約 10 -2 S/mm の最良結果をもって G＝ Ig / dV
g ≒10-4 S/1 mm である（T. Nishino, M. Miyake, Y.
Harada and U. Kawabe, IEEE EL Dev. Lett. 6, 297, 1
985 ）。他方、出力電圧は零から通常 Vg 以下の程度で
ある Vout に変化する。実際のジョセフソンＦＥＴを得
るには、1 に近い V out /Vg の値を得るため、G を劇的
に増加させる必要がある。そして、チャンネルの階段状
にした形状により、この値に近いトランジスタを形成で
きる。階段接合部（ステップジャンクション）をジョセ
フソン・トンネル・トランジスタ（ＪＴＴ）あるいは共
鳴トンネル・トランジスタ（ＲＴＪＴ）に使用できる。
これ等のトランジスタはハイブリッド・ＳＱＵＩＤの作
製、ＲＳＦＱおよびジョセフソンアレー技術で使用でき
る。
【００１２】この発明の階段接合部の特性は非常に狭い
Ｎ領域（≦ 100 nm ）であり、潜在的に高い臨界電流と
低い容量、簡単な製造技術にある。何故なら、電子ビー
ムリソグラフィが必要でなく、適当なヘテロ構造を成長
させて簡単にチャンネルに沿って要求される電位形状を
形成できる、成長方向に垂直なチャンネル方位の可能性
があるからである。
Ｎ領域（≦ 100 nm ）であり、潜在的に高い臨界電流と
低い容量、簡単な製造技術にある。何故なら、電子ビー
ムリソグラフィが必要でなく、適当なヘテロ構造を成長
させて簡単にチャンネルに沿って要求される電位形状を
形成できる、成長方向に垂直なチャンネル方位の可能性
があるからである。
【００１３】この発明の構成によれば、ハイブリッド電
子デバイスの本体は p- ＩｎＡｓで構成されている。ト
ランジスタの階段状の接合部を使用するため、チャンネ
ルに沿った電子流を制御するためのゲートが設けてあ
り、このゲートはＩｎＡｓの本体に埋め込まれた導体で
あるか、垂直の側部に沿って配設され、この側部とＮｂ
層から絶縁層により絶縁さた導体である。
子デバイスの本体は p- ＩｎＡｓで構成されている。ト
ランジスタの階段状の接合部を使用するため、チャンネ
ルに沿った電子流を制御するためのゲートが設けてあ
り、このゲートはＩｎＡｓの本体に埋め込まれた導体で
あるか、垂直の側部に沿って配設され、この側部とＮｂ
層から絶縁層により絶縁さた導体である。
【００１４】この発明の構成によれば、 n+ ＩｎＡｌＡ
ｓ層が平坦部の間の側部に再成長しているので、階段領
域で反転層を除去している。この実施例では、 p+ δ添
加層がＩｎＡｓの p型構造内で成長し、チャンネルの側
部でコンダクタンスの変調を与える。導体をＩｎＡｓ本
体に埋め込み、 p+ δ添加層に接触するゲート電極を形
成することができる。こうして、このデバイスは、後に
説明するように、ジョセフソン・トネンリング・トラン
ジスタを形成する。
ｓ層が平坦部の間の側部に再成長しているので、階段領
域で反転層を除去している。この実施例では、 p+ δ添
加層がＩｎＡｓの p型構造内で成長し、チャンネルの側
部でコンダクタンスの変調を与える。導体をＩｎＡｓ本
体に埋め込み、 p+ δ添加層に接触するゲート電極を形
成することができる。こうして、このデバイスは、後に
説明するように、ジョセフソン・トネンリング・トラン
ジスタを形成する。
【００１５】この発明の他の構成によれば、このデバイ
スは高い平坦値の反転層の下で本体に埋め込まれた歪み
を受けたＩｎ 0.77 Ｇａ0.23ＡｓあるいはＡｌＳｂ/ Ｉ
ｎＡｓ格子整合層で構成され、側部に沿って反転層を中
断している。これに対して、ゲートの作用は p- ＩｎＡ
ｓの傍で成長した p+ δ添加領域によるか、絶縁体の上
の金属である横のゲートによって達成される。
スは高い平坦値の反転層の下で本体に埋め込まれた歪み
を受けたＩｎ 0.77 Ｇａ0.23ＡｓあるいはＡｌＳｂ/ Ｉ
ｎＡｓ格子整合層で構成され、側部に沿って反転層を中
断している。これに対して、ゲートの作用は p- ＩｎＡ
ｓの傍で成長した p+ δ添加領域によるか、絶縁体の上
の金属である横のゲートによって達成される。
【００１６】量子井戸（バリヤを有する）が p+ δ添加
領域に接触してＩｎＡｓ本体に埋め込まれていて、後に
詳しく説明するように、共鳴トンネル・ジョセフソン・
トランジスタを形成する。この発明のトランジスタは非
超伝導モードでも動作し、特に共鳴トランジスタ・ジョ
セフソン・トランジスタはエミッタでも量子井戸でも一
次元電子ガスを使用する。この場合、一次元トンネルに
対して一次元トンネルが生じる。
領域に接触してＩｎＡｓ本体に埋め込まれていて、後に
詳しく説明するように、共鳴トンネル・ジョセフソン・
トランジスタを形成する。この発明のトランジスタは非
超伝導モードでも動作し、特に共鳴トランジスタ・ジョ
セフソン・トランジスタはエミッタでも量子井戸でも一
次元電子ガスを使用する。この場合、一次元トンネルに
対して一次元トンネルが生じる。
【００１７】
【実施例】以下、添付図面に示す実施例に基づき、この
発明をより詳しく説明する。図１には、低い平坦部１１
と垂直側部１３で接続されている高い平坦部１２とで形
成されるＳＮＳの階段形状を決める、後でより詳しく説
明する p- ＩｎＡｓ本体１０が示してある。二次元反転
チャンネルが１４のところに設けてあり、連続的に低い
平坦部１１，垂直側部１３および高い平坦部１２に沿っ
て延びている。二次元ニオブ層１５の形の導体が低い平
坦部と高い平坦部に設けてあり、それぞれＮｂ1 とＮｂ
2 に示してある。この垂直側部１３の高さはｄとして示
してある。
発明をより詳しく説明する。図１には、低い平坦部１１
と垂直側部１３で接続されている高い平坦部１２とで形
成されるＳＮＳの階段形状を決める、後でより詳しく説
明する p- ＩｎＡｓ本体１０が示してある。二次元反転
チャンネルが１４のところに設けてあり、連続的に低い
平坦部１１，垂直側部１３および高い平坦部１２に沿っ
て延びている。二次元ニオブ層１５の形の導体が低い平
坦部と高い平坦部に設けてあり、それぞれＮｂ1 とＮｂ
2 に示してある。この垂直側部１３の高さはｄとして示
してある。
【００１８】層Ｎｂ1 は p- ＩｎＡｓ本体のクリーンな
表面上に付ける。次いで、このＩｎＡｓを d＝ 100 nm
の深さにエッチングし、層Ｎｂ1 をシャドウマスクとし
て使用して層Ｎｂ2 を付ける。こうすると、エッチング
によりＳＮＳ共通面状のサンドイッチに表面チャンネル
の階段状の形状を与え、d の間隔にした弱い結合部をほ
ぼ規定する。接触部の間を短くすることを防止するた
め、Ｎｂ2 はエッチング深さより薄くすべきである（t
＜ d）。
表面上に付ける。次いで、このＩｎＡｓを d＝ 100 nm
の深さにエッチングし、層Ｎｂ1 をシャドウマスクとし
て使用して層Ｎｂ2 を付ける。こうすると、エッチング
によりＳＮＳ共通面状のサンドイッチに表面チャンネル
の階段状の形状を与え、d の間隔にした弱い結合部をほ
ぼ規定する。接触部の間を短くすることを防止するた
め、Ｎｂ2 はエッチング深さより薄くすべきである（t
＜ d）。
【００１９】Ｎｂを上で超伝導体として指定したが、他
の超伝導体（ＮｂＮのような）も使用できる。破線は、
10 nm の厚さの表面二次元チャンネルを示し、完全なＳ
ＮＳ構造を通過する。低温では、このチャンネルはＩｎ
Ａｓのバルク構造内に凍結された空孔によるデバイスの
ただ一つの導電通路である。共面ＳＮＳ幾何学構造は、
デバイスが低容量であり、 I−V 特性にヒステリシスが
ないことを保証する。電子ビームリソグラフィを必要と
しないこの簡単な技術は、内部接触間隔が d＝ 40 nmあ
るいはそれ以下の弱い結合を作製することを可能にする
（A. Kastalsky, R. Bhat, A. Y. Cho, and D. Sivco,
J. Appl. Phys. 74, 2813, 1993)。しかし、提案されて
いるデバイスでは、エッチング深さに対する制限はＮｂ
2 の超伝導品質にかかっていて、この品質は大体層が薄
くなると共に低下する。
の超伝導体（ＮｂＮのような）も使用できる。破線は、
10 nm の厚さの表面二次元チャンネルを示し、完全なＳ
ＮＳ構造を通過する。低温では、このチャンネルはＩｎ
Ａｓのバルク構造内に凍結された空孔によるデバイスの
ただ一つの導電通路である。共面ＳＮＳ幾何学構造は、
デバイスが低容量であり、 I−V 特性にヒステリシスが
ないことを保証する。電子ビームリソグラフィを必要と
しないこの簡単な技術は、内部接触間隔が d＝ 40 nmあ
るいはそれ以下の弱い結合を作製することを可能にする
（A. Kastalsky, R. Bhat, A. Y. Cho, and D. Sivco,
J. Appl. Phys. 74, 2813, 1993)。しかし、提案されて
いるデバイスでは、エッチング深さに対する制限はＮｂ
2 の超伝導品質にかかっていて、この品質は大体層が薄
くなると共に低下する。
【００２０】こうして、極度に狭いＮ領域を有するＳＮ
Ｓハイブリッド構造体は、上記の技術を使用して作製で
きる。この間隔は電子の平均行路Ｉ（≒ 0.5μm ）より
相当短いので、試料を横切る衝撃伝播を伴うクリーンな
制限範囲が実現される。加えて、成長方向に垂直に向く
チャンネルの階段状の形状は、チャンネルに沿って異な
った電位波形を形成できるので、新規な２および３端子
デバイスを設計する機会を提供する。このようなアプロ
ーチは、二つの新しいジョセフソン・トランジスタに対
して以下のように利用される。 A. W. Kleinsasser, T.
Jackson, D. McInturf, G. Pettit and J. Woodall, A
ppl. Phys. Lett. 55, 1909, 1989 に示してあるよう
に、Ｎｂ (2Dチャンネル) Ｎｂサンドイッチは− 1 mV
の Ic Rn積の比較的高い値を与える（ Ic は臨界電流振
幅で、 Rn は通常の状態での抵抗である）。このパラメ
ータはＳＱＵＩＤ, ＲＳＱＦおよびジョセフソン・アレ
ー技術に非常に重要である。
Ｓハイブリッド構造体は、上記の技術を使用して作製で
きる。この間隔は電子の平均行路Ｉ（≒ 0.5μm ）より
相当短いので、試料を横切る衝撃伝播を伴うクリーンな
制限範囲が実現される。加えて、成長方向に垂直に向く
チャンネルの階段状の形状は、チャンネルに沿って異な
った電位波形を形成できるので、新規な２および３端子
デバイスを設計する機会を提供する。このようなアプロ
ーチは、二つの新しいジョセフソン・トランジスタに対
して以下のように利用される。 A. W. Kleinsasser, T.
Jackson, D. McInturf, G. Pettit and J. Woodall, A
ppl. Phys. Lett. 55, 1909, 1989 に示してあるよう
に、Ｎｂ (2Dチャンネル) Ｎｂサンドイッチは− 1 mV
の Ic Rn積の比較的高い値を与える（ Ic は臨界電流振
幅で、 Rn は通常の状態での抵抗である）。このパラメ
ータはＳＱＵＩＤ, ＲＳＱＦおよびジョセフソン・アレ
ー技術に非常に重要である。
【００２１】図２は、図１のＳＮＳ接合部の階段状幾何
学形状を使用するジョセフソン・トンネル・トランジス
タを示す。このトランジスタでは、 p- ＩｎＡｓ本体２
０が、先に説明したように、低い平坦部２１と、垂直側
部２３および連続的な二次元反転チャンネル２４を介し
て接続された高い平坦部２２を有する。しかし、ここで
は、以下に詳しく説明するように、トランジスタの端子
２５とされているニオブ端子Ｎｂ1 とＮｂ2 に加えて、
n+ ＩｎＡｌＡｓあるいはＡｌＳｂの層２６が側部２３
に沿って成長し、端末２５に延びている。 p- ＩｎＡｓ
本体２０には p + δ添加層２７が形成され、この本体に
Ｇで表してあり、高い平坦部２２の面の上に延びている
ゲート端末２８が止めてある。従って、図１の階段状の
幾何学形状より図２のジョセフソン・トンネル・トラン
ジスタには二つの主要な寄与がある。
学形状を使用するジョセフソン・トンネル・トランジス
タを示す。このトランジスタでは、 p- ＩｎＡｓ本体２
０が、先に説明したように、低い平坦部２１と、垂直側
部２３および連続的な二次元反転チャンネル２４を介し
て接続された高い平坦部２２を有する。しかし、ここで
は、以下に詳しく説明するように、トランジスタの端子
２５とされているニオブ端子Ｎｂ1 とＮｂ2 に加えて、
n+ ＩｎＡｌＡｓあるいはＡｌＳｂの層２６が側部２３
に沿って成長し、端末２５に延びている。 p- ＩｎＡｓ
本体２０には p + δ添加層２７が形成され、この本体に
Ｇで表してあり、高い平坦部２２の面の上に延びている
ゲート端末２８が止めてある。従って、図１の階段状の
幾何学形状より図２のジョセフソン・トンネル・トラン
ジスタには二つの主要な寄与がある。
【００２２】先ず、20 nm 厚さで大きなエネルギギャッ
プの n+ ＩｎＡｌＡｓ（あるいはＡｌＳｂ, ＩｎＡｓに
整合する格子）の層をＩｎＡｓ層の垂直側部上に再成長
させる。 n+ の電荷はこの層の中間に付き、界面チャン
ネルで電子密度を与える。このような変調添加法はこの
表面にピンニングするフェルミレベルを除去し、チャン
ネルの密度は再成長した高いギャップ材料の添加レベル
の機能をとなり、10 12〜 1012 cm-2の範囲に容易に維持
できる。信頼性のあるその場でのクリーニング処置（再
成長の前の）が開発されている。再成長する界面の易動
度の高い 2DガスはＧａＡｓ /ＡｌＧａＡｓ系で得られ
ている（J. E. Cunnigham, Proc. MRSMeeting, 1993)
。
プの n+ ＩｎＡｌＡｓ（あるいはＡｌＳｂ, ＩｎＡｓに
整合する格子）の層をＩｎＡｓ層の垂直側部上に再成長
させる。 n+ の電荷はこの層の中間に付き、界面チャン
ネルで電子密度を与える。このような変調添加法はこの
表面にピンニングするフェルミレベルを除去し、チャン
ネルの密度は再成長した高いギャップ材料の添加レベル
の機能をとなり、10 12〜 1012 cm-2の範囲に容易に維持
できる。信頼性のあるその場でのクリーニング処置（再
成長の前の）が開発されている。再成長する界面の易動
度の高い 2DガスはＧａＡｓ /ＡｌＧａＡｓ系で得られ
ている（J. E. Cunnigham, Proc. MRSMeeting, 1993)
。
【００２３】表面再成長を使用する新しい共鳴トンネル
・トランジスタは S. Luryi and F.Capasso, Appl. Phy
s. Lett. 47, 1347, 1985に提案され、実験的に実現さ
れている（A. Zaslavsky, D. Tsui, M. Santos and M.
Shayegan, Appl. Phys. Lett. 58, 1440, 1991および
C. Kurdak et al, Appl. Phys. Lett. 64, 610, 199
4)。最後に、最初に成長したヘテロ構造の層としてのゲ
ート電極を有する新しい再成長させたＦＥＴ構造が提唱
されている（H. L. Stormer, K. Baldwin, L. Pfeiffer
and K. West, Appl. Phys. Lett. 59, 111, 1991)。こ
れ等のデバイスは A. Zaslavsky, D. Tsui, M. Santos
and M. Shayegan, Appl. Phys. Lett. 58, 1440, 1991
および C. Kurdak et al, Appl. Phys. Lett. 64, 610,
1994 およびH. L. Stormer, K. Baldwin, L. Pfeiffer
and K. West, Appl. Phys. Lett. 59, 111, 1991に報
告され、再成長の前にその場ウェハ・クリーニング法を
使用している。
・トランジスタは S. Luryi and F.Capasso, Appl. Phy
s. Lett. 47, 1347, 1985に提案され、実験的に実現さ
れている（A. Zaslavsky, D. Tsui, M. Santos and M.
Shayegan, Appl. Phys. Lett. 58, 1440, 1991および
C. Kurdak et al, Appl. Phys. Lett. 64, 610, 199
4)。最後に、最初に成長したヘテロ構造の層としてのゲ
ート電極を有する新しい再成長させたＦＥＴ構造が提唱
されている（H. L. Stormer, K. Baldwin, L. Pfeiffer
and K. West, Appl. Phys. Lett. 59, 111, 1991)。こ
れ等のデバイスは A. Zaslavsky, D. Tsui, M. Santos
and M. Shayegan, Appl. Phys. Lett. 58, 1440, 1991
および C. Kurdak et al, Appl. Phys. Lett. 64, 610,
1994 およびH. L. Stormer, K. Baldwin, L. Pfeiffer
and K. West, Appl. Phys. Lett. 59, 111, 1991に報
告され、再成長の前にその場ウェハ・クリーニング法を
使用している。
【００２４】このような再成長法は以下に議論する新し
いトランジスタを作製するのに重要な要素となってい
る。p- ＩｎＡｓの上に付ける第一層は絶縁物 SiO2 で
あり、次いで、階段状の形状にエッチングし、シャドー
付着により第二絶縁層ＳｉＯ2 を付着させる（A. Kasta
lsky, R. Bhat, A. Y. Cho and D. Sivco, J. Appl. Ph
ys. 74, 2813, 1993).（図３A ）。クリーニングし、側
部層をＭＢＥで再成長させた後、ＳｉＯ2 のパッドをエ
ッチングで除去する（図３B ）ので、ＩｎＡｓの被覆さ
れていない領域が剥き出しになる。この領域には両方の
接触部のためにビーム蒸着室内で同時にＮｂを付着す
る。（図３C ）。再成長の結果として、 n+ ＩｎＡｌＡ
ｓ/ ＩｎＡｓの界面での電子密度はかなり低くなり（≦
1012 cm-2），ゲート作用により低下する。
いトランジスタを作製するのに重要な要素となってい
る。p- ＩｎＡｓの上に付ける第一層は絶縁物 SiO2 で
あり、次いで、階段状の形状にエッチングし、シャドー
付着により第二絶縁層ＳｉＯ2 を付着させる（A. Kasta
lsky, R. Bhat, A. Y. Cho and D. Sivco, J. Appl. Ph
ys. 74, 2813, 1993).（図３A ）。クリーニングし、側
部層をＭＢＥで再成長させた後、ＳｉＯ2 のパッドをエ
ッチングで除去する（図３B ）ので、ＩｎＡｓの被覆さ
れていない領域が剥き出しになる。この領域には両方の
接触部のためにビーム蒸着室内で同時にＮｂを付着す
る。（図３C ）。再成長の結果として、 n+ ＩｎＡｌＡ
ｓ/ ＩｎＡｓの界面での電子密度はかなり低くなり（≦
1012 cm-2），ゲート作用により低下する。
【００２５】このデバイス構造の新しい他の特徴はチャ
ンネルの垂直部分の中興に成長したp+ δ添加にある
（図２）。これは界面 n+ チャンネルと水平の p+ の層
との交差部の小さな領域のチャンネルに沿ってバリヤが
存在し、バリヤの振幅が p+ とn+ 層の添加レベルで決
まることを意味する。表面チャンネルのエネルギバンド
図を模式的に図４A に示す。伝導帯の端部 E C から計っ
たチャンネルのフェルミレベルは交点を除いたどこでも
高い。この交点では、 p+ と n+ 層の添加レベルに応じ
て、伝導帯の端部が Ef に近づくか、あるいは Ef 以上
にもなるので、チャンネルを減らし、このチャンネルに
沿ってほぼ三角形状のバリヤを形成する。最も重要なこ
とは、バリヤの振幅φが nチャンネルとδ添加層の間に
存在する p-n接合部にバイアスを加えて可変できる（図
４B を参照）。特に、接触部の一つに対してδ層を負に
バイアスすると、バリヤの高さがフェルミレベル以上に
上昇するので、デバイスのコンダクタンスを低減する。
従って、 p+ 層に対する接触部はゲートとして働き、バ
リヤの高さを変える。更に、図４A に示すように、バリ
ヤの形がほぼ三角形であるため、バリヤの高さのゲート
による変調φはバリヤの幅 Lの変化を伴う。この変化は
トランスコンダクタンスを著しく高める。
ンネルの垂直部分の中興に成長したp+ δ添加にある
（図２）。これは界面 n+ チャンネルと水平の p+ の層
との交差部の小さな領域のチャンネルに沿ってバリヤが
存在し、バリヤの振幅が p+ とn+ 層の添加レベルで決
まることを意味する。表面チャンネルのエネルギバンド
図を模式的に図４A に示す。伝導帯の端部 E C から計っ
たチャンネルのフェルミレベルは交点を除いたどこでも
高い。この交点では、 p+ と n+ 層の添加レベルに応じ
て、伝導帯の端部が Ef に近づくか、あるいは Ef 以上
にもなるので、チャンネルを減らし、このチャンネルに
沿ってほぼ三角形状のバリヤを形成する。最も重要なこ
とは、バリヤの振幅φが nチャンネルとδ添加層の間に
存在する p-n接合部にバイアスを加えて可変できる（図
４B を参照）。特に、接触部の一つに対してδ層を負に
バイアスすると、バリヤの高さがフェルミレベル以上に
上昇するので、デバイスのコンダクタンスを低減する。
従って、 p+ 層に対する接触部はゲートとして働き、バ
リヤの高さを変える。更に、図４A に示すように、バリ
ヤの形がほぼ三角形であるため、バリヤの高さのゲート
による変調φはバリヤの幅 Lの変化を伴う。この変化は
トランスコンダクタンスを著しく高める。
【００２６】チャンネルの電荷密度がかなり高いので
（≒ 1012 cm-2），バリヤの全幅 Lは非常に狭くなり
（≦ 40 nm），ゲート電圧 V3 に依存する。これ等の条
件下で、負のゲートバイアスがバリヤの振幅を小さい値
に維持している場合（＜ 30 meV），チャンネルに沿っ
たトンネル作用はデバイスのコンダクタンスを制御す
る。トンネルのトランスミッタンスがパラメータφと L
に指数関数的に依存するので、入力ゲート電圧に対して
出力電流の感度が極度に高いと予測される。超伝導接触
部の議論した場合では、このことは、ゲート電圧で変わ
る超伝導電流振幅を伴う、ＳＩＳサンドイッチを横切る
横方向ジョセフソントンネル効果が現れることになる。
（≒ 1012 cm-2），バリヤの全幅 Lは非常に狭くなり
（≦ 40 nm），ゲート電圧 V3 に依存する。これ等の条
件下で、負のゲートバイアスがバリヤの振幅を小さい値
に維持している場合（＜ 30 meV），チャンネルに沿っ
たトンネル作用はデバイスのコンダクタンスを制御す
る。トンネルのトランスミッタンスがパラメータφと L
に指数関数的に依存するので、入力ゲート電圧に対して
出力電流の感度が極度に高いと予測される。超伝導接触
部の議論した場合では、このことは、ゲート電圧で変わ
る超伝導電流振幅を伴う、ＳＩＳサンドイッチを横切る
横方向ジョセフソントンネル効果が現れることになる。
【００２７】一般的には、チャンネルにバリヤが存在す
ることはサブスレシホールド状況のＦＥＴに対して典型
的なものである（例えば S. M. Sze, Physics of Semic
onductor Devices, 2d Ed. NY 1981) 。そこでは、チャ
ンネルのコンダクタンスはバリヤ上の熱放射により支配
される。ここに議論する手法の新規性はこのバリヤが非
常に薄いため、チャンネルに沿って効果的なトンネル効
果を与えるが、ゲートバイアスが三角形のバリヤの高さ
と幅を変える点にある。
ることはサブスレシホールド状況のＦＥＴに対して典型
的なものである（例えば S. M. Sze, Physics of Semic
onductor Devices, 2d Ed. NY 1981) 。そこでは、チャ
ンネルのコンダクタンスはバリヤ上の熱放射により支配
される。ここに議論する手法の新規性はこのバリヤが非
常に薄いため、チャンネルに沿って効果的なトンネル効
果を与えるが、ゲートバイアスが三角形のバリヤの高さ
と幅を変える点にある。
【００２８】p+ δ層の添加レベルは二つの制限要請に
より指定される。この層に沿ったコンダクタンスを与え
るのに十分高くあるべきである。他方、添加密度は p-n
接合部を通過する直接のトンネル効果を防止するにに十
分なほど低くなくてはならない。これ等の制限はδ添加
密度が≒ 1012 cm-2の範囲内にあることを暗示する。ド
ナーが再成長した層内にあり、p-n 接合部の交差部から
≒ 10 nm離れていることも注意されたい（図４B と４C
を参照）。これは破壊電圧を高め、トンネルの漏れを低
減する。図４C の左にはチャンネルに沿って単純された
電位形状が示してある。ドナーを＋で、またアクセプタ
ーを−で示してある。
より指定される。この層に沿ったコンダクタンスを与え
るのに十分高くあるべきである。他方、添加密度は p-n
接合部を通過する直接のトンネル効果を防止するにに十
分なほど低くなくてはならない。これ等の制限はδ添加
密度が≒ 1012 cm-2の範囲内にあることを暗示する。ド
ナーが再成長した層内にあり、p-n 接合部の交差部から
≒ 10 nm離れていることも注意されたい（図４B と４C
を参照）。これは破壊電圧を高め、トンネルの漏れを低
減する。図４C の左にはチャンネルに沿って単純された
電位形状が示してある。ドナーを＋で、またアクセプタ
ーを−で示してある。
【００２９】デバイスの性能を評価できる。超伝導電流
密度 IS は C. B. Duke, Tunnelingin Solids, Academi
c Press, 1969により IS ＝ 4π2 (eΔm* D0E/h3) (1) ここで、ΔはＮｂに対する超伝導ギャップ、 m* は電子
の有効質量、D0＝ exp[-2L(2 m* φh2)1/2] は横バリヤ
のトランスミッタンスである。従って、L(φ)1/2は超伝
導電流のゲートバイアス Vに対する依存性を制御するパ
ラメータである。これを決めるため、二次元電位波形
と、図４C に模式的に示すように、互いに垂直に直線状
に分布する pと nの電荷を伴う p-n接合部内の電界によ
る変化との問題を解く必要がある。これはかなり複雑な
問題である。評価のためには、面容量C＝ε/Wと空欠層
の全幅 W＝ [4 ε(Vb +Vg )/eNC ]1/2を用いて、計算を
平行な板状の p-n接合コンデンサに制限した（例えば
S. M. Sze, Physics of Semiconductor Devices, 2d E
d. NY 1981），ここで NC は p側と n側の電荷密度で両
者とも等しいと仮定し、 Vb は本来の電位である。トン
ネルバリヤφ＝ 0は面密度nのチャンネルを空欠にする
のに必要な電圧 Vth＝ Vb +Vg で決まる。即ち、 Vth＝ en/C ＝ enW/ ε (2) ＩｎＡｓでn ＝ 1・1012 cm -2および Vb ＝ 0.5 V（こ
れは pと n層のフェルミエネルギを含む）に対して式
(2)は Vth＝ 0.58 V を与える。従って、ゲートバイア
ス Vg ＝ 0.08 V 以上（チャンネルに対して負）では、
電位φ＞ 0であり、トンネル効果が始まる。p と n領域
の等しい添加レベルに対して図４C の三角形バリヤの電
位の全振幅φ＋ Ef は、 φ＋ Ef ＝ 1/2e (Vth＋V) (3) である。ここで、V はしきい値以上のゲート電圧であ
り、トンネル長さ l＝ Wφ/(φ＋ Ef ) である。これ等
の結果を組み合わせると、積 Lφ1/2 に対して、 Lφ1/2 ＝(2ε/e2Nc)1/2[1・2Ef/e(Vth＋V)]1/2[e(Vth＋V)/2-Ef] (4) が得られる。重要な結果は、この積が Vに対して直線よ
り大きく比例する点にある。 m* ＝ 0.024 m0, Ef ＝
0.1 eV およびΔ＝ 1.5 meVを使用すると、 Is に対し
て Is ＝ 2・105｛40[1-2Ef/e(Vth＋V)]1/2[e(Vth＋V)/2-Ef]｝ A/cm2 (5) が得られる。
密度 IS は C. B. Duke, Tunnelingin Solids, Academi
c Press, 1969により IS ＝ 4π2 (eΔm* D0E/h3) (1) ここで、ΔはＮｂに対する超伝導ギャップ、 m* は電子
の有効質量、D0＝ exp[-2L(2 m* φh2)1/2] は横バリヤ
のトランスミッタンスである。従って、L(φ)1/2は超伝
導電流のゲートバイアス Vに対する依存性を制御するパ
ラメータである。これを決めるため、二次元電位波形
と、図４C に模式的に示すように、互いに垂直に直線状
に分布する pと nの電荷を伴う p-n接合部内の電界によ
る変化との問題を解く必要がある。これはかなり複雑な
問題である。評価のためには、面容量C＝ε/Wと空欠層
の全幅 W＝ [4 ε(Vb +Vg )/eNC ]1/2を用いて、計算を
平行な板状の p-n接合コンデンサに制限した（例えば
S. M. Sze, Physics of Semiconductor Devices, 2d E
d. NY 1981），ここで NC は p側と n側の電荷密度で両
者とも等しいと仮定し、 Vb は本来の電位である。トン
ネルバリヤφ＝ 0は面密度nのチャンネルを空欠にする
のに必要な電圧 Vth＝ Vb +Vg で決まる。即ち、 Vth＝ en/C ＝ enW/ ε (2) ＩｎＡｓでn ＝ 1・1012 cm -2および Vb ＝ 0.5 V（こ
れは pと n層のフェルミエネルギを含む）に対して式
(2)は Vth＝ 0.58 V を与える。従って、ゲートバイア
ス Vg ＝ 0.08 V 以上（チャンネルに対して負）では、
電位φ＞ 0であり、トンネル効果が始まる。p と n領域
の等しい添加レベルに対して図４C の三角形バリヤの電
位の全振幅φ＋ Ef は、 φ＋ Ef ＝ 1/2e (Vth＋V) (3) である。ここで、V はしきい値以上のゲート電圧であ
り、トンネル長さ l＝ Wφ/(φ＋ Ef ) である。これ等
の結果を組み合わせると、積 Lφ1/2 に対して、 Lφ1/2 ＝(2ε/e2Nc)1/2[1・2Ef/e(Vth＋V)]1/2[e(Vth＋V)/2-Ef] (4) が得られる。重要な結果は、この積が Vに対して直線よ
り大きく比例する点にある。 m* ＝ 0.024 m0, Ef ＝
0.1 eV およびΔ＝ 1.5 meVを使用すると、 Is に対し
て Is ＝ 2・105｛40[1-2Ef/e(Vth＋V)]1/2[e(Vth＋V)/2-Ef]｝ A/cm2 (5) が得られる。
【００３０】図５は依存性 Is r(V)および 10 nmのチャ
ンネル幅に対するトランスコンダクタンス g＝ D Is /d
V を示す。トランスコンダクタンスの鋭いピーク（デバ
イスの幅当たり） g＝ 0.16 S/mmは V＝ 0.28 V で生じ
る。これはゲートバイアス V≒ 60 mVにより 100μm 幅
のデバイスで≒ 1mAの電流変調を意味する。破線は現在
最良のＪＯＦＥＴで得られた結果を示す (T. Nishino,
M. Miyake, Y. Haradaand U. Kawabe, IEEE EL. Dev. L
ett. 6, 297, 1985）。このデバイスの全電流密度は上
に計算したものより相当低い（恐らく接触抵抗が高いた
め）。しかし、トランスコンダクタンスの小さいことを
示す議論のために、最高の電流密度（ V g ＝ 4 V) を 2
・105 A/cm2 の最大の計算電流密度に対して規格化し
た。この場合でも、得られたトランスダクタンスはＪＴ
Ｔに対して計算されたものより〜 30 倍低いことが分か
る。
ンネル幅に対するトランスコンダクタンス g＝ D Is /d
V を示す。トランスコンダクタンスの鋭いピーク（デバ
イスの幅当たり） g＝ 0.16 S/mmは V＝ 0.28 V で生じ
る。これはゲートバイアス V≒ 60 mVにより 100μm 幅
のデバイスで≒ 1mAの電流変調を意味する。破線は現在
最良のＪＯＦＥＴで得られた結果を示す (T. Nishino,
M. Miyake, Y. Haradaand U. Kawabe, IEEE EL. Dev. L
ett. 6, 297, 1985）。このデバイスの全電流密度は上
に計算したものより相当低い（恐らく接触抵抗が高いた
め）。しかし、トランスコンダクタンスの小さいことを
示す議論のために、最高の電流密度（ V g ＝ 4 V) を 2
・105 A/cm2 の最大の計算電流密度に対して規格化し
た。この場合でも、得られたトランスダクタンスはＪＴ
Ｔに対して計算されたものより〜 30 倍低いことが分か
る。
【００３１】この発明のＪＴＴに比較してＪＯＦＥＴの
低い感度には二つの基本的な理由がある。先ず、指数が
Vm に比例する, m ＞ 1, ＪＴＴに比べてＪＯＦＥＴ電
流のゲートバイアスへの指数関数的な依存性を支配する
可干渉性長さがε- V1/2である（式 (4)を参照）。第二
の理由はゲート作用の異なる機構に起因する。つまり、
ＪＯＦＥＴではゲートバイアスが縮退した二次元ガスの
フェルミレベル（伝導帯の端部から計って）を変える。
δEf ＝δVg C/D,ここで Cはゲートの容量でDは状態の
二次元密度である。ＪＴＴでは、ゲートバイアスが空欠
領域の電位に影響を及ぼす、電位の変化はδφ＝ 1/2e
δVg である（式 (3)を参照）。後者の効果はもっと効
果的である。例えば、上で説明したように、縮退した 2
Δチャンネルの減少は全電圧 Vth＝ 0.58 V を必要とす
るが、全ＪＴＴの操作に対するδV の実際の範囲（この
範囲内で電流がある桁で低下する）はたったδ≒ 0.16V
である。上に議論した二つの因子はＪＯＦＥＴの依存
性 IS (V) の電圧軸を非常に広げているので、効果はよ
り小さくなる。
低い感度には二つの基本的な理由がある。先ず、指数が
Vm に比例する, m ＞ 1, ＪＴＴに比べてＪＯＦＥＴ電
流のゲートバイアスへの指数関数的な依存性を支配する
可干渉性長さがε- V1/2である（式 (4)を参照）。第二
の理由はゲート作用の異なる機構に起因する。つまり、
ＪＯＦＥＴではゲートバイアスが縮退した二次元ガスの
フェルミレベル（伝導帯の端部から計って）を変える。
δEf ＝δVg C/D,ここで Cはゲートの容量でDは状態の
二次元密度である。ＪＴＴでは、ゲートバイアスが空欠
領域の電位に影響を及ぼす、電位の変化はδφ＝ 1/2e
δVg である（式 (3)を参照）。後者の効果はもっと効
果的である。例えば、上で説明したように、縮退した 2
Δチャンネルの減少は全電圧 Vth＝ 0.58 V を必要とす
るが、全ＪＴＴの操作に対するδV の実際の範囲（この
範囲内で電流がある桁で低下する）はたったδ≒ 0.16V
である。上に議論した二つの因子はＪＯＦＥＴの依存
性 IS (V) の電圧軸を非常に広げているので、効果はよ
り小さくなる。
【００３２】ゲード電極をＪＴＴに付ける他の方法は、
図６に示してある。この実施例では、図１と２の階段状
の構造を使用している。この構造ではＩｎＡｓ本体３０
が低い平坦部３１，高い平坦部３２，Ｎｂ1 とＮｂ2 の
ところに示してある接触部３５，反転層３４および垂直
側部３５を有する。先に実施例のように、上の接触部Ｎ
ｂ1 は垂直側部３５の上にあり、ＡｌＡｓ層３６に橋絡
される。この結果が横ゲートのジョセフソン・トンネル
・トランジスタである。
図６に示してある。この実施例では、図１と２の階段状
の構造を使用している。この構造ではＩｎＡｓ本体３０
が低い平坦部３１，高い平坦部３２，Ｎｂ1 とＮｂ2 の
ところに示してある接触部３５，反転層３４および垂直
側部３５を有する。先に実施例のように、上の接触部Ｎ
ｂ1 は垂直側部３５の上にあり、ＡｌＡｓ層３６に橋絡
される。この結果が横ゲートのジョセフソン・トンネル
・トランジスタである。
【００３３】この場合、デバイスの階段領域の上に絶縁
物（ＳｉＯ，Ｓｉ3Ｎ4 あるいはＳｉＯ2 ）の薄膜をス
パッタリングが金属付着に続くので、側部層３６と端末
３５から絶縁された横デバイスゲートとなる。この方法
では、バリヤ変調が（先に説明したようにバリヤの強度
の直接変調よりも）界面チャンネルのフェルミレベルの
変化により行われる。
物（ＳｉＯ，Ｓｉ3Ｎ4 あるいはＳｉＯ2 ）の薄膜をス
パッタリングが金属付着に続くので、側部層３６と端末
３５から絶縁された横デバイスゲートとなる。この方法
では、バリヤ変調が（先に説明したようにバリヤの強度
の直接変調よりも）界面チャンネルのフェルミレベルの
変化により行われる。
【００３４】最後に、ＩｎＡｓに整合する格子のＡｌＳ
ｂ- ＩｎＡｓ四元ヘテロ系を使用して、表面反転層を除
去し、横三角形バリヤをＩｎＡｓ表面チャンネルへ組み
入れることができる。この場合、横高エネルギギャップ
層を再成長させる必要はない。ゲート作用は p+ δ添加
あるいは横ゲートにより実現できる。こうして、ジョセ
フソン・トンネル・トランジスタはバリヤの高さと幅を
可変してトンネル透過度のゲード電極変調を有する。 p
ＩｎＡｓバルク材料の中で p + δ添加層を成長させてバ
リヤの幅をチャンネルに導入される。これは、階段状の
デバイス幾何学形状を利用するので可能になる。デバイ
スは高いトランスコンダクタンスを有し、ＪＯＦＥＴの
トランスコンダクタンスよりは相当高い。
ｂ- ＩｎＡｓ四元ヘテロ系を使用して、表面反転層を除
去し、横三角形バリヤをＩｎＡｓ表面チャンネルへ組み
入れることができる。この場合、横高エネルギギャップ
層を再成長させる必要はない。ゲート作用は p+ δ添加
あるいは横ゲートにより実現できる。こうして、ジョセ
フソン・トンネル・トランジスタはバリヤの高さと幅を
可変してトンネル透過度のゲード電極変調を有する。 p
ＩｎＡｓバルク材料の中で p + δ添加層を成長させてバ
リヤの幅をチャンネルに導入される。これは、階段状の
デバイス幾何学形状を利用するので可能になる。デバイ
スは高いトランスコンダクタンスを有し、ＪＯＦＥＴの
トランスコンダクタンスよりは相当高い。
【００３５】図７A は、階段状接合部の考えを利用し
て、共鳴トンネル・ジョセフソン・トランジスタの基本
構造を示す。ここで、 p- ＩｎＡｓ本体４０は低い平坦
部４１と高い平坦部４２．垂直側部４３，反転層４４お
よび４５として一緒に表してあるニオブ電極Ｎｂ1 とＮ
ｂ2 を有する。図２の実施例のようにゲート電極は４８
で示してある。この実施例では、二重バリヤ・ヘテロ構
造が設けてあり、この構造内に p+ δ添加ゲート層が二
つのＩｎＡｌＡｓ (ＡｌＳｂ) 層４０の間にサンドイッ
チされ、以後詳しく議論するように、二重バリヤ共鳴ト
ンネル電位波形を形成する。
て、共鳴トンネル・ジョセフソン・トランジスタの基本
構造を示す。ここで、 p- ＩｎＡｓ本体４０は低い平坦
部４１と高い平坦部４２．垂直側部４３，反転層４４お
よび４５として一緒に表してあるニオブ電極Ｎｂ1 とＮ
ｂ2 を有する。図２の実施例のようにゲート電極は４８
で示してある。この実施例では、二重バリヤ・ヘテロ構
造が設けてあり、この構造内に p+ δ添加ゲート層が二
つのＩｎＡｌＡｓ (ＡｌＳｂ) 層４０の間にサンドイッ
チされ、以後詳しく議論するように、二重バリヤ共鳴ト
ンネル電位波形を形成する。
【００３６】層構造が図７A に示してある。付加的な二
つの 1.5 nm の薄いＩｎＡｌＡｓ (ＡｌＳｂ) バリヤが
p+ δ添加層の上下に挿入され、チャンネルに沿って二
重バリヤ共鳴トンネル電位波形を形成する。この p+ δ
添加層は 20 nmの幅のＩｎＡｓ量子井戸（ＱＷ）の中央
にあるので、外部の電極によりＱＷ内の電位変化をもた
らす。ＪＴＴの場合のように、高ギャップ材料の再成長
させた層がフェルミレベルのピンニングを除去するため
チャンネルの横領域にある。
つの 1.5 nm の薄いＩｎＡｌＡｓ (ＡｌＳｂ) バリヤが
p+ δ添加層の上下に挿入され、チャンネルに沿って二
重バリヤ共鳴トンネル電位波形を形成する。この p+ δ
添加層は 20 nmの幅のＩｎＡｓ量子井戸（ＱＷ）の中央
にあるので、外部の電極によりＱＷ内の電位変化をもた
らす。ＪＴＴの場合のように、高ギャップ材料の再成長
させた層がフェルミレベルのピンニングを除去するため
チャンネルの横領域にある。
【００３７】図７B は表面に沿ったエネルギバンド図の
スケッチを示す。エミッタとコレクタは二次元チャンネ
ルであり、ＱＷは二方向に量子化されているので一次元
である。ＱＷに対するδ層の直接の横断は、バイアスが
チャンネルと p+ 層との交差部（即ちＱＷの中央）にあ
る p-n接合部に加わると、ＱＷで基底状態レベル E0の
エネルギ変化が生じる。レベル E0 が負のゲートバイア
ス（即ちδEf ＝ 0,図７D を参照）によりフィルミレベ
ルに一致するなら、トンネル効果の透過性は一に近い共
鳴値に近づき、共鳴ジョセフソン・トンネル効果が生じ
る。ゲートバイアスが少し高くなると、全バリヤ幅（二
つのＩｎＡｌＡｓバリヤとＱＷ幅）が増加するため、超
伝導電流の振幅が急激に低下する。従って、ゲートバイ
アスにより系を最大超伝導電流に相当する共鳴状態に合
わせることができる。ＪＴＴに対して予測されたいたよ
うに、チャンネル空欠（と共鳴）は Vg ≒ 0.08 V で生
じるが、この値の直ぐ上で、デバイスの最大感度が予測
される。
スケッチを示す。エミッタとコレクタは二次元チャンネ
ルであり、ＱＷは二方向に量子化されているので一次元
である。ＱＷに対するδ層の直接の横断は、バイアスが
チャンネルと p+ 層との交差部（即ちＱＷの中央）にあ
る p-n接合部に加わると、ＱＷで基底状態レベル E0の
エネルギ変化が生じる。レベル E0 が負のゲートバイア
ス（即ちδEf ＝ 0,図７D を参照）によりフィルミレベ
ルに一致するなら、トンネル効果の透過性は一に近い共
鳴値に近づき、共鳴ジョセフソン・トンネル効果が生じ
る。ゲートバイアスが少し高くなると、全バリヤ幅（二
つのＩｎＡｌＡｓバリヤとＱＷ幅）が増加するため、超
伝導電流の振幅が急激に低下する。従って、ゲートバイ
アスにより系を最大超伝導電流に相当する共鳴状態に合
わせることができる。ＪＴＴに対して予測されたいたよ
うに、チャンネル空欠（と共鳴）は Vg ≒ 0.08 V で生
じるが、この値の直ぐ上で、デバイスの最大感度が予測
される。
【００３８】ＲＴＪＴの予測されるエミッタ・コレクタ
特性 I-VC を図７C に模式的に示す。バイアス VC はデ
バイスを超伝導電流から（eVC ＝ 2Δでの) IV曲線の単
一粒子トンネル領域へ切り換える。この領域には負の差
動抵抗が続く。電圧が更に高くなると（V ＝ V1,図７E
を参照），最初に励起された副バンド E1 を伴う共鳴が
生じ、他の電流ピークとなる。このバイアスでは、ＡＣ
ジョセフソン効果を共鳴で高めることが予測できる。
特性 I-VC を図７C に模式的に示す。バイアス VC はデ
バイスを超伝導電流から（eVC ＝ 2Δでの) IV曲線の単
一粒子トンネル領域へ切り換える。この領域には負の差
動抵抗が続く。電圧が更に高くなると（V ＝ V1,図７E
を参照），最初に励起された副バンド E1 を伴う共鳴が
生じ、他の電流ピークとなる。このバイアスでは、ＡＣ
ジョセフソン効果を共鳴で高めることが予測できる。
【００３９】ＪＴＴの場合のように、電流変調の代わり
の方法は、図６に示す側部ゲートを使用することであ
る。この場合、負のゲートバイアスでチャンネルの何処
でも低くなるフェルミレベルがＱＷの基底状態レベルに
一致すると、共鳴が生じる。他のＲＴＪＴである図８の
実施例では、階段状の本体５０は説明したような平坦部
５１と５２，反転層５４，端末５５およびゲート５９を
有する。しかし、この実施例では、Ｉｎ0.77Ｇａ0.23Ａ
ｓの層が参照符号５７に設けてあり、参照符号５８の p
+ δ添加部により階段状にされている。
の方法は、図６に示す側部ゲートを使用することであ
る。この場合、負のゲートバイアスでチャンネルの何処
でも低くなるフェルミレベルがＱＷの基底状態レベルに
一致すると、共鳴が生じる。他のＲＴＪＴである図８の
実施例では、階段状の本体５０は説明したような平坦部
５１と５２，反転層５４，端末５５およびゲート５９を
有する。しかし、この実施例では、Ｉｎ0.77Ｇａ0.23Ａ
ｓの層が参照符号５７に設けてあり、参照符号５８の p
+ δ添加部により階段状にされている。
【００４０】ＱＷを形成するための他の材料は歪みを加
えたＩｎ0.77Ｇａ0.23Ａｓ層である。この層では表面の
フェルミレベルが伝導帯の端部より僅かに低いので、表
面反転層がない。予備実験が示すように、ＩｎＡｓの内
部で成長した前記材料の 10nm厚さの層が歪みを受けて
いる。ＱＷとしてこの層を設けると、側部層を再成長さ
せることは必要ない。フェルミレベルのピンニングとＱ
Ｗの空欠がないため、δ添加 p+ 層を介してＱＷへ直接
加わるゲートバイアスは基底レベルを共鳴位置に移動さ
せる。更に、δ添加の存在によりＱＷでの付加的な電子
散乱を最小にするため、ＱＷ内の p+ 層をＱＷから 5〜
10 nm 離れた二つのδ添加層に置き換えることができ
る。ゲート接触部が両方の層に付けてある。これ等の層
はゲートバイアスを加えると、空欠ＱＷ内のエネルギレ
ベルの有効な電位変化が可能である。ＱＷからδ添加を
除去すると、ＱＷ内の電子の易動度が上昇する。
えたＩｎ0.77Ｇａ0.23Ａｓ層である。この層では表面の
フェルミレベルが伝導帯の端部より僅かに低いので、表
面反転層がない。予備実験が示すように、ＩｎＡｓの内
部で成長した前記材料の 10nm厚さの層が歪みを受けて
いる。ＱＷとしてこの層を設けると、側部層を再成長さ
せることは必要ない。フェルミレベルのピンニングとＱ
Ｗの空欠がないため、δ添加 p+ 層を介してＱＷへ直接
加わるゲートバイアスは基底レベルを共鳴位置に移動さ
せる。更に、δ添加の存在によりＱＷでの付加的な電子
散乱を最小にするため、ＱＷ内の p+ 層をＱＷから 5〜
10 nm 離れた二つのδ添加層に置き換えることができ
る。ゲート接触部が両方の層に付けてある。これ等の層
はゲートバイアスを加えると、空欠ＱＷ内のエネルギレ
ベルの有効な電位変化が可能である。ＱＷからδ添加を
除去すると、ＱＷ内の電子の易動度が上昇する。
【００４１】共鳴トンネル過程のゲート制御は３端子超
伝導スイッチを操作すること意味する。このスイッチを
実現するのに重要な条件は、ＱＷの共鳴レベルの小さな
広がりΓである。つまり、Γ＜ 2Δ≒ 3 meV (Ｎｂ に
対して）。パラメータΓは主要な三つの要素から成る。
即ち、寿命時間の広がりΓ1,ＱＷの幅の変動による広が
りΓ2,基本的に一枚の単一層δΓほどの広がり、Γ2 ＝
4(δI/Ｌ）Ｅ0,およびＱＷ内での電子散乱により生じる
レベルの広がりΓ3 である。Γ1 は共鳴レベルのトンネ
ル透過度 Tで決まる。つまり、Γ1 ＝ E0T（V. Goldma
n, D. Tsui andJ. Cunningham, Phys. Rev. B. 35, 938
7, 1987)。 T＝ 0.1および E0 ＝ 10 meV ( L ＝ 20 n
m）に対して、Γ1 ＋Γ2 ＝ 1 meV＋ 0.3 meV＝ 1.3 me
Vが得られる。最後に、ＱＷ内の電子散乱によるレベル
の広がりを考慮する必要がある。 5・104 cm2/Vsの相応
な易動度に対して、Γ3 ＝ 1 meVを得る。従って、全部
の広がりはΓ＝ 2.3 meV＜ 2Δである。この場合、超伝
導電流は V＝ 0.08 V での最大値から V≒ 0.08 ＋ 4Γ
/e≒ 0.09 V の低い値へ低下することが予測される。し
かし、このような高い性能を達成するには、全部の広が
りは 2Δより低いか、あるいは少なくともこれに近くに
すべきであることを強調しておく。これに関して、 2Δ
＞ 5 meVを有するＮｂＮは超伝導材料として向いてい
る。
伝導スイッチを操作すること意味する。このスイッチを
実現するのに重要な条件は、ＱＷの共鳴レベルの小さな
広がりΓである。つまり、Γ＜ 2Δ≒ 3 meV (Ｎｂ に
対して）。パラメータΓは主要な三つの要素から成る。
即ち、寿命時間の広がりΓ1,ＱＷの幅の変動による広が
りΓ2,基本的に一枚の単一層δΓほどの広がり、Γ2 ＝
4(δI/Ｌ）Ｅ0,およびＱＷ内での電子散乱により生じる
レベルの広がりΓ3 である。Γ1 は共鳴レベルのトンネ
ル透過度 Tで決まる。つまり、Γ1 ＝ E0T（V. Goldma
n, D. Tsui andJ. Cunningham, Phys. Rev. B. 35, 938
7, 1987)。 T＝ 0.1および E0 ＝ 10 meV ( L ＝ 20 n
m）に対して、Γ1 ＋Γ2 ＝ 1 meV＋ 0.3 meV＝ 1.3 me
Vが得られる。最後に、ＱＷ内の電子散乱によるレベル
の広がりを考慮する必要がある。 5・104 cm2/Vsの相応
な易動度に対して、Γ3 ＝ 1 meVを得る。従って、全部
の広がりはΓ＝ 2.3 meV＜ 2Δである。この場合、超伝
導電流は V＝ 0.08 V での最大値から V≒ 0.08 ＋ 4Γ
/e≒ 0.09 V の低い値へ低下することが予測される。し
かし、このような高い性能を達成するには、全部の広が
りは 2Δより低いか、あるいは少なくともこれに近くに
すべきであることを強調しておく。これに関して、 2Δ
＞ 5 meVを有するＮｂＮは超伝導材料として向いてい
る。
【００４２】バリヤの厚さが異なると、興味のある状況
が生じる。この場合、真の共鳴トンネル条件は V＝ 0で
のみ存在するが、図９A に示すように、 eV ≧ 2Δでは
これが生じない。その結果、超伝導電流（共鳴）振幅は
単一粒子（非共鳴）電流成分の振幅以上になる。超伝導
電流は 2Δより大きい I-V曲線での電圧範囲へ切り換わ
る（図９B を参照）。この特性はジョセフソン回路の応
用にとって非常に価値があるであろう。
が生じる。この場合、真の共鳴トンネル条件は V＝ 0で
のみ存在するが、図９A に示すように、 eV ≧ 2Δでは
これが生じない。その結果、超伝導電流（共鳴）振幅は
単一粒子（非共鳴）電流成分の振幅以上になる。超伝導
電流は 2Δより大きい I-V曲線での電圧範囲へ切り換わ
る（図９B を参照）。この特性はジョセフソン回路の応
用にとって非常に価値があるであろう。
【００４３】
【発明の効果】以上、説明したように、この発明で提唱
するハイブリッド電子デバイス、特にジョセフソン・ト
ランジスタにより、ＩｎＡｓ系を用いた電子デバイス、
特に多様性の増加した新しいチャンネル構造を用いた超
伝導・半導体ヘテロ構造のハイブリッド・デバイスの改
善されたチャンネル構造を提供できる。
するハイブリッド電子デバイス、特にジョセフソン・ト
ランジスタにより、ＩｎＡｓ系を用いた電子デバイス、
特に多様性の増加した新しいチャンネル構造を用いた超
伝導・半導体ヘテロ構造のハイブリッド・デバイスの改
善されたチャンネル構造を提供できる。
【図１】 ジョセフソン・タイプのトランジスタの製造
に利用されるこの発明による階段状の接合部の断面図で
ある。
に利用されるこの発明による階段状の接合部の断面図で
ある。
【図２】 ジョセフソン・トンネル・トランジスタで図
１の階段状の接合部の使用を示す断面図である。
１の階段状の接合部の使用を示す断面図である。
【図３】 ニオブ接触部を付ける前に図２のジョセフソ
ン・トンネル・トランジスタの形成の一過程を示す断面
図（Ａ），次の過程を示す部分断面図（Ｂ）およびニオ
ブ接触部を付着する過程を示す部分断面図（Ｃ）であ
る。
ン・トンネル・トランジスタの形成の一過程を示す断面
図（Ａ），次の過程を示す部分断面図（Ｂ）およびニオ
ブ接触部を付着する過程を示す部分断面図（Ｃ）であ
る。
【図４】 異なったゲートバイアスのトンネル・ジョセ
フソン接合部の電位形状を示す図形（Ａ），n インター
フェース・チャンネルと p+ 層の交点での p-n接合部の
図面（Ｂ）および p-n接合部のドナーとアクセプターの
分布およびチャンネルに沿った単純化された電位波形を
示す図形（Ｃ）である。
フソン接合部の電位形状を示す図形（Ａ），n インター
フェース・チャンネルと p+ 層の交点での p-n接合部の
図面（Ｂ）および p-n接合部のドナーとアクセプターの
分布およびチャンネルに沿った単純化された電位波形を
示す図形（Ｃ）である。
【図５】 現在最良の性能のＪＯＦＥＴに対するこの発
明のジョセフソン・トンネル・トランジスタの特性のグ
ラフである。
明のジョセフソン・トンネル・トランジスタの特性のグ
ラフである。
【図６】 横ゲートＪＴＴの一部の断面図である。
【図７】 図２に似ているが、共鳴トンネル・ジョセフ
ソン・トランジスタを示す断面図（Ａ），量子井戸（Ｑ
Ｗ）領域内のチャンネルに沿ったエネルギ波形の図形
（Ｂ），共鳴トンネル・ジョセフソン・トランジスタの
I/V特性のグラフ（Ｃ），第一共鳴の帯域図（Ｄ）およ
び第二共鳴の帯域図（Ｅ）である。
ソン・トランジスタを示す断面図（Ａ），量子井戸（Ｑ
Ｗ）領域内のチャンネルに沿ったエネルギ波形の図形
（Ｂ），共鳴トンネル・ジョセフソン・トランジスタの
I/V特性のグラフ（Ｃ），第一共鳴の帯域図（Ｄ）およ
び第二共鳴の帯域図（Ｅ）である。
【図８】 Ｉｎ0.77Ｇａ0.23Ａｓで構成されたＱＷから
離れている二つのδ添加層を有する共鳴トンネル・ジョ
セフソン・トランジスタに対する図７（Ａ）に似た断面
図である。
離れている二つのδ添加層を有する共鳴トンネル・ジョ
セフソン・トランジスタに対する図７（Ａ）に似た断面
図である。
【図９】 等しくない特異なバリヤの厚さを有する共鳴
トンネル・ジョセフソン・トランジスタのエネルギ図形
（Ａ）およびこのＲＴＪＴの I/V特性のグラフ（Ｂ）で
ある。
トンネル・ジョセフソン・トランジスタのエネルギ図形
（Ａ）およびこのＲＴＪＴの I/V特性のグラフ（Ｂ）で
ある。
【符号の説明】 １０，２０，３０，４０，５０ 本体 １１，２１，３１，４１，５１ 低い平坦部 １２，２２，３２，４２，５２ 高い平坦部 １３，２３，４３，５３ 垂直側部 １４，２４，４４，５４ 反転チャンネル １５，２５，３５，４５，５５ 二次元ニオブ層（二
次元反転チャンネル） ２６，３６ n+ ＩｎＡｌＡｓあ
るはＡｌＳｂ層 ２７，３７，４７，５７ p+ δ添加層 ２８，３８，４８，５８ ゲート端末 ４９，５９ ゲート
次元反転チャンネル） ２６，３６ n+ ＩｎＡｌＡｓあ
るはＡｌＳｂ層 ２７，３７，４７，５７ p+ δ添加層 ２８，３８，４８，５８ ゲート端末 ４９，５９ ゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
Claims (9)
- 【請求項１】 高い平坦部、低い平坦部およびこれ等の
平坦部に対して横方向に接続する階段状の側部から成る
階段形状を有し、前記低い平坦部の下にあり、前記側部
に沿って延び、しかも前記高い平坦部の下にある連続的
な反転層を有するp-ＩｎＡｓ本体と、 前記高い平坦部の上にある第一超伝導層と、 前記側部の高さより薄い厚さを有し、電子伝導チャンネ
ルが前記反転層を通して前記Ｎｂの間に形成される、前
記低い平坦部の上にある第二超伝導層と、 から成ることを特徴とする、超伝導・半導体ヘテロ構造
のハイブリッド電子デバイス。 - 【請求項２】 前記二つの超伝導層はＮｂであることを
特徴とする請求項１に記載の超伝導・半導体ヘテロ構造
のハイブリッド電子デバイス。 - 【請求項３】 更に、前記チャンネルに沿った電子流を
制御するゲートがあることを特徴とする請求項１に記載
の超伝導・半導体ヘテロ構造のハイブリッド電子デバイ
ス。 - 【請求項４】 更に、前記二つの平坦部の間で前記側部
に n+ ＩｎＡｌＡｓあるいはＡｌＳｂ層から成ることを
特徴とする請求項３に記載の超伝導・半導体ヘテロ構造
のハイブリッド電子デバイス。 - 【請求項５】 前記ゲートは前記ＩｎＡｓ本体に埋め込
まれ、前記側部チャンネルに延びる導電性のδ添加層に
接続する導体であることを特徴とする請求項４に記載の
超伝導・半導体ヘテロ構造のハイブリッド・ジョセフソ
ン・トンネル・トランジスタ。 - 【請求項６】 前記ゲートは前記側部に沿って配置さ
れ、前記側部と前記Ｎｂ層から絶縁層により絶縁された
導体であることを特徴とする請求項５に記載の超伝導・
半導体ヘテロ構造のハイブリッド・ジョセフソン・トン
ネル・トランジスタ。 - 【請求項７】 更に、δ添加層の上および下の前記本体
に埋め込まれた二つのＩｎＡｌＡｓあるいはＡｌＳｂバ
リヤを有し、前記チャンネルに沿って二重バリヤ共鳴ト
ンネル構造を形成して、このデバイスがジョセフソン共
鳴トンネル・トランジスタを形成することを特徴とする
請求項５に記載の超伝導・半導体ヘテロ構造のハイブリ
ッド電子デバイス。 - 【請求項８】 更に、前記本体に埋め込まれ、 p+ δ添
加領域により立ち上がった二重バリヤ共鳴トンネル構造
を形成する二つのＩｎＡｌＡｓあるいはＡｌＳｂバリヤ
を有し、このデバイスが低電子散乱ジョセフソン共鳴ト
ンネル・トランジスタを形成することを特徴とする請求
項３に記載の超伝導・半導体ヘテロ構造のハイブリッド
電子デバイス。 - 【請求項９】 更に、前記高い平坦部の前記反転層の下
で前記本体内に埋め込まれ、前記側部に沿って前記反転
層を阻止し、前記本体の p+ δ添加領域により立ち上が
った前記バリヤの間に量子井戸としてのＩｎ0.77Ｇａ
0.23Ａｓ層を有し、このデバイスが低電子散乱成長のな
いジョセフソン共鳴トンネル・トランジスタを形成する
ことを特徴とする請求項８に記載の超伝導・半導体ヘテ
ロ構造のハイブリッド電子デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/564,965 US5793055A (en) | 1995-11-30 | 1995-11-30 | Hybrid electronic devices, particularly Josephson transistors |
| US08/564965 | 1995-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219542A true JPH09219542A (ja) | 1997-08-19 |
Family
ID=24256644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8319963A Withdrawn JPH09219542A (ja) | 1995-11-30 | 1996-11-29 | ハイブリッド電子デバイス、特にジョセフソン・トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5793055A (ja) |
| JP (1) | JPH09219542A (ja) |
| DE (1) | DE19649500A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19757566A1 (de) * | 1997-12-23 | 1999-07-01 | Forschungszentrum Juelich Gmbh | Bauelement mit Oberflächen-Inversionsschicht |
| DE10061529A1 (de) * | 2000-12-11 | 2002-06-27 | Infineon Technologies Ag | Feldeffekt gesteuertes Halbleiterbauelement und Verfahren |
| US20040005709A1 (en) * | 2001-10-24 | 2004-01-08 | Hoogenboom Henricus Renerus Jacobus Mattheus | Hybridization control of sequence variation |
| JP3610951B2 (ja) * | 2002-01-16 | 2005-01-19 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| DE102004005363A1 (de) * | 2004-02-03 | 2005-09-08 | Forschungszentrum Jülich GmbH | Halbleiter-Struktur |
| US7615385B2 (en) | 2006-09-20 | 2009-11-10 | Hypres, Inc | Double-masking technique for increasing fabrication yield in superconducting electronics |
| CA2702851A1 (en) * | 2007-09-10 | 2009-03-19 | University Of Florida Research Foundation, Inc. | Nanotube enabled, gate-voltage controlled light emitting diodes |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US20140054549A1 (en) * | 2012-08-23 | 2014-02-27 | Sematech, Inc. | Gated circuit structure with ultra-thin, epitaxially-grown tunnel and channel layer |
| EP2915161B1 (en) | 2012-11-05 | 2020-08-19 | University of Florida Research Foundation, Inc. | Brightness compensation in a display |
| JP2014175339A (ja) * | 2013-03-06 | 2014-09-22 | Sony Corp | 半導体素子および電子機器 |
| US11121302B2 (en) | 2018-10-11 | 2021-09-14 | SeeQC, Inc. | System and method for superconducting multi-chip module |
| US11581472B2 (en) | 2019-08-07 | 2023-02-14 | International Business Machines Corporation | Superconductor-semiconductor Josephson junction |
| US12082512B2 (en) * | 2019-10-24 | 2024-09-03 | Microsoft Technology Licensing, Llc | Semiconductor-superconductor hybrid device |
| CN118339566A (zh) | 2021-06-11 | 2024-07-12 | 西克公司 | 针对超导量子电路的通量偏置的系统和方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262082A (ja) * | 1988-08-29 | 1990-03-01 | Fujitsu Ltd | 超伝導トランジスタ |
| JPH02192172A (ja) * | 1989-01-19 | 1990-07-27 | Fujitsu Ltd | 超伝導トランジスタ |
| JP3015408B2 (ja) * | 1989-05-23 | 2000-03-06 | 三洋電機株式会社 | 超電導トランジスタの製造方法 |
| US5552374A (en) * | 1992-04-09 | 1996-09-03 | Sumitomo Electric Industries, Ltd. | Oxide superconducting a transistor in crank-shaped configuration |
| US5358928A (en) * | 1992-09-22 | 1994-10-25 | Sandia Corporation | High temperature superconductor step-edge Josephson junctions using Ti-Ca-Ba-Cu-O |
| JPH06196766A (ja) * | 1992-12-24 | 1994-07-15 | Fujitsu Ltd | 超伝導トランジスタ |
| JP2611735B2 (ja) * | 1993-12-22 | 1997-05-21 | 日本電気株式会社 | ヘテロ接合ｆｅｔ |
| KR0137601B1 (ko) * | 1994-09-16 | 1998-04-28 | 양승택 | 전자의 간섭성을 이용한 양자간섭 트랜지스터 |
-
1995
- 1995-11-30 US US08/564,965 patent/US5793055A/en not_active Expired - Fee Related
-
1996
- 1996-11-29 JP JP8319963A patent/JPH09219542A/ja not_active Withdrawn
- 1996-11-29 DE DE19649500A patent/DE19649500A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5793055A (en) | 1998-08-11 |
| DE19649500A1 (de) | 1997-10-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |