JPH09219602A - 高周波半導体スイッチ回路 - Google Patents
高周波半導体スイッチ回路Info
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- JPH09219602A JPH09219602A JP2665196A JP2665196A JPH09219602A JP H09219602 A JPH09219602 A JP H09219602A JP 2665196 A JP2665196 A JP 2665196A JP 2665196 A JP2665196 A JP 2665196A JP H09219602 A JPH09219602 A JP H09219602A
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- JP
- Japan
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- switch circuit
- transmission line
- semiconductor switch
- terminal
- circuit
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 従来例に比較して大きなアイソレーションを
有し、簡単な構成で低損失である高周波半導体スイッチ
回路を提供する。 【解決手段】 入力端子１と、出力端子２と、入力端子
１と出力端子２との間に接続された高周波半導体スイッ
チ回路のオン・オフを制御するための制御信号を印加す
るための制御端子３とを備えた高周波半導体スイッチ回
路において、ゲートが制御端子３に接続されている電界
効果トランジスタ４のゲート以外の一対の電極をそれぞ
れ入力端子１、出力端子２とし、入力端子１と出力端子
２との間に、第１の伝送線路５と第２の伝送線路６との
直列回路を接続し、第１の伝送線路５と第２の伝送線路
６との間の接続点３０と接地との間に抵抗素子７を接続
した。
有し、簡単な構成で低損失である高周波半導体スイッチ
回路を提供する。 【解決手段】 入力端子１と、出力端子２と、入力端子
１と出力端子２との間に接続された高周波半導体スイッ
チ回路のオン・オフを制御するための制御信号を印加す
るための制御端子３とを備えた高周波半導体スイッチ回
路において、ゲートが制御端子３に接続されている電界
効果トランジスタ４のゲート以外の一対の電極をそれぞ
れ入力端子１、出力端子２とし、入力端子１と出力端子
２との間に、第１の伝送線路５と第２の伝送線路６との
直列回路を接続し、第１の伝送線路５と第２の伝送線路
６との間の接続点３０と接地との間に抵抗素子７を接続
した。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯、ミ
リ波帯などの高周波帯において用いられる高周波半導体
スイッチ回路に関する。
リ波帯などの高周波帯において用いられる高周波半導体
スイッチ回路に関する。
【０００２】
【従来の技術】従来の高周波半導体スイッチ回路は、半
導体素子を信号線路に対して直列又は並列に接続した回
路を数段重ねた構成が一般的である。図４に電界効果ト
ランジスタ（以下、ＦＥＴという。）を用いた従来例の
高周波半導体スイッチ回路の構成例を示す。
導体素子を信号線路に対して直列又は並列に接続した回
路を数段重ねた構成が一般的である。図４に電界効果ト
ランジスタ（以下、ＦＥＴという。）を用いた従来例の
高周波半導体スイッチ回路の構成例を示す。
【０００３】図４に示すように、入力端子１はＦＥＴ１
７のドレイン及びソースと、ＦＥＴ１８のドレイン及び
ソースとを介して出力端子２に接続される。ＦＥＴ１７
のゲートは抵抗素子２０を介して制御端子１４に接続さ
れる一方、ＦＥＴ１８のゲートは抵抗素子２２を介して
制御端子１６に接続される。さらに、ＦＥＴ１７のソー
スはＦＥＴ１９のドレイン及びソースを介して接地さ
れ、ＦＥＴ１９のゲートは抵抗素子２１を介して制御端
子１５に接続される。制御端子１４及び１６にそれぞれ
０Ｖを印加することによってＦＥＴ１７とＦＥＴ１８を
ともにオンするとともに、制御端子１５にＦＥＴ１９の
ピンチオフ電圧以上の負電圧を印加することによってＦ
ＥＴ１９をオフさせたときに当該スイッチ回路はオンと
なる。一方、制御端子１４及び１６にそれぞれＦＥＴ１
７及び１８のピンチオフ電圧以上の負電圧を印加するこ
とによってＦＥＴ１７及び１８とをともにオフするとと
もに、制御端子１５に０Ｖを印加することによってＦＥ
Ｔ１９をオンしたときに、当該スイッチ回路はオフとな
る。
７のドレイン及びソースと、ＦＥＴ１８のドレイン及び
ソースとを介して出力端子２に接続される。ＦＥＴ１７
のゲートは抵抗素子２０を介して制御端子１４に接続さ
れる一方、ＦＥＴ１８のゲートは抵抗素子２２を介して
制御端子１６に接続される。さらに、ＦＥＴ１７のソー
スはＦＥＴ１９のドレイン及びソースを介して接地さ
れ、ＦＥＴ１９のゲートは抵抗素子２１を介して制御端
子１５に接続される。制御端子１４及び１６にそれぞれ
０Ｖを印加することによってＦＥＴ１７とＦＥＴ１８を
ともにオンするとともに、制御端子１５にＦＥＴ１９の
ピンチオフ電圧以上の負電圧を印加することによってＦ
ＥＴ１９をオフさせたときに当該スイッチ回路はオンと
なる。一方、制御端子１４及び１６にそれぞれＦＥＴ１
７及び１８のピンチオフ電圧以上の負電圧を印加するこ
とによってＦＥＴ１７及び１８とをともにオフするとと
もに、制御端子１５に０Ｖを印加することによってＦＥ
Ｔ１９をオンしたときに、当該スイッチ回路はオフとな
る。
【０００４】
【発明が解決しようとする課題】図５は図４の従来例の
スイッチ回路のシミュレーション結果の一例である。従
来例の高周波半導体スイッチ回路では、ＦＥＴ１７及び
１８の寄生容量のために、それらのＦＥＴ１７及び１８
がオフのときに信号が出力端子２に漏れる。このため、
オン時とオフ時の通過損失比（以下、アイソレーション
という。）のとり得る値に限界がある。さらに高いアイ
ソレーションをとるためには、スイッチとしての段数を
増やせばよいが、そうした場合にはスイッチのオン時の
通過損失が増大し、回路面積も大きくなるという問題点
があった。
スイッチ回路のシミュレーション結果の一例である。従
来例の高周波半導体スイッチ回路では、ＦＥＴ１７及び
１８の寄生容量のために、それらのＦＥＴ１７及び１８
がオフのときに信号が出力端子２に漏れる。このため、
オン時とオフ時の通過損失比（以下、アイソレーション
という。）のとり得る値に限界がある。さらに高いアイ
ソレーションをとるためには、スイッチとしての段数を
増やせばよいが、そうした場合にはスイッチのオン時の
通過損失が増大し、回路面積も大きくなるという問題点
があった。
【０００５】本発明の目的は以上の問題点を解決し、従
来例に比較して大きなアイソレーションを有し、簡単な
構成で低損失である高周波半導体スイッチ回路を提供す
ることにある。
来例に比較して大きなアイソレーションを有し、簡単な
構成で低損失である高周波半導体スイッチ回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明に係る高周波半導
体スイッチ回路は、入力端子と、出力端子と、上記入力
端子と上記出力端子との間に接続された高周波半導体ス
イッチ回路のオン・オフを制御するための制御信号を印
加するための制御端子とを備えた高周波半導体スイッチ
回路において、ゲートが制御端子に接続されているＦＥ
Ｔのゲート以外の一対の電極をそれぞれ入力端子、出力
端子とし、上記入力端子と上記出力端子との間に、第１
の伝送線路と第２の伝送線路との直列回路を接続し、上
記第１の伝送線路と上記第２の伝送線路との間の接続点
と接地との間に抵抗素子を接続したことを特徴とする。
体スイッチ回路は、入力端子と、出力端子と、上記入力
端子と上記出力端子との間に接続された高周波半導体ス
イッチ回路のオン・オフを制御するための制御信号を印
加するための制御端子とを備えた高周波半導体スイッチ
回路において、ゲートが制御端子に接続されているＦＥ
Ｔのゲート以外の一対の電極をそれぞれ入力端子、出力
端子とし、上記入力端子と上記出力端子との間に、第１
の伝送線路と第２の伝送線路との直列回路を接続し、上
記第１の伝送線路と上記第２の伝送線路との間の接続点
と接地との間に抵抗素子を接続したことを特徴とする。
【０００７】以上のように構成された高周波半導体スイ
ッチ回路においては、制御端子の電圧を制御することに
より、当該スイッチ回路をオン又はオフにさせるが、ス
イッチ回路がオフのときには、所定の並列共振周波数を
有する一種の並列共振トラップ回路が形成され、当該並
列周波数の近傍においてアイソレーションが大きくとれ
る。
ッチ回路においては、制御端子の電圧を制御することに
より、当該スイッチ回路をオン又はオフにさせるが、ス
イッチ回路がオフのときには、所定の並列共振周波数を
有する一種の並列共振トラップ回路が形成され、当該並
列周波数の近傍においてアイソレーションが大きくとれ
る。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明に係
る実施形態について説明する。図１（ａ）は本発明に係
る一実施形態の高周波半導体スイッチ回路のを示す回路
図であり、図１（ｂ）は図１（ａ）のスイッチ回路がオ
フのときの等価回路を示す回路図であり、図１（ｃ）は
図１（ａ）のスイッチ回路がオンときの等価回路を示す
回路図である。
る実施形態について説明する。図１（ａ）は本発明に係
る一実施形態の高周波半導体スイッチ回路のを示す回路
図であり、図１（ｂ）は図１（ａ）のスイッチ回路がオ
フのときの等価回路を示す回路図であり、図１（ｃ）は
図１（ａ）のスイッチ回路がオンときの等価回路を示す
回路図である。
【０００９】本実施形態の高周波半導体スイッチ回路
は、図１（ａ）に示すように、入力端子１と、出力端子
２と、入力端子１と出力端子２との間に接続された高周
波半導体スイッチ回路のオン・オフを制御するための制
御信号を印加するための制御端子３とを備えた高周波半
導体スイッチ回路において、ゲートが制御端子３に接続
されているＦＥＴ４のゲート以外の一対の電極をそれぞ
れ入力端子１、出力端子２とし、入力端子１と出力端子
２との間に、伝送線路５と伝送線路６との直列回路を接
続し、第１の伝送線路５と第２の伝送線路６との間の接
続点３０と接地との間に抵抗素子７を接続したことを特
徴としている。
は、図１（ａ）に示すように、入力端子１と、出力端子
２と、入力端子１と出力端子２との間に接続された高周
波半導体スイッチ回路のオン・オフを制御するための制
御信号を印加するための制御端子３とを備えた高周波半
導体スイッチ回路において、ゲートが制御端子３に接続
されているＦＥＴ４のゲート以外の一対の電極をそれぞ
れ入力端子１、出力端子２とし、入力端子１と出力端子
２との間に、伝送線路５と伝送線路６との直列回路を接
続し、第１の伝送線路５と第２の伝送線路６との間の接
続点３０と接地との間に抵抗素子７を接続したことを特
徴としている。
【００１０】図１（ａ）において、入力端子１は、ＦＥ
Ｔ４のドレイン及びソースを介して出力端子２に接続さ
れるとともに、伝送線路５と伝送線路６との直列回路と
を介して出力端子２に接続される。ＦＥＴ４のゲート
は、抵抗素子８を介して制御端子３に接続される。当該
制御端子３には直流電源（図示せず。）が接続され、当
該スイッチ回路をオン又はオフとするための制御電圧が
印加される。また、伝送線路５と伝送線路６との間の接
続点３０は、抵抗値Ｒ７を有する抵抗素子７を介して接
地される。
Ｔ４のドレイン及びソースを介して出力端子２に接続さ
れるとともに、伝送線路５と伝送線路６との直列回路と
を介して出力端子２に接続される。ＦＥＴ４のゲート
は、抵抗素子８を介して制御端子３に接続される。当該
制御端子３には直流電源（図示せず。）が接続され、当
該スイッチ回路をオン又はオフとするための制御電圧が
印加される。また、伝送線路５と伝送線路６との間の接
続点３０は、抵抗値Ｒ７を有する抵抗素子７を介して接
地される。
【００１１】以上のように構成された本実施形態のスイ
ッチ回路において、制御端子３に０Ｖ又はＦＥＴ４のピ
ンチオフ以上の負電圧を印加することにより、それぞれ
ＦＥＴ６をオン又はオフさせ、当該スイッチ回路のスイ
ッチング動作を実行させる。このスイッチ回路では、Ｆ
ＥＴ４をオンさせたときにスイッチ回路の入出力端子間
がオンとなる一方、ＦＥＴ４をオフさせたときにスイッ
チ回路の入出力端子間がオフとなる。
ッチ回路において、制御端子３に０Ｖ又はＦＥＴ４のピ
ンチオフ以上の負電圧を印加することにより、それぞれ
ＦＥＴ６をオン又はオフさせ、当該スイッチ回路のスイ
ッチング動作を実行させる。このスイッチ回路では、Ｆ
ＥＴ４をオンさせたときにスイッチ回路の入出力端子間
がオンとなる一方、ＦＥＴ４をオフさせたときにスイッ
チ回路の入出力端子間がオフとなる。
【００１２】図１（ｂ）は図１（ａ）のスイッチ回路が
オフのときの等価回路を示す回路図であり、図１（ｃ）
は図１（ａ）のスイッチ回路がオンときの等価回路を示
す回路図である。図１（ｂ）及び（ｃ）において、伝送
線路５，６は等価的にインダクタ（Ｌ）として動作する
ので、それぞれインダクタ１１，１２で等価的に表し
た。また、９はＦＥＴ４の等価オフ抵抗であり、１０は
ＦＥＴ４の等価オフ容量である。
オフのときの等価回路を示す回路図であり、図１（ｃ）
は図１（ａ）のスイッチ回路がオンときの等価回路を示
す回路図である。図１（ｂ）及び（ｃ）において、伝送
線路５，６は等価的にインダクタ（Ｌ）として動作する
ので、それぞれインダクタ１１，１２で等価的に表し
た。また、９はＦＥＴ４の等価オフ抵抗であり、１０は
ＦＥＴ４の等価オフ容量である。
【００１３】図１（ｂ）から明らかなように、このスイ
ッチ回路は、入力端子１と出力端子２との間に、等価オ
フ容量１０と、２つのインダクタ１１，１２との並列回
路を有するので、所定の並列共振周波数ｆ0を有する一
種の並列共振トラップ回路として動作する。これによっ
て、並列共振周波数ｆ0において、通過損失が極めて大
きくなる。よって、アイソレーションが従来例に比較し
て大きくなる。並列共振周波数ｆ0は次式で表すことが
できる。
ッチ回路は、入力端子１と出力端子２との間に、等価オ
フ容量１０と、２つのインダクタ１１，１２との並列回
路を有するので、所定の並列共振周波数ｆ0を有する一
種の並列共振トラップ回路として動作する。これによっ
て、並列共振周波数ｆ0において、通過損失が極めて大
きくなる。よって、アイソレーションが従来例に比較し
て大きくなる。並列共振周波数ｆ0は次式で表すことが
できる。
【００１４】
【数１】 ｆ0＝１／［２π√｛（Ｌ11＋Ｌ12）・Ｃ10｝］
【００１５】ここで、Ｌ11、Ｌ12はそれぞれ等価インダ
クタ１１，１２のインダクタンスであり、Ｃ10は等価オ
フ容量１０のキャパシタンスである。従って、インダク
タの値、すなわち伝送線路のインピーダンスと線路長を
適当に選定すれば、上記並列共振周波数ｆ0に等しい目
的の周波数で、入力端子１と出力端子２との間は開放状
態になり、スイッチ回路はオフ状態になる。しかしなが
ら、入力端子１と出力端子２との間には等価オフ抵抗９
があるために、理想的な開放状態にはならず、上記並列
共振周波数ｆ0での通過損失が理想状態に比べて小さく
なってしまう。そこで、本発明においては、抵抗素子７
を接続することにより、より大きな通過損失、すなわち
アイソレーションを得る。
クタ１１，１２のインダクタンスであり、Ｃ10は等価オ
フ容量１０のキャパシタンスである。従って、インダク
タの値、すなわち伝送線路のインピーダンスと線路長を
適当に選定すれば、上記並列共振周波数ｆ0に等しい目
的の周波数で、入力端子１と出力端子２との間は開放状
態になり、スイッチ回路はオフ状態になる。しかしなが
ら、入力端子１と出力端子２との間には等価オフ抵抗９
があるために、理想的な開放状態にはならず、上記並列
共振周波数ｆ0での通過損失が理想状態に比べて小さく
なってしまう。そこで、本発明においては、抵抗素子７
を接続することにより、より大きな通過損失、すなわち
アイソレーションを得る。
【００１６】
【実施例】図２に抵抗素子９の値を変えた時のオフ時の
等価回路（図１（ｃ））の通過損失のシミュレーション
結果の一例を示す。当該シミュレーションにおいて、以
下のように各素子の回路定数を設定した。 （ａ）厚さ４５０μｍ及び比誘電率εｒ＝１２．６を有
するＧａＡｓ半導体基板上に形成されたＦＥＴ４のゲー
ト長Ｌｇ＝０．２μｍ、及びゲート幅Ｗｇ＝１００μ
ｍ、ＦＥＴ４の等価オフ抵抗９の抵抗値＝７００Ω、等
価オン抵抗１３の抵抗値＝５Ω； （ｂ）抵抗素子８の抵抗値＝２ｋΩ； （ｃ）上記ＧａＡｓ半導体基板上に接地導体を形成した
後、当該接地導体上に厚さ１０μｍを有する比誘電率ε
ｒ＝３．７の誘電体層を形成し、当該誘電体層の上に、
マイクロストリップ導体を形成してなる伝送線路５，６
の幅Ｗ＝６μｍ、長さＬ＝３５０μｍ、等価インダクタ
１１，１２のインダクタンス＝０．１１ｎＨ；及び、 （ｄ）抵抗素子７の抵抗値Ｒ７＝３００Ω、比較例の抵
抗値Ｒ７＝２００Ω又は∞Ω。
等価回路（図１（ｃ））の通過損失のシミュレーション
結果の一例を示す。当該シミュレーションにおいて、以
下のように各素子の回路定数を設定した。 （ａ）厚さ４５０μｍ及び比誘電率εｒ＝１２．６を有
するＧａＡｓ半導体基板上に形成されたＦＥＴ４のゲー
ト長Ｌｇ＝０．２μｍ、及びゲート幅Ｗｇ＝１００μ
ｍ、ＦＥＴ４の等価オフ抵抗９の抵抗値＝７００Ω、等
価オン抵抗１３の抵抗値＝５Ω； （ｂ）抵抗素子８の抵抗値＝２ｋΩ； （ｃ）上記ＧａＡｓ半導体基板上に接地導体を形成した
後、当該接地導体上に厚さ１０μｍを有する比誘電率ε
ｒ＝３．７の誘電体層を形成し、当該誘電体層の上に、
マイクロストリップ導体を形成してなる伝送線路５，６
の幅Ｗ＝６μｍ、長さＬ＝３５０μｍ、等価インダクタ
１１，１２のインダクタンス＝０．１１ｎＨ；及び、 （ｄ）抵抗素子７の抵抗値Ｒ７＝３００Ω、比較例の抵
抗値Ｒ７＝２００Ω又は∞Ω。
【００１７】図２から明らかなように、抵抗素子７の抵
抗値Ｒ７を適当に選ぶことにより、従来例に比較してき
わめて大きなアイソレーションが得られることがわか
る。
抗値Ｒ７を適当に選ぶことにより、従来例に比較してき
わめて大きなアイソレーションが得られることがわか
る。
【００１８】次に、図１（ｃ）に図１（ａ）に示す本発
明の高周波半導体スイッチ回路のオン時の等価回路を示
す。ここで、１３はＦＥＴ４の等価オン抵抗である。こ
こで等価オン抵抗１３の抵抗値は一般に数Ωであるの
で、入力端子１と出力端子２との間は、ほぼ短絡状態と
なり、スイッチ回路はオン状態となる。
明の高周波半導体スイッチ回路のオン時の等価回路を示
す。ここで、１３はＦＥＴ４の等価オン抵抗である。こ
こで等価オン抵抗１３の抵抗値は一般に数Ωであるの
で、入力端子１と出力端子２との間は、ほぼ短絡状態と
なり、スイッチ回路はオン状態となる。
【００１９】図３は図１に示す本発明の高周波半導体ス
イッチ回路のシミュレーション結果の一例を示したもの
である。この図３から本発明による高周波半導体スイッ
チは所望の動作周波数で従来例の高周波半導体スイッチ
回路（図５）と比べてアイソレーションを大きくとるこ
とができることがわかる。
イッチ回路のシミュレーション結果の一例を示したもの
である。この図３から本発明による高周波半導体スイッ
チは所望の動作周波数で従来例の高周波半導体スイッチ
回路（図５）と比べてアイソレーションを大きくとるこ
とができることがわかる。
【００２０】
【発明の効果】以上詳述したように本発明に係る高周波
半導体スイッチ回路によれば、入力端子と、出力端子
と、上記入力端子と上記出力端子との間に接続された高
周波半導体スイッチ回路のオン・オフを制御するための
制御信号を印加するための制御端子とを備えた高周波半
導体スイッチ回路において、ゲートが制御端子に接続さ
れている電界効果トランジスタのゲート以外の一対の電
極をそれぞれ入力端子、出力端子とし、上記入力端子と
上記出力端子との間に、第１の伝送線路と第２の伝送線
路との直列回路を接続し、上記第１の伝送線路と上記第
２の伝送線路との間の接続点と接地との間に抵抗素子を
接続した。このように、本発明は回路構成がきわめて簡
単であり、小型・軽量に製造することができるととも
に、従来例に比べてより大きなアイソレーションを得る
ことができる。
半導体スイッチ回路によれば、入力端子と、出力端子
と、上記入力端子と上記出力端子との間に接続された高
周波半導体スイッチ回路のオン・オフを制御するための
制御信号を印加するための制御端子とを備えた高周波半
導体スイッチ回路において、ゲートが制御端子に接続さ
れている電界効果トランジスタのゲート以外の一対の電
極をそれぞれ入力端子、出力端子とし、上記入力端子と
上記出力端子との間に、第１の伝送線路と第２の伝送線
路との直列回路を接続し、上記第１の伝送線路と上記第
２の伝送線路との間の接続点と接地との間に抵抗素子を
接続した。このように、本発明は回路構成がきわめて簡
単であり、小型・軽量に製造することができるととも
に、従来例に比べてより大きなアイソレーションを得る
ことができる。
【図１】 （ａ）は本発明に係る一実施形態の高周波半
導体スイッチ回路のを示す回路図であり、（ｂ）は
（ａ）のスイッチ回路がオフのときの等価回路を示す回
路図であり、（ｃ）は（ａ）のスイッチ回路がオンとき
の等価回路を示す回路図である。
導体スイッチ回路のを示す回路図であり、（ｂ）は
（ａ）のスイッチ回路がオフのときの等価回路を示す回
路図であり、（ｃ）は（ａ）のスイッチ回路がオンとき
の等価回路を示す回路図である。
【図２】 図１（ａ）のスイッチ回路がオフのときに抵
抗素子９の抵抗値を変化したときの等価回路のシミュレ
ーション結果である通過損失の周波数特性を示すグラフ
である。
抗素子９の抵抗値を変化したときの等価回路のシミュレ
ーション結果である通過損失の周波数特性を示すグラフ
である。
【図３】 図１（ａ）のスイッチ回路がオン及びオフの
ときの等価回路のシミュレーション結果である通過損失
の周波数特性を示すグラフである。
ときの等価回路のシミュレーション結果である通過損失
の周波数特性を示すグラフである。
【図４】 従来例の高周波半導体スイッチ回路の構成を
示す回路図である。
示す回路図である。
【図５】 図６に示した従来例のスイッチ回路のシミュ
レーション結果である通過損失の周波数特性を示すグラ
フである。
レーション結果である通過損失の周波数特性を示すグラ
フである。
１…入力端子、 ２…出力端子、 ３…制御端子、 ４…ＦＥＴ、 ５，６…伝送線路、 ７，８…抵抗素子、 ９…ＦＥＴの等価オフ抵抗、 １０…ＦＥＴの等価オフ容量、 １１，１２…伝送線路の等価インダクタ、 １３…ＦＥＴの等価オン抵抗、 ３０…接続点。
Claims (1)
- 【請求項１】 入力端子と、出力端子と、上記入力端子
と上記出力端子との間に接続された高周波半導体スイッ
チ回路のオン・オフを制御するための制御信号を印加す
るための制御端子とを備えた高周波半導体スイッチ回路
において、 ゲートが制御端子に接続されている電界効果トランジス
タのゲート以外の一対の電極をそれぞれ入力端子、出力
端子とし、 上記入力端子と上記出力端子との間に、第１の伝送線路
と第２の伝送線路との直列回路を接続し、 上記第１の伝送線路と上記第２の伝送線路との間の接続
点と接地との間に抵抗素子を接続したことを特徴とする
高周波半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2665196A JPH09219602A (ja) | 1996-02-14 | 1996-02-14 | 高周波半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2665196A JPH09219602A (ja) | 1996-02-14 | 1996-02-14 | 高周波半導体スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219602A true JPH09219602A (ja) | 1997-08-19 |
Family
ID=12199351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2665196A Pending JPH09219602A (ja) | 1996-02-14 | 1996-02-14 | 高周波半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336544A (ja) * | 2006-06-12 | 2007-12-27 | Thomson Licensing | マルチメディア端子のための選択的アイソレーションを備えたスイッチ及びスイッチング装置 |
-
1996
- 1996-02-14 JP JP2665196A patent/JPH09219602A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336544A (ja) * | 2006-06-12 | 2007-12-27 | Thomson Licensing | マルチメディア端子のための選択的アイソレーションを備えたスイッチ及びスイッチング装置 |
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