JPH09223103A - 情報処理システム - Google Patents

情報処理システム

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Publication number
JPH09223103A
JPH09223103A JP5237196A JP5237196A JPH09223103A JP H09223103 A JPH09223103 A JP H09223103A JP 5237196 A JP5237196 A JP 5237196A JP 5237196 A JP5237196 A JP 5237196A JP H09223103 A JPH09223103 A JP H09223103A
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JP
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memory
dma
bus
cpu
system bus
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JP5237196A
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Masayuki Ishigami
正之 石上
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Ricoh Co Ltd
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Ricoh Co Ltd
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Abstract

(57)【要約】 【課題】 複数のＣＰＵモジュール、複数のＤＭＡ機能
付きＩ／Ｏモジュール等から成るシステムにおいて、各
モジュールを繋ぐバスを多重化し、ＣＰＵ、メモリ、Ｉ
／Ｏ等のバスに接続されたモジュールがバス待ちにより
ブロックされることがなく最大限並列動作できるように
する。 【解決手段】 システムバス（２０Ａ，２０Ｂ，２０
Ｃ）と、各々バスＩ／Ｆ（２１０，２２０，…，２７
０）を介して前記システムバスに繋がるＣＰＵモジュー
ル（２１，２２）、メモリモジュール（２３，２４）、
ＤＭＡコントローラ（２６，２７）、バス調停回路（２
５）、ＤＭＡコントローラ（２６，２７）に繋がったＩ
／Ｏモジュール等（２６１，２６２，２７１，２７２）
からなる。前記システムバスを多重化し、あるモジュー
ルが１つのシステムバスを使用中であっても、システム
バス要求に対して前記バス調停回路２５が使用可能なシ
ステムバスを自動的に割り当てる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理システ
ム、より詳細には、高速ＣＰＵ、メモリ、ＤＭＡ機能を
備えた入力装置とそれらのモジュールを繋ぐシステムバ
スからなる情報処理システムに関する。
【０００２】
【従来の技術】図７は、従来の情報処理システムの一構
成例を説明するための図で、システムバス１０には、Ｃ
ＰＵ１ｌ、メインメモリ１２、バス調停回路１３、入出
力装置１４１，１４２の繋がったＤＭＡコントローラ１
４が接続されいてる。ＣＰＵ１１は、システムバス１０
を介してメインメモリ１２から命令やデータのフェッチ
とデータの書き込みをおこない、また、入出力装置１４
１，１４２はＤＭＡコントローラ１４の制御によりシス
テムバス１０を介してメインメモリ１２との間でＤＭＡ
転送を行なう。バス調停回路１３は所定の優先順位に従
ってシステムバス１０の要求を調停し、ＣＰＵ１１、Ｄ
ＭＡコントローラ１４にバス使用権を与える。
【０００３】
【発明が解決しようとする課題】上述のような従来の情
報処理システムでは、メインメモリ１２と入出力装置１
４１，１４２が画像データのような大量のデータをＤＭ
Ａ転送中は、ＣＰＵ１１がシステムバス１０を使えず、
逆にＣＰＵ１１がシステムバス１０を介してメインメモ
リ１２にアクセス中は、仮に他のメモリブロックがあっ
たとしても、ＤＭＡコントローラ１４がシステムバス１
０を使えないため、そのメモリブロックとの間で入出力
装置１４１，１４２がＤＭＡ転送を行なうこともでき
ず、システム全体の性能向上の妨げとなっていた。
【０００４】また、複数のＣＰＵやＤＭＡコントローラ
を備えたシステムでは、あるＣＰＵやＤＭＡコントロー
ラがシステムバスを使用中は他のＣＰＵやＤＭＡコント
ローラはシステムバスを使えず処理がブロックされるこ
とになリ、システムバス競合がシステム性能向上の大き
な妨げとなる。
【０００５】なお、特開平３−１２２７４４号公報（コ
ンピュータシステム）には、ＣＰＵバスとＤＭＡバスを
別個に設けた提案がなされているが、複数のＣＰＵやＤ
ＭＡコントローラを備えたシステムにおけるＣＰＵ同士
の競合やＤＭＡコントローラ同士の競合に対しては問題
の解決にはならない。
【０００６】本発明は、上述のごとき実情に鑑みてなさ
れたもので、複数のＣＰＵモジュール、複数のメモリモ
ジュール、複数のＤＭＡ機能付きＩ／Ｏモジュール等か
ら成るシステムにおいて、各モジュールを繋ぐバスを多
重化し、ＣＰＵ、メモリ、Ｉ／Ｏ等のバスに接続された
モジュールがバス待ちによりブロックされることがなく
最大限並列動作できるようにしてシステムの性能向上を
図ることを目的としてなされたものである。
【０００７】
【課題を解決するための手段】請求項１の発明は、シス
テムバスと、各々バスＩ／Ｆを介して前記システムバス
に繋がるＣＰＵモジュール、メモリモジュール、ＤＭＡ
コントローラ、バス調停回路、ＤＭＡコントローラに繋
がったＩ／Ｏモジュール等からなる情報処理システムに
おいて、前記システムバスを多重化し、あるモジュール
が１つのシステムバスを使用中であっても、システムバ
ス要求に対して前記バス調停回路が使用可能なシステム
バスを自動的に割り当てるようにしたものである。
【０００８】請求項２の発明は、システムバスと、各々
Ｉ／Ｆを介して前記システムバスに繋がるＣＰＵモジュ
ール、複数ブロック構成のメモリモジュール、ＤＭＡコ
ントローラ、バス調停回路、ＤＭＡコントローラに繋が
ったＩ／Ｏモジュール等からなる情報処理システムにお
いて、前記システムバスを多重化するとともにＣＰＵア
クセスするメモリブロックとＤＭＡアクセスするメモリ
ブロックを切替えられるようにし、ＤＭＡ動作とＣＰＵ
のメモリアクセスが同時に並列実行できるようにしたも
のである。
【０００９】請求項３の発明は、システムバスと、各々
Ｉ／Ｆを介して前記システムバスに繋がるＣＰＵモジュ
ール、同一アドレス空間にマッピングされる複数バンク
構成のメモリモジュール、ＤＭＡコントローラ、バス調
停回路、ＤＭＡコントローラに繋がった出力装置等から
なる情報処理システムにおいて、前記システムバスを多
重化するとともに特定のＤＭＡアドレス空間にＣＰＵま
たはＤＭＡコントローラにより一旦データが書き込まれ
ると、そのデータが予め決められた出力装置に対してＤ
ＭＡ転送が完了しない間に再度、ＣＰＵまたはＤＭＡコ
ントローラからデータの書き込み要求が生じると、メモ
リ・バンク・コントローラが予め決められた順番で自動
的にメモリ・バンクを切替えてＤＭＡ転送が完了してな
いメモリ・バンクとは異なるメモリ・バンクにデータが
書き込まれるようにすると共に、予め決められた出力装
置の繋がったＤＭＡコントローラにＤＭＡ転送出力する
データが複数のメモリ・バンクに存在することを知らせ
るものである。
【００１０】請求項４の発明は、システムバスと、各々
バスＩ／Ｆを介して前記システムバスに繋がるＣＰＵモ
ジュール、同一アドレス空間にマッピングされる複数バ
ンク構成のメモリモジュール、ＤＭＡコントローラ、バ
ス調停回路、ＤＭＡコントローラに繋がった入力装置等
からなる情報処理システムにおいて、前記システムバス
を多重化するとともに特定のＤＭＡアドレス空間を決め
ておき、そのアドレス空間内に予め決められた入力装置
からＤＭＡ転送によりデータが書き込まれた後、ＣＰＵ
またはＤＭＡコントローラからそのデータの読み出し処
理が終らないうちに再び入力装置からＤＭＡ転送による
データ書き込み要求があった場合、メモリ・バンク・コ
ントローラが予め決められた順番で自動的にメモリ・バ
ンクを切替えて、先に書き込んだメモリ・バンクとは異
なるメモリバンクに、ＣＰＵまたはＤＭＡコントローラ
による読みだし処理に先行または同時に入力装置からの
新たなデータが書き込まれるようにしたものである。
【００１１】請求項５の発明は、請求項３または４にお
いて、全てのメモリ・バンクに処理されていないデータ
が存在する場合に、ＣＰＵまたはＤＭＡコントローラ、
あるいは特定の入力装置から次のデータ書き込み要求が
生じた場合は、メモリ・バンク・コントローラが書き込
み不可状態であることを示す応答を要求元に返すように
したものである。
【００１２】請求項６の発明は、システムバスと、各々
バスＩ／Ｆを介して前記システムバスに繋がるＣＰＵモ
ジュール、複数ブロック構成のメモリモジュール、入力
装置の繋がったＤＭＡコントローラ、出力装置の繋がっ
たＤＭＡコントローラ、バス調停回路等からなる情報処
理システムにおいて、前記システムバスを多重化すると
ともに入力装置からＤＭＡ転送でデータ書き込むメモり
ブロックとＣＰＵアクセスするメモリブロックと出力装
置へＤＭＡ転送でデータを出力するメモリブロックを切
替えられるようにし、入力ＤＭＡ動作、ＣＰＵのメモリ
アクセス、出力ＤＭＡ動作を同時に並列実行できるよう
にしたものである。
【００１３】請求項７の発明は、システムバスと、各々
バスＩ／Ｆを介して前記システムバスに繋がるＣＰＵモ
ジュール、同一アドレス空間にマッピングされ、アクセ
ス識別マーク機能を備えた複数バンク構成のメモリモジ
ュール、入力装置の繋がったＤＭＡコントローラ、出力
装置の繋がったＤＭＡコントローラ、バス調停回路等か
らなる情報処理システムにおいて、前記システムバスを
多重化するとともに特定のアドレス空間の全メモリ・バ
ンクに、まず、未使用マークが付けられ、入力装置の繋
がったＤＭＡコントローラからデータ書き込み要求があ
ると未使用マーク付きのメモリ・バンクが接続され、入
力ＤＭＡ転送によるデータ書き込みが完了すると、その
メモリ・バンクに対しては入力済マークが付けられ、Ｃ
ＰＵから同一アドレス空間に対してアクセス要求がある
と入力済みマーク付きのメモリ・バンクが接続され、Ｃ
ＰＵの処理が完了すると処理済みマークが付けられ、出
力装置の繋がったＤＭＡコントローラからデータ読みだ
し要求があると処理済みマークの付いたメモリ・バンク
がＤＭＡ転送元メモリ・バンクとして接続され、出力Ｄ
ＭＡ転送によるデータ読みだしが完了するとそのメモリ
バンクに対して未使用マークが付けられ、入力ＤＭＡ動
作、ＣＰＵのメモリアクセス、出力ＤＭＡ動作を同時に
並列実行できるようにしたものである。
【００１４】
【発明の実施の形態】以下に、本発明の実施例について
説明するが、本発明は、システムバスを多重化して、１
つのＣＰＵがあるメモリブロックにシステムバスを介し
てアクセス中であっても、他のＣＰＵやＤＭＡコントロ
ーラも空いているシステムバスを介して他のメモリブロ
ックに同時にアクセス可能とし、更には、ある特定のメ
モリ空間を複数バンク構成にすると共にバンク切替え機
構を持たせ、大量のデータを入力装置から読み込み、そ
れを処理し、出力装置に転送するといった一連の処理を
行なう情報処理システムの性能向上を図ったものであ
る。
【００１５】図１は、請求項１の発明の一実施例を説明
するための図で、図示のように、ＣＰＵモジュール２
１，２２；メモリモジュール２３，２４；ＤＭＡコント
ローラ２６，２７が各々バスＩ／Ｆ(210,220;230,240;2
60,270)を介して３重化されたシステムバス２０Ａ，２
０Ｂ，２０Ｃに接続されている。また、これらのモジュ
ールからのバス使用権を調停するバス調停回路２５があ
り、各バスＩ／Ｆとの間で必要な制御信号１０１が接続
されている。
【００１６】図２は、バス調停回路２５に接続される制
御信号の一実施例を説明するための図で、ＣＰＵ１（図
１において２１）がシステムバスを使おうとする場合、
バス要求信号であるＣＰＵ１ＢＲ（CPU1BusRequest)を
アサート(アクティブに)する、バス調停回路２５はシス
テムバスの使用状況を示すＢＢ１(BusBusy1)信号をチェ
ックし、ＣＰＵ１に対しＣＰＵ１ＢＧ１(CPU1BusGrant
1)信号をアサートする。ＣＰＵ１はこれを受けて、ＢＢ
１信号をアサートし、第１のシステムバス２０Ａを使用
し始める。
【００１７】続いて、この状態でＤＭＡコントローラ１
（図１において２７）がシステムバス要求信号ＤＭＡ１
ＢＲをアサートするとバス調停回路２５は第１のシステ
ムバス２０Ａの使用状況信号ＢＢ１をチェックするが使
用中であるため、第２のシステムバス２０Ｂの使用状況
信号ＢＢ２をチェックし、ＤＭＡコントローラ１（２
７）に対して、ＤＭＡ１ＢＧ２信号をアサートする。Ｄ
ＭＡコントローラ１（２７）は、この信号を受けてすぐ
にＢＢ２信号をアサートし、第２のシステムバス２０Ｂ
を使用し始める。ＣＰＵ１（２１）、ＤＭＡコントロー
ラ１（２７）ともにバスの使用を終るとＢＢ１，ＢＢ２
をネゲート（非アクティブに）する。
【００１８】図３は、３重化したシステムバスのバス・
マスタ側バスＩ／Ｆの一構成例を示す図で、バス・マス
タであるＣＰＵ１（４１）は、３重化されたシステムバ
ス４０Ａ，４０Ｂ，４０Ｃとバッファ回路４３，４４，
４５を介して繋がれている。これらバッファはコントロ
ール部４２からの制御信号４０ｄ，４０ｅ，４０ｆによ
り制御される。
【００１９】コントロール部４２とＣＰＵ１（４１）間
には、ＣＰＵ１（４１）からのバスリクエスト信号４０
ｂ、バス使用権獲得信号４０ｃがあり、バス調停回路と
の間にはシステムバス要求信号４０ｇ、システムバス使
用権獲得信号４０ｈ、バス使用中信号４０ｉがある。
【００２０】またコントロール部４２にはシステムバス
クロック４０ｋも繋がっている。ＣＰＵ１（４１）から
バス使用要求信号４０ｂがアサートとされるとコントロ
ール部４２はバス調停回路へのバス要求信号４０ｇをア
サートする。バス調停回路からのバス使用権獲得信号Ｃ
ＰＵ１ＢＧ〔１：３〕（４０ｈ）のうちの１つがアサー
トされるとそれに合わせてバッファ・イネーブル信号４
０ｄ，４０ｅ，４０ｆのうちの１つをアサートして対応
するシステムバス４０Ａ，４０Ｂ，４０Ｃのいずれかと
ＣＰＵ１（４１）からのデータ、アドレス及びリードラ
イト動作に必要な信号４０ａを接続し、かつ対応するシ
ステムバス使用中信号ＢＢ１，ＢＢ２，ＢＢ３（４０
ｉ）の１つをアサートする。同時に、ＣＰＵ１（４１）
へのバス獲得信号ＢＧ（４０ｃ）もアサートすることで
ＣＰＵ１にシステムバス・サイクルを開始させる。
【００２１】図４は、３重化したシステムバスのバス・
スレーブ側のバスＩ／Ｆの一構成例を説明するための図
で、スレーブモジュールであるメモリ５１が３重化され
たシステムバス５０Ａ，５０Ｂ，５０Ｃとバッファ回路
５３，５４，５５を介して接続されている。これら、バ
ッファ回路はアドレス・デコード回路を含み、システム
バスからのアクセスに対応したデコードによりコントロ
ール部５２への接続要求信号５０ｄ，５０ｅ，５０ｆを
各々アサートする。コントロール部５２はこれらの接続
要求信号を受けて、既にシステムバスとメモリが接続さ
れていなければ、接続要求をアサートしたバッファへの
イネーブル信号５０ｇ，５０ｈ，５０ｉをアサートして
システムバスとメモリを接続する。
【００２２】図５は、請求項７の発明の一実施例を説明
するための図で、ＣＰＵモジュール６１、通常のメモリ
モジュール６２、ＤＭＡコントローラ１（６６）、ＤＭ
Ａコントローラ２（６５）が、各々バスＩ／Ｆ６１０，
６２０，６６０，６５０を介して、３つのメモリ・バン
ク６３１，６３２，６３３がバスＩ／Ｆ機能とメモリ・
バンク切替え機能を備えたメモリ・バンク・コントロー
ラ６３０を介して、３重化されたシステムバス６０Ａ，
６０Ｂ，６０Ｃに接続されている。
【００２３】また、各モジュールからのバス使用要求を
調停するバス調停回路６４と各バスＩ／Ｆ間はバス調停
に必要な制御信号６０１で接続されている。更に、ＤＭ
Ａコントローラ１（６６）には入力装置６６１が、ＤＭ
Ａコントローラ２（６５）には出力装置６５１が繋がっ
ており、入力装置６６１から入力された画像データをＣ
ＰＵ６１が一定の処理を行ない、出力装置６５１に出力
するという一連の処理が繰り返し実行されるものとす
る。
【００２４】図６は、メモリ・バンク・コントローラの
一実施例を説明するために図で、メモリ・バンク・コン
トローラ７０を介して３つのメモリバンク７１，７２，
７３が３重化されたシステムバス７０Ａ，７０Ｂ，７０
Ｃに接続されている。メモリ・バンク・コントローラ７
０はコントロール部７００とシステムバスとバッファ回
路７０１，７０２，７０３と各メモリ・バンクへのバッ
ファ（711,721,731;712,722,732;713,723,733）から成
る。特に示していないが、コントロール部７００内には
各メモリ・バンクのアクセス識別マークが保持されてい
るものとし、コントロール信号として、各システムバス
に対応したメモリ・バンク要求／応答信号７０ａ，７０
ｂ，７０ｃとシステムバス・クロック７０ｋが接続され
ている。メモリ・バンクのアクセス識別マークは初期化
処理により全て、未使用マークが付けられる。続いてシ
ステムバス７０Ａに対応した、メモリ・バンク要求信号
７０ａに対して入力要求がＤＭＡコントローラ１（６
６）からアサートされると、コントロール部はバッファ
・イネーブル信号７０ｄ，７０ｃによりシステムバス７
０Ａとメモリ・バンク７１を接続すべくバッファ回路７
０１と７１１をイネーブル状態にし、メモリ・バンク
（確保）応答信号７０ａによりＤＭＡコントローラ１
（６６）に応答する。
【００２５】この結果、入力装置６６１からＤＭＡ転送
によりデータがメモリ・バンク７１に書き込まれる。入
力が終るとＤＭＡコントローラ１は、メモリ・バンク・
コントローラ７０に制御信号７０ａにより入力終了を通
知し、これによりバッファがディセーブルされ、システ
ムバス７０Ａとメモリ・バンク７１が切り離されると同
時に、メモリバンク７１に対応するメモリ・バンクアク
セス識別マークに入力済みマークが付けられ、このメモ
リ・バンクに対してはＣＰＵによる処理要求のみ受け可
能となる。以降、ＣＰＵからの処理要求、ＤＭＡコント
ローラ２からの出力要求も同様に処理され、入力ＤＭＡ
転送、ＣＰＵ処理、出力ＤＭＡ転送が同時に並列実行さ
れる。
【００２６】
【発明の効果】複数のＣＰＵやＤＭＡコントローラを備
えた情報処理システムにおいて、あるＣＰＵやＤＭＡコ
ントローラがシステムバスを使用中であっても、他のＣ
ＰＵやＤＭＡコントローラも動的に空いているシステム
バスを使うことで各処理モジュールがバス持ちでブロッ
クされることなく、最大限並列動作してシステムの性能
を向上できる。また、複写機やページプリンタのコント
ローラにおいては大量の画像データを入力部から取り込
み、それを画像処理して出力部に転送する処理が繰り返
されるが、入力、処理、出力を同時に並列処理すること
で複写機やページプリンタ全体の性能向上が図られる。
【図面の簡単な説明】
【図１】 本発明による情報処理システムの一実施例を
説明するためのブロック構成図である。
【図２】 バス調停回路に繊続される制御信号の一例を
説明するための図である。
【図３】 ３重化したシステムバスのバス・マスタ例の
バスＩ／Ｆの一例を説明するための図である。
【図４】 ３重化したシステムバスのバス・スレーブ側
のバスＩ／Ｆの一例を説明するための図である。
【図５】 本発明による情報処理システムの他の実施例
を説明するためのブロック構成図である。
【図６】 メモリ・バンク・コントローラの一実施例を
説明するために図である。
【図７】 従来の情報処理システムの一構成例を説明す
るためのブロック構成図である。
【符号の説明】
１１，２１，２２，４１，６１…ＣＰＵ、１２，２３，
２４，５１，６２…メモリ、１３，２５，６４…バス調
停回路、１４，２６，２９，６５，６６…ＤＭＡコント
ローラ、７０…メモリ・バンク・コントローラ、７１，
７２，７３…メモリバンク、１０；２０Ａ，２０Ｂ，２
０Ｃ；４０Ａ，４０Ｂ，４０Ｃ；５０Ａ，５０Ｂ，５０
Ｃ；６０Ａ，６０Ｂ，６０Ｃ…システムバス。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 システムバスと、各々バスＩ／Ｆを介し
    て前記システムバスに繋がるＣＰＵモジュール、メモリ
    モジュール、ＤＭＡコントローラ、バス調停回路、ＤＭ
    Ａコントローラに繋がったＩ／Ｏモジュール等からなる
    情報処理システムにおいて、前記システムバスを多重化
    し、あるモジュールが１つのシステムバスを使用中であ
    っても、システムバス要求に対して前記バス調停回路が
    使用可能なシステムバスを自動的に割り当てるようにし
    たことを特徴とする情報処理システム。
  2. 【請求項２】 システムバスと、各々Ｉ／Ｆを介して前
    記システムバスに繋がるＣＰＵモジュール、複数ブロッ
    ク構成のメモリモジュール、ＤＭＡコントローラ、バス
    調停回路、ＤＭＡコントローラに繋がったＩ／Ｏモジュ
    ール等からなる情報処理システムにおいて、前記システ
    ムバスを多重化するとともにＣＰＵアクセスするメモリ
    ブロックとＤＭＡアクセスするメモリブロックを切替え
    られるようにし、ＤＭＡ動作とＣＰＵのメモリアクセス
    が同時に並列実行できるようにしたことを特徴とする情
    報処理システム。
  3. 【請求項３】 システムバスと、各々Ｉ／Ｆを介して前
    記システムバスに繋がるＣＰＵモジュール、同一アドレ
    ス空間にマッピングされる複数バンク構成のメモリモジ
    ュール、ＤＭＡコントローラ、バス調停回路、ＤＭＡコ
    ントローラに繋がった出力装置等からなる情報処理シス
    テムにおいて、前記システムバスを多重化するとともに
    特定のＤＭＡアドレス空間にＣＰＵまたはＤＭＡコント
    ローラにより一旦データが書き込まれると、そのデータ
    が予め決められた出力装置に対してＤＭＡ転送が完了し
    ない間に再度、ＣＰＵまたはＤＭＡコントローラからデ
    ータの書き込み要求が生じると、メモリ・バンク・コン
    トローラが予め決められた順番で自動的にメモリ・バン
    クを切替えてＤＭＡ転送が完了してないメモリ・バンク
    とは異なるメモリ・バンクにデータが書き込まれるよう
    にすると共に、予め決められた出力装置の繋がったＤＭ
    ＡコントローラにＤＭＡ転送出力するデータが複数のメ
    モリ・バンクに存在することを知らせることを特徴とし
    た情報処理システム。
  4. 【請求項４】 システムバスと、各々バスＩ／Ｆを介し
    て前記システムバスに繋がるＣＰＵモジュール、同一ア
    ドレス空間にマッピングされる複数バンク構成のメモリ
    モジュール、ＤＭＡコントローラ、バス調停回路、ＤＭ
    Ａコントローラに繋がった入力装置等からなる情報処理
    システムにおいて、前記システムバスを多重化するとと
    もに特定のＤＭＡアドレス空間を決めておき、そのアド
    レス空間内に予め決められた入力装置からＤＭＡ転送に
    よりデータが書き込まれた後、ＣＰＵまたはＤＭＡコン
    トローラからそのデータの読み出し処理が終らないうち
    に再び入力装置からＤＭＡ転送によるデータ書き込み要
    求があった場合、メモリ・バンク・コントローラが予め
    決められた順番で自動的にメモリ・バンクを切替えて、
    先に書き込んだメモリ・バンクとは異なるメモリバンク
    に、ＣＰＵまたはＤＭＡコントローラによる読みだし処
    理に先行または同時に入力装置からの新たなデータが書
    き込まれるようにしたことを特徴とした情報処理システ
    ム。
  5. 【請求項５】 請求項３または４において、全てのメモ
    リ・バンクに処理されていないデータが存在する場合
    に、ＣＰＵまたはＤＭＡコントローラ、あるいは特定の
    入力装置から次のデータ書き込み要求が生じた場合は、
    メモリ・バンク・コントローラが書き込み不可状態であ
    ることを示す応答を要求元に返すようにしたことを特徴
    とした情報処理システム。
  6. 【請求項６】 システムバスと、各々バスＩ／Ｆを介し
    て前記システムバスに繋がるＣＰＵモジュール、複数ブ
    ロック構成のメモリモジュール、入力装置の繋がったＤ
    ＭＡコントローラ、出力装置の繋がったＤＭＡコントロ
    ーラ、バス調停回路等からなる情報処理システムにおい
    て、前記システムバスを多重化するとともに入力装置か
    らＤＭＡ転送でデータ書き込むメモりブロックとＣＰＵ
    アクセスするメモリブロックと出力装置へＤＭＡ転送で
    データを出力するメモリブロックを切替えられるように
    し、入力ＤＭＡ動作、ＣＰＵのメモリアクセス、出力Ｄ
    ＭＡ動作を同時に並列実行できるようにしたことを特徴
    とする情報処理システム。
  7. 【請求項７】 システムバスと、各々バスＩ／Ｆを介し
    て前記システムバスに繋がるＣＰＵモジュール、同一ア
    ドレス空間にマッピングされ、アクセス識別マーク機能
    を備えた複数バンク構成のメモリモジュール、入力装置
    の繋がったＤＭＡコントローラ、出力装置の繋がったＤ
    ＭＡコントローラ、バス調停回路等からなる情報処理シ
    ステムにおいて、前記システムバスを多重化するととも
    に特定のアドレス空間の全メモリ・バンクに、まず、未
    使用マークが付けられ、入力装置の繋がったＤＭＡコン
    トローラからデータ書き込み要求があると未使用マーク
    付きのメモリ・バンクが接続され、入力ＤＭＡ転送によ
    るデータ書き込みが完了すると、そのメモリ・バンクに
    対しては入力済マークが付けられ、ＣＰＵから同一アド
    レス空間に対してアクセス要求があると入力済みマーク
    付きのメモリ・バンクが接続され、ＣＰＵの処理が完了
    すると処理済みマークが付けられ、出力装置の繋がった
    ＤＭＡコントローラからデータ読みだし要求があると処
    理済みマークの付いたメモリ・バンクがＤＭＡ転送元メ
    モリ・バンクとして接続され、出力ＤＭＡ転送によるデ
    ータ読みだしが完了するとそのメモリバンクに対して未
    使用マークが付けられ、入力ＤＭＡ動作、ＣＰＵのメモ
    リアクセス、出力ＤＭＡ動作を同時に並列実行できるよ
    うにしたことを特徴とする情報処理システム。
JP5237196A 1996-02-15 1996-02-15 情報処理システム Pending JPH09223103A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249833B1 (en) 1997-12-22 2001-06-19 Nec Corporation Dual bus processing apparatus wherein second control means request access of first data bus from first control means while occupying second data bus
US6523077B1 (en) 1999-01-14 2003-02-18 Nec Corporation Data processing apparatus and data processing method accessing a plurality of memories in parallel
KR100690597B1 (ko) * 2000-01-27 2007-03-09 엘지전자 주식회사 이중모드 직접메모리접근을 지원하는 중앙처리장치를이용한 단일모드 직접메모리접근 구현 방법
JP2009508247A (ja) * 2005-09-14 2009-02-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バス調停に関する方法及びシステム
JP2009538069A (ja) * 2006-05-24 2009-10-29 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング マルチプロセッサ・ゲートウェイ

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