JPH09223967A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH09223967A JPH09223967A JP8027076A JP2707696A JPH09223967A JP H09223967 A JPH09223967 A JP H09223967A JP 8027076 A JP8027076 A JP 8027076A JP 2707696 A JP2707696 A JP 2707696A JP H09223967 A JPH09223967 A JP H09223967A
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- 239000011159 matrix material Substances 0.000 description 1
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- 230000001131 transforming effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 電流出力型のＮビットのＤ／Ａ変換回路で
は、ビット位に対応して電流の重み付けを行うために、
最大で２N のゲート幅のＭＯＳＦＥＴが必要となり、面
積の縮小が困難になる。 【解決手段】 ９ビットの電流型Ｄ／Ａ変換回路を構成
する場合、９ビットを上位６ビットと下位３ビットに分
割し、９ビットと３ビットの電流源で構成する。そし
て、３ビットの電流の１／２3 をＮ１ビットの電流に加
算する。上位６ビットの電流がＩ１＋１／２3 ・Ｉ２と
なり（Ｉ１：６ビット電流、Ｉ２：３ビット電流）、下
位３ビットにより上位６ビットの補間を行い９ビットの
Ｄ／Ａ変換が可能となる。ＭＯＳＦＥＴの最大ゲート幅
を２9 から２6 に低減でき、占有面積が小さく、小型化
を可能にしたＤ／Ａ変換回路が実現できる。
は、ビット位に対応して電流の重み付けを行うために、
最大で２N のゲート幅のＭＯＳＦＥＴが必要となり、面
積の縮小が困難になる。 【解決手段】 ９ビットの電流型Ｄ／Ａ変換回路を構成
する場合、９ビットを上位６ビットと下位３ビットに分
割し、９ビットと３ビットの電流源で構成する。そし
て、３ビットの電流の１／２3 をＮ１ビットの電流に加
算する。上位６ビットの電流がＩ１＋１／２3 ・Ｉ２と
なり（Ｉ１：６ビット電流、Ｉ２：３ビット電流）、下
位３ビットにより上位６ビットの補間を行い９ビットの
Ｄ／Ａ変換が可能となる。ＭＯＳＦＥＴの最大ゲート幅
を２9 から２6 に低減でき、占有面積が小さく、小型化
を可能にしたＤ／Ａ変換回路が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路で構
成されるＤ／Ａ変換回路に関する。
成されるＤ／Ａ変換回路に関する。
【０００２】
【従来の技術】ディジタル制御回路では、アナログ制御
対象をディジタル信号で制御するために、ディジタル信
号をアナログ信号に変換するＤ／Ａ変換回路が用いられ
る。このＤ／Ａ変換回路では、ディジタル信号の各ビッ
トを対応するアナログ値に変換しているため、Ｄ／Ａ変
換精度を上げるためには、ビット数を増大する必要があ
り、そのために各ビット数を変換するための回路数が増
大され、回路規模が増大されることがある。
対象をディジタル信号で制御するために、ディジタル信
号をアナログ信号に変換するＤ／Ａ変換回路が用いられ
る。このＤ／Ａ変換回路では、ディジタル信号の各ビッ
トを対応するアナログ値に変換しているため、Ｄ／Ａ変
換精度を上げるためには、ビット数を増大する必要があ
り、そのために各ビット数を変換するための回路数が増
大され、回路規模が増大されることがある。
【０００３】従来のＤ／Ａ変換回路として、出力が電圧
のものと電流のものとがある。電圧を出力する構成とし
て、小久保他、「数値位相比較を用いた高速収束周波数
シンセサイザＬＳＩ」電子情報通信学会技術研究報告、
ＩＣＤ９５−１２３，１９９５年９月に記載されたもの
がある。これは、図５に示すように、２０ビットのＤ／
Ａ変換器の面積を低減するために、２０ビットの信号を
上位１２ビット、下位８ビットに分割し、上位１２ビッ
トに対してはＸエンコーダ１０１とＹエンコーダ１０２
及び電流セルマトリックス１０３で電流を出力し、これ
をオペアンプ１０４により電圧として出力する。また、
下位８ビットを補間するためにΣΔ変調器１０５に入力
する。このΣΔ変調器１０５の出力は１ビットであり、
この１ビット出力が１のときＸエンコーダ１０１が指し
示す数よりも１つだけ多い数を指定するように構成して
上位１２ビット信号との加算を行っている。しかしなが
ら、この電圧を出力するＤ／Ａ変換回路は、回路構成が
複雑であるため、回路規模が大きなものとなる。
のものと電流のものとがある。電圧を出力する構成とし
て、小久保他、「数値位相比較を用いた高速収束周波数
シンセサイザＬＳＩ」電子情報通信学会技術研究報告、
ＩＣＤ９５−１２３，１９９５年９月に記載されたもの
がある。これは、図５に示すように、２０ビットのＤ／
Ａ変換器の面積を低減するために、２０ビットの信号を
上位１２ビット、下位８ビットに分割し、上位１２ビッ
トに対してはＸエンコーダ１０１とＹエンコーダ１０２
及び電流セルマトリックス１０３で電流を出力し、これ
をオペアンプ１０４により電圧として出力する。また、
下位８ビットを補間するためにΣΔ変調器１０５に入力
する。このΣΔ変調器１０５の出力は１ビットであり、
この１ビット出力が１のときＸエンコーダ１０１が指し
示す数よりも１つだけ多い数を指定するように構成して
上位１２ビット信号との加算を行っている。しかしなが
ら、この電圧を出力するＤ／Ａ変換回路は、回路構成が
複雑であるため、回路規模が大きなものとなる。
【０００４】一方、電流を出力する構成として、井倉他
「ループフィルタをディジタル化した省面積ＰＬＬ回
路」１９９５年電子情報通信学会総合大会、Ｃ−６１
２，１９９５年３月に記載されたものがある。これは、
図６に示すように、各ビットに対応して重み付けがなさ
れたＭＯＳＦＥＴ２０１〜２０６と、これちＭＯＳＦＥ
Ｔのソース・ドレイン電流を電流として出力するｐＭＯ
ＳＦＥＴ２０７，２０８とｎＭＯＳＦＥＴ２０９とで構
成されたものである。
「ループフィルタをディジタル化した省面積ＰＬＬ回
路」１９９５年電子情報通信学会総合大会、Ｃ−６１
２，１９９５年３月に記載されたものがある。これは、
図６に示すように、各ビットに対応して重み付けがなさ
れたＭＯＳＦＥＴ２０１〜２０６と、これちＭＯＳＦＥ
Ｔのソース・ドレイン電流を電流として出力するｐＭＯ
ＳＦＥＴ２０７，２０８とｎＭＯＳＦＥＴ２０９とで構
成されたものである。
【０００５】
【発明が解決しようとする課題】図６のＤ／Ａ変換回路
は、図５の回路に比較して回路構成が簡略化できるもの
の、ビットに対応した重み付けの電流源としてのＭＯＳ
ＦＥＴ２０１〜２０６を構成するためには、ディジタル
値をＮとしたときに２N 倍のゲート幅のＭＯＳＦＥＴが
必要となる。例えば、９ビットの場合には、図３（ａ）
に示されるように、２５６，１２８，６４，３２，１
６，８，４，２，１の各ゲート幅のＭＯＳＦＥＴが必要
とされ、特に２５６，１２８，６４のゲート幅のＭＯＳ
ＦＥＴはその占有面積が極めて大きなものとなり、Ｄ／
Ａ変換回路の小型化が困難になる。このように、従来の
電流型のＤ／Ａ変換回路では、ビット数が増大されると
面積が指数的に増大され、Ｄ／Ａ変換回路の小型化が困
難になるという問題がある。
は、図５の回路に比較して回路構成が簡略化できるもの
の、ビットに対応した重み付けの電流源としてのＭＯＳ
ＦＥＴ２０１〜２０６を構成するためには、ディジタル
値をＮとしたときに２N 倍のゲート幅のＭＯＳＦＥＴが
必要となる。例えば、９ビットの場合には、図３（ａ）
に示されるように、２５６，１２８，６４，３２，１
６，８，４，２，１の各ゲート幅のＭＯＳＦＥＴが必要
とされ、特に２５６，１２８，６４のゲート幅のＭＯＳ
ＦＥＴはその占有面積が極めて大きなものとなり、Ｄ／
Ａ変換回路の小型化が困難になる。このように、従来の
電流型のＤ／Ａ変換回路では、ビット数が増大されると
面積が指数的に増大され、Ｄ／Ａ変換回路の小型化が困
難になるという問題がある。
【０００６】本発明の目的は、回路構成の簡略化を可能
とし、かつ小型化を可能にしたＤ／Ａ変換回路を提供す
ることにある。
とし、かつ小型化を可能にしたＤ／Ａ変換回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明のＤ／Ａ変換回路
は、Ｎ３ビットの電流型Ｄ／Ａ変換回路において、Ｎ３
ビットを上位Ｎ１ビットと下位Ｎ２ビットに分割して、
これら分割したＮ１ビットとＮ２ビットの電流源で構成
され、Ｎ２ビットの電流の１／２N2をＮ１ビットの電流
に加算することを特徴とする。すなわち、Ｎ１ビットの
電流源は、Ｎ１ビットの制御信号がそれぞれゲートに入
力される複数のＭＯＳＦＥＴからなる第１のＭＯＳＦＥ
Ｔ群と、この第１のＭＯＳＦＥＴ群の各ＭＯＳＦＥＴに
それぞれソース・ドレインが縦続接続されゲートにＤＣ
電源が接続された複数のＭＯＳＦＥＴからなる第２のＭ
ＯＳＦＥＴ群とで構成され、Ｎ２ビットの電流源は、Ｎ
２ビットの制御信号がそれぞれゲートに入力されドレイ
ンが共通接続された複数のＭＯＳＦＥＴからなる第３の
ＭＯＳＦＥＴ群と、この第３のＭＯＳＦＥＴ群の共通ド
レイン端にソース・ドレインが縦続接続されてゲートに
ＤＣ電源が接続された２以上のＭＯＳＦＥＴからなる第
４のＭＯＳＦＥＴ群とで構成されており、第４のＭＯＳ
ＦＥＴ群は、第３のＭＯＳＦＥＴ群に流れるドレイン電
流を２N2−１：１に分割し、分割された１／２N2の電流
を前記第２のＭＯＳＦＥＴ群のドレイン電流に加えるよ
うに構成される。
は、Ｎ３ビットの電流型Ｄ／Ａ変換回路において、Ｎ３
ビットを上位Ｎ１ビットと下位Ｎ２ビットに分割して、
これら分割したＮ１ビットとＮ２ビットの電流源で構成
され、Ｎ２ビットの電流の１／２N2をＮ１ビットの電流
に加算することを特徴とする。すなわち、Ｎ１ビットの
電流源は、Ｎ１ビットの制御信号がそれぞれゲートに入
力される複数のＭＯＳＦＥＴからなる第１のＭＯＳＦＥ
Ｔ群と、この第１のＭＯＳＦＥＴ群の各ＭＯＳＦＥＴに
それぞれソース・ドレインが縦続接続されゲートにＤＣ
電源が接続された複数のＭＯＳＦＥＴからなる第２のＭ
ＯＳＦＥＴ群とで構成され、Ｎ２ビットの電流源は、Ｎ
２ビットの制御信号がそれぞれゲートに入力されドレイ
ンが共通接続された複数のＭＯＳＦＥＴからなる第３の
ＭＯＳＦＥＴ群と、この第３のＭＯＳＦＥＴ群の共通ド
レイン端にソース・ドレインが縦続接続されてゲートに
ＤＣ電源が接続された２以上のＭＯＳＦＥＴからなる第
４のＭＯＳＦＥＴ群とで構成されており、第４のＭＯＳ
ＦＥＴ群は、第３のＭＯＳＦＥＴ群に流れるドレイン電
流を２N2−１：１に分割し、分割された１／２N2の電流
を前記第２のＭＯＳＦＥＴ群のドレイン電流に加えるよ
うに構成される。
【０００８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態の
回路図であり、９ビットのディジタル値に対応するアナ
ログ電流を出力する電流型のＤ／Ａ変換回路として構成
した例である。そして、この９ビットを上位６ビットと
下位３ビットに分割し、上位６ビットの電流源と下位３
ビットの電流源として構成する。すなわち、多数個のｎ
ＭＯＳＦＥＴ１，２は、それぞれ１単位のゲート幅のｎ
ＭＯＳＦＥＴとして構成されており、これらのｎＭＯＳ
ＦＥＴ１，２のうち、所要の個数のソース・ドレイン及
びゲートをそれぞれ並列接続することで、同個数倍のゲ
ート幅のＭＯＳＦＥＴとして構成し、ゲート幅が異なる
ＭＯＳＦＥＴと等価なＭＯＳＦＥＴを構成している。こ
こでは、この多数個のｎＭＯＳＦＥＴ１，２に対して、
図３（ｂ）に示すように、上位６ビットでは、ｎＭＯＳ
ＦＥＴ１，２をそれぞれ３２個、１６個、８個、４個、
２個、１個の並列接続構造とすることで、それぞれゲー
ト幅が同個数に比例した重み付けされたＭＯＳＦＥＴＱ
１１〜Ｑ１６，Ｑ２１〜Ｑ２６を構成している。同様
に、下位３ビットにおいても、４個、２個、１個のｎＭ
ＯＳＦＥＴをそれぞれ並列接続してＭＯＳＦＥＴＱ１７
〜Ｑ１９を構成している。
図面を参照して説明する。図１は本発明の一実施形態の
回路図であり、９ビットのディジタル値に対応するアナ
ログ電流を出力する電流型のＤ／Ａ変換回路として構成
した例である。そして、この９ビットを上位６ビットと
下位３ビットに分割し、上位６ビットの電流源と下位３
ビットの電流源として構成する。すなわち、多数個のｎ
ＭＯＳＦＥＴ１，２は、それぞれ１単位のゲート幅のｎ
ＭＯＳＦＥＴとして構成されており、これらのｎＭＯＳ
ＦＥＴ１，２のうち、所要の個数のソース・ドレイン及
びゲートをそれぞれ並列接続することで、同個数倍のゲ
ート幅のＭＯＳＦＥＴとして構成し、ゲート幅が異なる
ＭＯＳＦＥＴと等価なＭＯＳＦＥＴを構成している。こ
こでは、この多数個のｎＭＯＳＦＥＴ１，２に対して、
図３（ｂ）に示すように、上位６ビットでは、ｎＭＯＳ
ＦＥＴ１，２をそれぞれ３２個、１６個、８個、４個、
２個、１個の並列接続構造とすることで、それぞれゲー
ト幅が同個数に比例した重み付けされたＭＯＳＦＥＴＱ
１１〜Ｑ１６，Ｑ２１〜Ｑ２６を構成している。同様
に、下位３ビットにおいても、４個、２個、１個のｎＭ
ＯＳＦＥＴをそれぞれ並列接続してＭＯＳＦＥＴＱ１７
〜Ｑ１９を構成している。
【０００９】そして、前記上位６ビットを構成する各Ｍ
ＯＳＦＥＴＱ１１〜Ｑ１６のゲートにはそれぞれ上位６
ビットの信号が入力されるように接続が行われて第１の
ＭＯＳＦＥＴ群が構成される。また、各ＭＯＳＦＥＴＱ
２１〜Ｑ２６のゲートにはＤＣ電源が接続され第２のＭ
ＯＳＦＥＴ群が構成される。なお、第１および第２のＭ
ＯＳＦＥＴ群を構成する個々のｎＭＯＳＦＥＴ１，２は
カスコード接続されており、これによりチャネル長変調
がｇｄ／ｇｍ（ｇｄはｎＭＯＳＦＥＴ１０２のドレイン
コンダクタンス、ｇｍは同じく相互コンダクタンス）倍
になり、ｇｄ＜ｇｍであるので、線形性が向上する。ま
た、上位６ビットの第２のＭＯＳＦＥＴ群の各ドレイン
は共通に接続されており、ドレイン電流をＤ／Ａ変換回
路の出力とする出力ｐＭＯＳＦＥＴ３のソースに接続さ
れている。なお、上位６ビットを構成する各ＭＯＳＦＥ
ＴＱ１１〜Ｑ１６のソース・ドレイン電流が加算された
電流値をＩ１とする。
ＯＳＦＥＴＱ１１〜Ｑ１６のゲートにはそれぞれ上位６
ビットの信号が入力されるように接続が行われて第１の
ＭＯＳＦＥＴ群が構成される。また、各ＭＯＳＦＥＴＱ
２１〜Ｑ２６のゲートにはＤＣ電源が接続され第２のＭ
ＯＳＦＥＴ群が構成される。なお、第１および第２のＭ
ＯＳＦＥＴ群を構成する個々のｎＭＯＳＦＥＴ１，２は
カスコード接続されており、これによりチャネル長変調
がｇｄ／ｇｍ（ｇｄはｎＭＯＳＦＥＴ１０２のドレイン
コンダクタンス、ｇｍは同じく相互コンダクタンス）倍
になり、ｇｄ＜ｇｍであるので、線形性が向上する。ま
た、上位６ビットの第２のＭＯＳＦＥＴ群の各ドレイン
は共通に接続されており、ドレイン電流をＤ／Ａ変換回
路の出力とする出力ｐＭＯＳＦＥＴ３のソースに接続さ
れている。なお、上位６ビットを構成する各ＭＯＳＦＥ
ＴＱ１１〜Ｑ１６のソース・ドレイン電流が加算された
電流値をＩ１とする。
【００１０】一方、下位３ビットを構成するｎＭＯＳＦ
ＥＴ１，２のうち、ｎＭＯＳＦＥＴ１は、上位６ビット
と同様に前記した並列接続の個数に伴う重み付けがなさ
れたＭＯＳＦＥＴＱ１７〜Ｑ１９として構成されてお
り、そのゲートには並列接続された各ＭＯＳＦＥＴ毎に
それぞれ下位３ビットの信号が接続され、第３のＭＯＳ
ＦＥＴ群が構成される。また、この第３のＭＯＳＦＥＴ
群の各ドレインは全て共通に接続され、その上で複数個
のｎＭＯＳＦＥＴ２からなる第４のＭＯＳＦＥＴ群のソ
ースに接続されている。この第４のＭＯＳＦＥＴ群は、
ゲートには上位６ビットと同様にＤＣ電源が接続される
が、ここでは、１個のｎＭＯＳＦＥＴからなる第１分割
のＭＯＳＦＥＴＱ３１と、８個のｎＭＯＳＦＥＴ２をゲ
ートを並列接続した７個のｎＭＯＳＦＥＴからなる第２
分割のＭＯＳＦＥＴＱ３２とで分割構成し、結果として
第１分割および第２分割のＭＯＳＦＥＴＱ３１，Ｑ３２
のゲート幅の比が１：７になるように構成している。
ＥＴ１，２のうち、ｎＭＯＳＦＥＴ１は、上位６ビット
と同様に前記した並列接続の個数に伴う重み付けがなさ
れたＭＯＳＦＥＴＱ１７〜Ｑ１９として構成されてお
り、そのゲートには並列接続された各ＭＯＳＦＥＴ毎に
それぞれ下位３ビットの信号が接続され、第３のＭＯＳ
ＦＥＴ群が構成される。また、この第３のＭＯＳＦＥＴ
群の各ドレインは全て共通に接続され、その上で複数個
のｎＭＯＳＦＥＴ２からなる第４のＭＯＳＦＥＴ群のソ
ースに接続されている。この第４のＭＯＳＦＥＴ群は、
ゲートには上位６ビットと同様にＤＣ電源が接続される
が、ここでは、１個のｎＭＯＳＦＥＴからなる第１分割
のＭＯＳＦＥＴＱ３１と、８個のｎＭＯＳＦＥＴ２をゲ
ートを並列接続した７個のｎＭＯＳＦＥＴからなる第２
分割のＭＯＳＦＥＴＱ３２とで分割構成し、結果として
第１分割および第２分割のＭＯＳＦＥＴＱ３１，Ｑ３２
のゲート幅の比が１：７になるように構成している。
【００１１】そして、これら第１分割および第２分割の
ＭＯＳＦＥＴＱ３１，Ｑ３２のソースは共通に第３のＭ
ＯＳＦＥＴ群のドレインに接続されるが、第１分割のＭ
ＯＳＦＥＴＱ３１のドレインは前記上位６ビットの第２
のＭＯＳＦＥＴ群のドレインと共通に接続され、第２分
割のＭＯＳＦＥＴＱ３２のドレインは独立した電流源と
してのｐＭＯＳＦＥＴ４のソースに接続されている。こ
の結果、下位３ビットの第３のＭＯＳＦＥＴ群のドレイ
ン電流Ｉ２が第１分割および第２分割のＭＯＳＦＥＴＱ
３１，Ｑ３２によって１：７に分割され、第１分割のＭ
ＯＳＦＥＴＱ３１には１２の１／８のドレイン電流が流
れ、これが第１および第２のＭＯＳＦＥＴ群のドレイン
電流に加えられることになる。
ＭＯＳＦＥＴＱ３１，Ｑ３２のソースは共通に第３のＭ
ＯＳＦＥＴ群のドレインに接続されるが、第１分割のＭ
ＯＳＦＥＴＱ３１のドレインは前記上位６ビットの第２
のＭＯＳＦＥＴ群のドレインと共通に接続され、第２分
割のＭＯＳＦＥＴＱ３２のドレインは独立した電流源と
してのｐＭＯＳＦＥＴ４のソースに接続されている。こ
の結果、下位３ビットの第３のＭＯＳＦＥＴ群のドレイ
ン電流Ｉ２が第１分割および第２分割のＭＯＳＦＥＴＱ
３１，Ｑ３２によって１：７に分割され、第１分割のＭ
ＯＳＦＥＴＱ３１には１２の１／８のドレイン電流が流
れ、これが第１および第２のＭＯＳＦＥＴ群のドレイン
電流に加えられることになる。
【００１２】なお、この実施形態では、上位６ビットの
電流Ｉ１が変化されたときに、電流源ｐＭＯＳＦＥＴ４
の電流が一定であると、前記した第１分割および第２分
割のＭＯＳＦＥＴＱ３１，Ｑ３２による１：７の電流比
にずれが生じるため、これを補正するためにソース・ド
レインが縦続接続された複数対のｎＭＯＳＦＥＴ１，２
で構成されたＭＯＳＦＥＴＱ４１〜Ｑ４６からなる第５
のＭＯＳＦＥＴ群のドレインが前記第４のＭＯＳＦＥＴ
群の第２分割ＭＯＳＦＥＴＱ３２のドレインに接続され
ている。そして、ｎＭＯＳＦＥＴ２のゲートには前記Ｄ
Ｃ電源が接続され、ｎＭＯＳＦＥＴ１のゲートは前記上
位６ビットの第１のＭＯＳＦＥＴ群の各ビット入力がそ
れぞれ入力されるように構成されている。これにより、
上位６ビットの第１および第２のＭＯＳＦＥＴ群による
電流Ｉ１が変化されるのに伴って、ＭＯＳＦＥＴＱ４１
〜Ｑ４６が選択的にオンされるため、電流源ｐＭＯＳＦ
ＥＴ４の電流の一部をＭＯＳＦＥＴＱ４１〜Ｑ４６に分
流させ、前記第１および第２の分割ＭＯＳＦＥＴＱ３
１，Ｑ３２による１：７の比を一定に補償する。
電流Ｉ１が変化されたときに、電流源ｐＭＯＳＦＥＴ４
の電流が一定であると、前記した第１分割および第２分
割のＭＯＳＦＥＴＱ３１，Ｑ３２による１：７の電流比
にずれが生じるため、これを補正するためにソース・ド
レインが縦続接続された複数対のｎＭＯＳＦＥＴ１，２
で構成されたＭＯＳＦＥＴＱ４１〜Ｑ４６からなる第５
のＭＯＳＦＥＴ群のドレインが前記第４のＭＯＳＦＥＴ
群の第２分割ＭＯＳＦＥＴＱ３２のドレインに接続され
ている。そして、ｎＭＯＳＦＥＴ２のゲートには前記Ｄ
Ｃ電源が接続され、ｎＭＯＳＦＥＴ１のゲートは前記上
位６ビットの第１のＭＯＳＦＥＴ群の各ビット入力がそ
れぞれ入力されるように構成されている。これにより、
上位６ビットの第１および第２のＭＯＳＦＥＴ群による
電流Ｉ１が変化されるのに伴って、ＭＯＳＦＥＴＱ４１
〜Ｑ４６が選択的にオンされるため、電流源ｐＭＯＳＦ
ＥＴ４の電流の一部をＭＯＳＦＥＴＱ４１〜Ｑ４６に分
流させ、前記第１および第２の分割ＭＯＳＦＥＴＱ３
１，Ｑ３２による１：７の比を一定に補償する。
【００１３】したがって、この構成のＤ／Ａ変換回路で
は、出力ｐＭＯＳＦＥＴ３には上位６ビットのＭＯＳＦ
ＥＴＱ１１〜Ｑ１６による電流Ｉ１に、下位３ビットの
ＭＯＳＦＥＴＱ１７〜Ｑ１９による電流Ｉ２を１：７で
分割した電流１／８・Ｉ２が加えられるので、結局Ｉ１
＋１／８・Ｉ２の電流が流れることになる。これによ
り、上位６ビットに対して下位３ビットによる補間が実
現される。図２はこれを一般的に示す図であり、Ｎ３ビ
ットのＤ／Ａ変換回路を上位Ｎ１ビット、下位Ｎ２ビッ
ト（Ｎ３＝Ｎ１＋Ｎ２）に分割し、上位Ｎ１ビットの電
流Ｉ１に、下位Ｎ２ビットの電流Ｉ２の１／２N2を加え
てＩ１＋１／２N2・Ｉ２の電流を出力するようにし、上
位Ｎ１ビットに対して下位Ｎ２ビットによる保管が実現
される。
は、出力ｐＭＯＳＦＥＴ３には上位６ビットのＭＯＳＦ
ＥＴＱ１１〜Ｑ１６による電流Ｉ１に、下位３ビットの
ＭＯＳＦＥＴＱ１７〜Ｑ１９による電流Ｉ２を１：７で
分割した電流１／８・Ｉ２が加えられるので、結局Ｉ１
＋１／８・Ｉ２の電流が流れることになる。これによ
り、上位６ビットに対して下位３ビットによる補間が実
現される。図２はこれを一般的に示す図であり、Ｎ３ビ
ットのＤ／Ａ変換回路を上位Ｎ１ビット、下位Ｎ２ビッ
ト（Ｎ３＝Ｎ１＋Ｎ２）に分割し、上位Ｎ１ビットの電
流Ｉ１に、下位Ｎ２ビットの電流Ｉ２の１／２N2を加え
てＩ１＋１／２N2・Ｉ２の電流を出力するようにし、上
位Ｎ１ビットに対して下位Ｎ２ビットによる保管が実現
される。
【００１４】この結果、この実施形態では、９ビットの
Ｄ／Ａ変換回路を構成した場合に、必要とされる１単位
のｎＭＯＳＦＥＴの個数は、図３（ｂ）に示したよう
に、上位６ビットではｎＭＯＳＦＥＴ１，２がいずれも
３２，１６，８，４，２，１個であり、下位３ビットで
はｎＭＯＳＦＥＴ１が４，２，１個、ｎＭＯＳＦＥＴ２
が８個であり、これに補正用としてｎＭＯＳＦＥＴ１，
２がそれぞれ６個である。これに対し、従来の方式で
は、図３（ａ）のように、９ビットでは、ｎＭＯＳＦＥ
Ｔ１，２がそれぞれ２５６，１２８，６４，３２，１
６，８，４，２，１個必要であり、必要とされるＭＯＳ
ＦＥＴの数が格段に低減され、小型化が実現できる。
Ｄ／Ａ変換回路を構成した場合に、必要とされる１単位
のｎＭＯＳＦＥＴの個数は、図３（ｂ）に示したよう
に、上位６ビットではｎＭＯＳＦＥＴ１，２がいずれも
３２，１６，８，４，２，１個であり、下位３ビットで
はｎＭＯＳＦＥＴ１が４，２，１個、ｎＭＯＳＦＥＴ２
が８個であり、これに補正用としてｎＭＯＳＦＥＴ１，
２がそれぞれ６個である。これに対し、従来の方式で
は、図３（ａ）のように、９ビットでは、ｎＭＯＳＦＥ
Ｔ１，２がそれぞれ２５６，１２８，６４，３２，１
６，８，４，２，１個必要であり、必要とされるＭＯＳ
ＦＥＴの数が格段に低減され、小型化が実現できる。
【００１５】図４は本発明の第２の実施形態を示してお
り、図１の第１の実施形態と等価に部分には同一符号を
付してある。ここでは、Ｎ１ビットおよびＮ２ビットの
各電流源を構成するための第１ないし第４の各ＭＯＳ群
をｐＭＯＳＦＥＴで構成している。この実施形態では、
電源の極性が異なる他は基本的な構成及び動作は第１の
実施形態と同じであり、詳細な説明は省略する。
り、図１の第１の実施形態と等価に部分には同一符号を
付してある。ここでは、Ｎ１ビットおよびＮ２ビットの
各電流源を構成するための第１ないし第４の各ＭＯＳ群
をｐＭＯＳＦＥＴで構成している。この実施形態では、
電源の極性が異なる他は基本的な構成及び動作は第１の
実施形態と同じであり、詳細な説明は省略する。
【００１６】なお、前記実施形態では、電流源としての
第１ないし第３のＭＯＳＦＥＴ群におけるビットに対す
る異なる重み付けを構成するＭＯＳＦＥＴとして、１単
位のゲート幅のｎＭＯＳＦＥＴをそれぞれ異なる個数で
並列接続した構成を示しているが、個々のゲート幅がそ
れぞれ重み付けに比例した幅寸法で形成されたゲート幅
の異なるＭＯＳＦＥＴを用いてもよいことは言うまでも
ない。
第１ないし第３のＭＯＳＦＥＴ群におけるビットに対す
る異なる重み付けを構成するＭＯＳＦＥＴとして、１単
位のゲート幅のｎＭＯＳＦＥＴをそれぞれ異なる個数で
並列接続した構成を示しているが、個々のゲート幅がそ
れぞれ重み付けに比例した幅寸法で形成されたゲート幅
の異なるＭＯＳＦＥＴを用いてもよいことは言うまでも
ない。
【００１７】
【発明の効果】以上説明したように本発明は、Ｎ３ビッ
トの電流型Ｄ／Ａ変換回路において、Ｎ３ビットを上位
Ｎ１ビットと下位Ｎ２ビットに分割したＮ１ビットとＮ
２ビットの電流源で構成され、Ｎ２ビットの電流の１／
２N2をＮ１ビットの電流に加算しているので、下位Ｎ２
ビットにより上位ビットの補間を行いＮ３ビットのＤ／
Ａ変換が可能となる。これにより、ＭＯＳＦＥＴの最大
ゲート幅を２N3から２N2あるいは２N1に低減でき、占有
面積が小さく、小型化を可能にしたＤ／Ａ変換回路が実
現できる。
トの電流型Ｄ／Ａ変換回路において、Ｎ３ビットを上位
Ｎ１ビットと下位Ｎ２ビットに分割したＮ１ビットとＮ
２ビットの電流源で構成され、Ｎ２ビットの電流の１／
２N2をＮ１ビットの電流に加算しているので、下位Ｎ２
ビットにより上位ビットの補間を行いＮ３ビットのＤ／
Ａ変換が可能となる。これにより、ＭＯＳＦＥＴの最大
ゲート幅を２N3から２N2あるいは２N1に低減でき、占有
面積が小さく、小型化を可能にしたＤ／Ａ変換回路が実
現できる。
【図１】本発明のＤ／Ａ変換回路の第１の実施形態の回
路図である。
路図である。
【図２】本発明による下位ビットによる補間を説明する
ための図である。
ための図である。
【図３】本発明と従来技術でのＭＯＳＦＥＴ群のゲート
幅の違いを示すための図である。
幅の違いを示すための図である。
【図４】本発明の第２の実施形態の回路図である。
【図５】従来の電圧型Ｄ／Ａ変換回路の一例の回路図で
ある。
ある。
【図６】従来の電流型Ｄ／Ａ変換回路の一例の回路図で
ある。
ある。
１，２ ｎＭＯＳＦＥＴ ３，４ ｐＭＯＳＦＥＴ Ｑ１１〜Ｑ１６ 上位６ビットＭＯＳＦＥＴ Ｑ１７〜Ｑ１９ 下位３ビットＭＯＳＦＥＴ Ｑ２１〜Ｑ２６ 上位６ビットＭＯＳＦＥＴ Ｑ３１，Ｑ３２ 第１，第２の各分割ＭＯＳＦＥＴ Ｑ４１〜Ｑ４６ 補間用のＭＯＳＦＥＴ
Claims (5)
- 【請求項１】 Ｎ３ビットのＤ／Ａ（ディジタル／アナ
ログ）変換回路において、上位Ｎ１ビットと下位Ｎ２ビ
ット（Ｎ１＋Ｎ２＝Ｎ３）の電流源で構成され、Ｎ２ビ
ットの電流の１／２N2をＮ１ビットの電流に加算するこ
とを特徴とするＤ／Ａ変換回路。 - 【請求項２】 Ｎ１ビットの電流源は、Ｎ１ビットの制
御信号がそれぞれゲートに入力される複数のＭＯＳＦＥ
Ｔからなる第１のＭＯＳＦＥＴ群と、この第１のＭＯＳ
ＦＥＴ群の各ＭＯＳＦＥＴにそれぞれソース・ドレイン
が縦続接続されゲートにＤＣ電源が接続された複数のＭ
ＯＳＦＥＴからなる第２のＭＯＳＦＥＴ群とで構成さ
れ、Ｎ２ビットの電流源は、Ｎ２ビットの制御信号がそ
れぞれゲートに入力されかつドレインが共通接続された
複数のＭＯＳＦＥＴからなる第３のＭＯＳＦＥＴ群と、
前記第３のＭＯＳＦＥＴ群の共通ドレイン端にソースが
縦続接続されてゲートにＤＣ電源が接続された２以上の
ＭＯＳＦＥＴからなる第４のＭＯＳＦＥＴ群とで構成さ
れ、この第４のＭＯＳＦＥＴ群は、第３のＭＯＳＦＥＴ
群に流れるドレイン電流を２N2−１：１に分割し、分割
された１／２N2の電流を前記第２のＭＯＳＦＥＴ群のド
レイン電流に加えるように構成される請求項１のＤ／Ａ
変換回路。 - 【請求項３】 第１および第２のＭＯＳＦＥＴ群は、そ
れぞれＮ１ビットのビット位に対応したドレイン電流が
通流されるようにゲート幅が重み付けされたＮ１個のＭ
ＯＳＦＥＴとして構成され、第３のＭＯＳＦＥＴ群はそ
れぞれＮ２ビットのビット位に対応したドレイン電流が
通流されるようにゲート幅が重み付けされたＮ２個のＭ
ＯＳＦＥＴとして構成される請求項２のＤ／Ａ変換回
路。 - 【請求項４】 第４のＭＯＳＦＥＴ群は、ソースに前記
第３のＭＯＳＦＥＴのドレインを、ゲートにＤＣ電源
を、ドレインに前記第２のＭＯＳＦＥＴのドレインをそ
れぞれ接続した第１分割のＭＯＳＦＥＴと、ソースに前
記第３のＭＯＳＦＥＴのドレインを、ゲートにＤＣ電源
を、ドレインに前記第２のＭＯＳＦＥＴのドレインとは
別のノードを接続した第２分割のＭＯＳＦＥＴとで構成
され、これら第１分割および第２分割のＭＯＳＦＥＴで
第３のＭＯＳＦＥＴ群を流れる電流を分割し、第１分割
のＭＯＳＦＥＴのドレインに１／２N2の電流を通流する
ように構成した請求項２または３のＤ／Ａ変換回路。 - 【請求項５】 第２分割のＭＯＳＦＥＴのドレインと並
列に第５のＭＯＳＦＥＴ群を構成する複数のＭＯＳＦＥ
Ｔの各ドレインを接続し、これら第５のＭＯＳＦＥＴ群
のゲートに前記Ｎ１ビットの制御信号を入力させる請求
項２ないし４のいずれかのＤ／Ａ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08027076A JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
| US08/799,476 US5844511A (en) | 1996-02-14 | 1997-02-12 | Integrated circuit D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08027076A JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223967A true JPH09223967A (ja) | 1997-08-26 |
| JP3099717B2 JP3099717B2 (ja) | 2000-10-16 |
Family
ID=12210990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08027076A Expired - Fee Related JP3099717B2 (ja) | 1996-02-14 | 1996-02-14 | Ｄ／ａ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5844511A (ja) |
| JP (1) | JP3099717B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004246182A (ja) * | 2003-02-14 | 2004-09-02 | Mitsubishi Electric Corp | 表示装置およびそれにおける表示方法 |
| WO2004100119A1 (ja) * | 2003-05-07 | 2004-11-18 | Toshiba Matsushita Display Technology Co., Ltd. | 電流出力型半導体回路、表示駆動用ソースドライバ、表示装置、電流出力方法 |
| US7817149B2 (en) | 2002-04-26 | 2010-10-19 | Toshiba Matsushita Display Technology Co., Ltd. | Semiconductor circuits for driving current-driven display and display |
| JP2013211745A (ja) * | 2012-03-30 | 2013-10-10 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509855B1 (en) * | 2000-06-28 | 2003-01-21 | Intel Corporation | Digital-to-analog cell having reduced power consumption and method therefor |
| JP2003150115A (ja) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | 電流生成回路、半導体集積回路、電気光学装置および電子機器 |
| US6703956B1 (en) * | 2003-01-08 | 2004-03-09 | Agilent Technologies, Inc. | Technique for improved linearity of high-precision, low-current digital-to-analog converters |
| DE60312641T2 (de) * | 2003-03-31 | 2007-11-29 | Ami Semiconductor Belgium Bvba | Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit |
| KR100658619B1 (ko) * | 2004-10-08 | 2006-12-15 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| KR100670137B1 (ko) * | 2004-10-08 | 2007-01-16 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| JP4960216B2 (ja) * | 2007-12-28 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路 |
| KR101831696B1 (ko) * | 2011-12-06 | 2018-02-23 | 삼성전자주식회사 | 디지털-아날로그 변환 장치 및 동작 방법 |
| US11775000B2 (en) | 2021-06-22 | 2023-10-03 | Nxp B.V. | Circuit with selectively implementable current mirror circuitry |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594577A (en) * | 1980-09-02 | 1986-06-10 | American Microsystems, Inc. | Current mirror digital to analog converter |
| US5001484A (en) * | 1990-05-08 | 1991-03-19 | Triquint Semiconductor, Inc. | DAC current source bias equalization topology |
| US5451946A (en) * | 1993-06-28 | 1995-09-19 | Motorola Inc. | Apparatus and method for producing an analog output signal from a digital input word |
| US5446455A (en) * | 1993-12-02 | 1995-08-29 | Motorola Inc. | Auto-calibrated current-mode digital-to-analog converter and method therefor |
-
1996
- 1996-02-14 JP JP08027076A patent/JP3099717B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-12 US US08/799,476 patent/US5844511A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7817149B2 (en) | 2002-04-26 | 2010-10-19 | Toshiba Matsushita Display Technology Co., Ltd. | Semiconductor circuits for driving current-driven display and display |
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| US7561147B2 (en) | 2003-05-07 | 2009-07-14 | Toshiba Matsushita Display Technology Co., Ltd. | Current output type of semiconductor circuit, source driver for display drive, display device, and current output method |
| JP2013211745A (ja) * | 2012-03-30 | 2013-10-10 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器 |
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| JP3099717B2 (ja) | 2000-10-16 |
| US5844511A (en) | 1998-12-01 |
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