JPH11312931A - ｇｍセルおよびこれを用いたカレントインターポレーションＡ／Ｄ変換器 - Google Patents
ｇｍセルおよびこれを用いたカレントインターポレーションＡ／Ｄ変換器Info
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- JPH11312931A JPH11312931A JP12081398A JP12081398A JPH11312931A JP H11312931 A JPH11312931 A JP H11312931A JP 12081398 A JP12081398 A JP 12081398A JP 12081398 A JP12081398 A JP 12081398A JP H11312931 A JPH11312931 A JP H11312931A
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- 238000003199 nucleic acid amplification method Methods 0.000 description 3
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Abstract
(57)【要約】
【課題】復帰動作が迅速に行えるｇｍセルを提供する点
にある。 【解決手段】差動増幅部５２と差動増幅部５３と出力部
５０と出力部５１とを含み、さらに、一端を電源ライン
４７（電圧ＶＤＤ）に接続された電流源３０ａと、これ
にドレイン端子が接続されたＰＭＯＳＦＥＴ４３と、こ
のＰＭＯＳＦＥＴ４３のソース端子と電源ライン４７と
の間に接続された電流源３５（電流Ｉr ）とを備えると
ともに、一端を電源ライン４７に接続された電流源３０
ｂと、これにドレイン端子が接続されたＰＭＯＳＦＥＴ
４４と、このＰＭＯＳＦＥＴ４４のソース端子と電源ラ
イン４７との間に接続された電流源３６（電流Ｉr ）と
を備えていて、ＰＭＯＳＦＥＴ４３およびＰＭＯＳＦＥ
Ｔ４４のゲート端子には固定バイアス電圧ＶB が印加さ
れている。
にある。 【解決手段】差動増幅部５２と差動増幅部５３と出力部
５０と出力部５１とを含み、さらに、一端を電源ライン
４７（電圧ＶＤＤ）に接続された電流源３０ａと、これ
にドレイン端子が接続されたＰＭＯＳＦＥＴ４３と、こ
のＰＭＯＳＦＥＴ４３のソース端子と電源ライン４７と
の間に接続された電流源３５（電流Ｉr ）とを備えると
ともに、一端を電源ライン４７に接続された電流源３０
ｂと、これにドレイン端子が接続されたＰＭＯＳＦＥＴ
４４と、このＰＭＯＳＦＥＴ４４のソース端子と電源ラ
イン４７との間に接続された電流源３６（電流Ｉr ）と
を備えていて、ＰＭＯＳＦＥＴ４３およびＰＭＯＳＦＥ
Ｔ４４のゲート端子には固定バイアス電圧ＶB が印加さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、ｇｍセルとこれを
用いて構成したカレントインターポレーションＡＤ変換
器に関する。
用いて構成したカレントインターポレーションＡＤ変換
器に関する。
【０００２】
【従来の技術】従来のこの種のカレントインターポレー
ションＡＤ変換器としては、例えば「IEEE Journal of
Solid-State Circuits,VOL.31,NO.7,July 1996；”A 17
5MS/S,6b,160mW,3.3V CMOS A/D Converter”」等の文献
に記載されているものがある。
ションＡＤ変換器としては、例えば「IEEE Journal of
Solid-State Circuits,VOL.31,NO.7,July 1996；”A 17
5MS/S,6b,160mW,3.3V CMOS A/D Converter”」等の文献
に記載されているものがある。
【０００３】特に、この文献の図２（Fig.2 ）にこのカ
レントインターポレーションＡＤ変換器のブロック図が
示されている。このカレントインターポレーションＡＤ
変換器においては、まず、前段に設けられたｇｍセル１
〜１２の夫々に、アナログ入力電圧ｉｎｐｕｔと、２つ
の所定の基準電圧ｒｅｆ．ｔｏｐ（高い方の基準電圧）
およびｒｅｆ．ｂｏｔｔｏｍ（低い方の基準電圧）間で
所定の分割パターンで分割された基準電圧とが入力され
るようになっている。
レントインターポレーションＡＤ変換器のブロック図が
示されている。このカレントインターポレーションＡＤ
変換器においては、まず、前段に設けられたｇｍセル１
〜１２の夫々に、アナログ入力電圧ｉｎｐｕｔと、２つ
の所定の基準電圧ｒｅｆ．ｔｏｐ（高い方の基準電圧）
およびｒｅｆ．ｂｏｔｔｏｍ（低い方の基準電圧）間で
所定の分割パターンで分割された基準電圧とが入力され
るようになっている。
【０００４】また、各ｇｍセルは、夫々に入力される電
圧差に比例した差動電流を出力する。具体的には、図３
に示すように、ｇｍセル２０は、Ｐ入力２１とＮ入力２
２とを入力端子として備えると共に、出力電流がＩｐと
なるＰ出力２３と出力電流がＩｎとなるＮ出力２４を出
力端子として備え、「Ｉｐ＝（Ｖｐ−Ｖｎ）・ｇｍ、Ｉ
ｎ＝−（Ｖｐ−Ｖｎ）・ｇｍ、但し、Ｖｐ、Ｖｎは夫々
Ｐ入力２１、Ｎ入力２２に印加される電圧ｉｎｐｕｔ、
ｒｅｆ」となる。
圧差に比例した差動電流を出力する。具体的には、図３
に示すように、ｇｍセル２０は、Ｐ入力２１とＮ入力２
２とを入力端子として備えると共に、出力電流がＩｐと
なるＰ出力２３と出力電流がＩｎとなるＮ出力２４を出
力端子として備え、「Ｉｐ＝（Ｖｐ−Ｖｎ）・ｇｍ、Ｉ
ｎ＝−（Ｖｐ−Ｖｎ）・ｇｍ、但し、Ｖｐ、Ｖｎは夫々
Ｐ入力２１、Ｎ入力２２に印加される電圧ｉｎｐｕｔ、
ｒｅｆ」となる。
【０００５】さらに、インターポレーティングサーキッ
ト（ｉｎｔｅｒｐｏｌａｔｉｎｇｃｉｒｃｕｔ）は、各
差動電流を、隣接するｇｍセル間でさらに分割した電流
で補間する。この補間自体の原理は、前記文献の図３
（Fig.3 ：差動電流の場合は前記文献の図４（Fig.3
））を用いて詳細に説明されているため本明細書にお
いてはこの原理を詳述することを避ける。
ト（ｉｎｔｅｒｐｏｌａｔｉｎｇｃｉｒｃｕｔ）は、各
差動電流を、隣接するｇｍセル間でさらに分割した電流
で補間する。この補間自体の原理は、前記文献の図３
（Fig.3 ：差動電流の場合は前記文献の図４（Fig.3
））を用いて詳細に説明されているため本明細書にお
いてはこの原理を詳述することを避ける。
【０００６】なお、前記文献においては、各差動電流
を、隣接するｇｍセル間でさらに６種類の電流分割を行
って補間しているため、１１×６＝６６種類の差動電流
が出力される。そして、コンパレータ（ｃｏｍｐａｒａ
ｔｏｒ）部は、補間された差動電流の夫々を比較して比
較結果を出力する。この比較結果は、上側から下側ま
で、即ち、ｇｍ１側からｇｍ１２側まで例えば「０００
０…００１１１１…１１１」なる６６個のデジタル信号
となる。さらに、デジタルデコーディング（ｄｉｇｉｔ
ａｌ ｄｅｃｏｄｉｎｇ）は、この比較結果に基づい
て、予め定められた規則に従ってデジタル信号を出力し
てＡＤ変換を実行する。なお、このＡＤ変換の原理はフ
ラッシュ型ＡＤと同じである。
を、隣接するｇｍセル間でさらに６種類の電流分割を行
って補間しているため、１１×６＝６６種類の差動電流
が出力される。そして、コンパレータ（ｃｏｍｐａｒａ
ｔｏｒ）部は、補間された差動電流の夫々を比較して比
較結果を出力する。この比較結果は、上側から下側ま
で、即ち、ｇｍ１側からｇｍ１２側まで例えば「０００
０…００１１１１…１１１」なる６６個のデジタル信号
となる。さらに、デジタルデコーディング（ｄｉｇｉｔ
ａｌ ｄｅｃｏｄｉｎｇ）は、この比較結果に基づい
て、予め定められた規則に従ってデジタル信号を出力し
てＡＤ変換を実行する。なお、このＡＤ変換の原理はフ
ラッシュ型ＡＤと同じである。
【０００７】図４は、９個のｇｍセル（ｇｍセル０〜ｇ
ｍセル８）と、インターポレータと、複数のコンパレー
タとの動作を示す模式的説明図であって、各インターポ
レータが、ｇｍセル間の差動電流を８分割した場合を示
している。図４では、ｇｍセル８のＰ出力およびＮ出力
の夫々を８分割した様子を代表例として示している。
ｍセル８）と、インターポレータと、複数のコンパレー
タとの動作を示す模式的説明図であって、各インターポ
レータが、ｇｍセル間の差動電流を８分割した場合を示
している。図４では、ｇｍセル８のＰ出力およびＮ出力
の夫々を８分割した様子を代表例として示している。
【０００８】そして、各電流は夫々対応するコンパレー
タによって比較されその比較結果が出力されるので、こ
の場合には６４個のコンパレータが設けられている。図
５は、正弦波電圧Ｖｉｎが入力された場合における各ｇ
ｍセルの出力波形を示している。図４に示す回路におい
て、ｒｅｆ．ｔｏｐとｒｅｆ．ｂｏｔｔｏｍ間で抵抗を
用いた分圧回路によって得られる基準電圧は、ｇｍ８に
入力されるものが最大となり、ｇｍ０に入力されるもの
が最小となる。
タによって比較されその比較結果が出力されるので、こ
の場合には６４個のコンパレータが設けられている。図
５は、正弦波電圧Ｖｉｎが入力された場合における各ｇ
ｍセルの出力波形を示している。図４に示す回路におい
て、ｒｅｆ．ｔｏｐとｒｅｆ．ｂｏｔｔｏｍ間で抵抗を
用いた分圧回路によって得られる基準電圧は、ｇｍ８に
入力されるものが最大となり、ｇｍ０に入力されるもの
が最小となる。
【０００９】ある電圧Ｖｉｎが入力されると、上述した
ように、ｇｍ８に入力されている基準電圧が最大なの
で、前述した式よりＰ出力電流は最小になると共にＮ出
力電流は最大となる。逆に、ｇｍ０に入力されている基
準電圧は最小なので、前述した式によりＰ出力電流は最
大になると共にＮ出力電流は最小となる。よって、Ｐ出
力とＮ出力は、あるｇｍセルで逆転する。
ように、ｇｍ８に入力されている基準電圧が最大なの
で、前述した式よりＰ出力電流は最小になると共にＮ出
力電流は最大となる。逆に、ｇｍ０に入力されている基
準電圧は最小なので、前述した式によりＰ出力電流は最
大になると共にＮ出力電流は最小となる。よって、Ｐ出
力とＮ出力は、あるｇｍセルで逆転する。
【００１０】Ｐ出力とＮ出力は夫々、インターポレータ
に出力され、インターポレータはｇｍ８のＰ出力電流と
ｇｍ７のＰ出力電流とを８分割して、差動電流の補間動
作を行う。同様に、Ｎ出力電流についても同様に８分割
して、差動電流の補間動作を行う。これらをＰ１、Ｐ
２、…、Ｐ７、Ｐ８、Ｎ１、Ｎ２、…、Ｎ７、Ｎ８とす
る。同様に、以下、ｇｍ７とｇｍ６、ｇｍ６とｇｍ５、
…とにおいて夫々、出力電流を８分割して補間動作を行
う。結局、Ｐ出力とＮ出力は６４分割されるので、コン
パレータは、Ｐ１とＮ１、Ｐ２とＮ２、…、Ｐ６４とＮ
６４とを比較してその比較結果を出力する。その結果、
６４個のデジタル信号「００００００…００１１１１…
１１１」が出力される。
に出力され、インターポレータはｇｍ８のＰ出力電流と
ｇｍ７のＰ出力電流とを８分割して、差動電流の補間動
作を行う。同様に、Ｎ出力電流についても同様に８分割
して、差動電流の補間動作を行う。これらをＰ１、Ｐ
２、…、Ｐ７、Ｐ８、Ｎ１、Ｎ２、…、Ｎ７、Ｎ８とす
る。同様に、以下、ｇｍ７とｇｍ６、ｇｍ６とｇｍ５、
…とにおいて夫々、出力電流を８分割して補間動作を行
う。結局、Ｐ出力とＮ出力は６４分割されるので、コン
パレータは、Ｐ１とＮ１、Ｐ２とＮ２、…、Ｐ６４とＮ
６４とを比較してその比較結果を出力する。その結果、
６４個のデジタル信号「００００００…００１１１１…
１１１」が出力される。
【００１１】さて、図５を参照すると、入力信号として
正弦波が入力された場合、ｇｍ４のＰ出力波形、Ｎ出力
波形は夫々対称となるが、ｇｍ０側のセルに移るに従っ
て、Ｐ出力は正方向に移動すると共に、Ｎ出力は０方向
に移動する。同様に、ｇｍ８側のセルに移るに従って、
Ｐ出力は０方向に移動すると共に、Ｎ出力は正方向に移
動する。
正弦波が入力された場合、ｇｍ４のＰ出力波形、Ｎ出力
波形は夫々対称となるが、ｇｍ０側のセルに移るに従っ
て、Ｐ出力は正方向に移動すると共に、Ｎ出力は０方向
に移動する。同様に、ｇｍ８側のセルに移るに従って、
Ｐ出力は０方向に移動すると共に、Ｎ出力は正方向に移
動する。
【００１２】
【発明が解決しようとする課題】ところで、従来の回路
にあっては全てのｇｍセルをクランプ動作させずに線形
動作させていた。全てのｇｍセルを線形動作させるため
には、ｇｍセルの入力差動対のトランジスタのＶｏｎ
（「Ｖｇｓ（ゲート・ソース間電圧）−Ｖｔ（しきい値
電圧）」）を入力レンジ（「ｒｅｆ．ｔｏｐ−ｒｅｆ．
ｂｏｔｔｏｍ」）以上にする必要がある。即ち、Ｉｄを
ドレイン電流、ｋ’を定数、Ｗをゲート幅、Ｌをゲート
長とすると、「Ｖｏｎ＝√（Ｉｄ／ｋ’（Ｗ／Ｌ））＞
入力レンジ」なる条件を満足させる必要があり、トラン
ジスタサイズとバイアス電流の間に制約条件があること
になる。ここで、トランジスタサイズＷ／Ｌを小さくす
ると、素子のばらつきによりＡ／Ｄ変換のオフセットが
大きくなる。そこで、ある程度の大きさのトランジスタ
サイズが必要となる。
にあっては全てのｇｍセルをクランプ動作させずに線形
動作させていた。全てのｇｍセルを線形動作させるため
には、ｇｍセルの入力差動対のトランジスタのＶｏｎ
（「Ｖｇｓ（ゲート・ソース間電圧）−Ｖｔ（しきい値
電圧）」）を入力レンジ（「ｒｅｆ．ｔｏｐ−ｒｅｆ．
ｂｏｔｔｏｍ」）以上にする必要がある。即ち、Ｉｄを
ドレイン電流、ｋ’を定数、Ｗをゲート幅、Ｌをゲート
長とすると、「Ｖｏｎ＝√（Ｉｄ／ｋ’（Ｗ／Ｌ））＞
入力レンジ」なる条件を満足させる必要があり、トラン
ジスタサイズとバイアス電流の間に制約条件があること
になる。ここで、トランジスタサイズＷ／Ｌを小さくす
ると、素子のばらつきによりＡ／Ｄ変換のオフセットが
大きくなる。そこで、ある程度の大きさのトランジスタ
サイズが必要となる。
【００１３】また、Ａ／Ｄ変換精度が向上させるために
ｇｍ値（ゲイン）を大きくするという要請があり、「ｇ
ｍ＝√（４ｋ’（Ｗ／Ｌ）Ｉｄ）」なる式が成立するた
め、ｇｍ値を大きくするには、Ｗ／Ｌを大きくする必要
があるが、一方では電流Ｉｄをそれほど大きな値とした
くはないといった問題もある。しかしながら、上述した
ような制約条件が存在する限り、不必要に多大な電流を
流すことを余儀なくされるため、従来の消費電流は多大
なものであった。
ｇｍ値（ゲイン）を大きくするという要請があり、「ｇ
ｍ＝√（４ｋ’（Ｗ／Ｌ）Ｉｄ）」なる式が成立するた
め、ｇｍ値を大きくするには、Ｗ／Ｌを大きくする必要
があるが、一方では電流Ｉｄをそれほど大きな値とした
くはないといった問題もある。しかしながら、上述した
ような制約条件が存在する限り、不必要に多大な電流を
流すことを余儀なくされるため、従来の消費電流は多大
なものであった。
【００１４】そこで、消費電流を大きくせず、しかもＷ
／Ｌをある程度大きくして、ｇｍ値を大きくするには、
上述したような制約条件が存在しなくなるようにすれば
良い。つまり、入力電圧と基準電圧が近いところのｇｍ
セルだけを線形動作させれば良く、具体的には、電流レ
ンジを小さくするということであり、Ｐ出力、Ｎ出力は
それぞれ０付近まで接近すると、線形動作せずにクリッ
プしその反転電流も同様にクリップする。
／Ｌをある程度大きくして、ｇｍ値を大きくするには、
上述したような制約条件が存在しなくなるようにすれば
良い。つまり、入力電圧と基準電圧が近いところのｇｍ
セルだけを線形動作させれば良く、具体的には、電流レ
ンジを小さくするということであり、Ｐ出力、Ｎ出力は
それぞれ０付近まで接近すると、線形動作せずにクリッ
プしその反転電流も同様にクリップする。
【００１５】図５は、このような電流の様子も示してい
て、例えばｇｍ８のＰ出力は０に近づいてクリップし、
その反転出力もクリップしている。同様に、ｇｍ０のＮ
出力も０に近づいてクリップする。
て、例えばｇｍ８のＰ出力は０に近づいてクリップし、
その反転出力もクリップしている。同様に、ｇｍ０のＮ
出力も０に近づいてクリップする。
【００１６】しかしながら、Ｐ出力とＮ出力を比較した
結果は、クリップしようがクリップしまいが変化せず、
出力に影響するのは、Ｐ出力とＮ出力が反転する部分だ
けである。だが、本来、Ｐ出力とＮ出力が反転する部分
は線形動作しているはずであるが、実際にはそのように
はならない。図６はこのような状態を示している。
結果は、クリップしようがクリップしまいが変化せず、
出力に影響するのは、Ｐ出力とＮ出力が反転する部分だ
けである。だが、本来、Ｐ出力とＮ出力が反転する部分
は線形動作しているはずであるが、実際にはそのように
はならない。図６はこのような状態を示している。
【００１７】この図６において横軸は時間、縦軸は出力
電流である。Ｐ出力電流が０に近づいて、再度、線形動
作状態に戻るとき（以降「復帰」と称する）と、線形動
作状態になって少し時間が経ったときとでのＰ出力とＮ
出力の交点がずれてしまい、図示するように、交点Ａに
対する電流値と交点Ｂに対する電流値とが異なってしま
う。つまり、復帰直後は即座に完全な線形動作となら
ず、このような交点のずれはＡＤ変換結果である出力コ
ードにヒステリシスを生じてしまい正確なＡＤ変換動作
を行えなくなるという問題があった。
電流である。Ｐ出力電流が０に近づいて、再度、線形動
作状態に戻るとき（以降「復帰」と称する）と、線形動
作状態になって少し時間が経ったときとでのＰ出力とＮ
出力の交点がずれてしまい、図示するように、交点Ａに
対する電流値と交点Ｂに対する電流値とが異なってしま
う。つまり、復帰直後は即座に完全な線形動作となら
ず、このような交点のずれはＡＤ変換結果である出力コ
ードにヒステリシスを生じてしまい正確なＡＤ変換動作
を行えなくなるという問題があった。
【００１８】本発明は、上述したような課題を解決する
ためになされたもので、その目的は、消費電力が小さく
て復帰動作が迅速に行えるｇｍセルを提供する点にあ
る。また、本発明の他の目的は、このｇｍセルを用い
て、高精度のカレントインターポレーションＡ／Ｄ変換
器を提供する点にある。
ためになされたもので、その目的は、消費電力が小さく
て復帰動作が迅速に行えるｇｍセルを提供する点にあ
る。また、本発明の他の目的は、このｇｍセルを用い
て、高精度のカレントインターポレーションＡ／Ｄ変換
器を提供する点にある。
【００１９】
【課題を解決するための手段】上記課題を解決し本発明
の目的を達成するために、請求項１に係る発明によれ
ば、入力信号差に応じた差動電流を流すｇｍセルであっ
て、前記入力信号差を増幅する差動増幅部と、Ｐ出力お
よびＮ出力の少なくとも一方を備える出力部とを含み、
所定値の電流を流す電流源を前記出力部に接続して、前
記出力部に流れる電流が前記所定値より小さくならない
ように構成してあると共に、前記差動増幅部を構成する
差動トランジスタの夫々に、ダイオード接続されたトラ
ンジスタを接続して、前記差動トランジスタの夫々のド
レイン電圧値が所定値内に制限されるように構成される
ことを特徴とするｇｍセルが提供される。
の目的を達成するために、請求項１に係る発明によれ
ば、入力信号差に応じた差動電流を流すｇｍセルであっ
て、前記入力信号差を増幅する差動増幅部と、Ｐ出力お
よびＮ出力の少なくとも一方を備える出力部とを含み、
所定値の電流を流す電流源を前記出力部に接続して、前
記出力部に流れる電流が前記所定値より小さくならない
ように構成してあると共に、前記差動増幅部を構成する
差動トランジスタの夫々に、ダイオード接続されたトラ
ンジスタを接続して、前記差動トランジスタの夫々のド
レイン電圧値が所定値内に制限されるように構成される
ことを特徴とするｇｍセルが提供される。
【００２０】ここで、ドレイン電圧値が所定値内に制限
されるとは、例えば、ドレイン電圧が所定電圧値より下
がらないようにすることが挙げられる。この発明によれ
ば、電流源からの電流をＰ出力部やＮ出力部に供給し
て、出力部を構成するトランジスタに所定値より小さく
ならない電流を流して、トランジスタがオフ状態になる
のを防止するとともに、差動トランジスタが過大に電流
を引き込んだ時に、そのドレイン電圧が所定電圧より下
がるのを防止して、復帰速度を向上可能とする。
されるとは、例えば、ドレイン電圧が所定電圧値より下
がらないようにすることが挙げられる。この発明によれ
ば、電流源からの電流をＰ出力部やＮ出力部に供給し
て、出力部を構成するトランジスタに所定値より小さく
ならない電流を流して、トランジスタがオフ状態になる
のを防止するとともに、差動トランジスタが過大に電流
を引き込んだ時に、そのドレイン電圧が所定電圧より下
がるのを防止して、復帰速度を向上可能とする。
【００２１】また、請求項２に係る発明は、請求項１に
記載のｇｍセルを１以上含む複数のｇｍセルと、前記差
動電流を、隣接するｇｍセル間で複数種類の電流に分割
した電流で補間するためのインターポレーション部と、
補間された差動電流の夫々を比較してその比較結果を出
力する比較回路と、前記比較結果に基づいて、予め定め
られた規則に従ってデジタル信号を出力する論理回路
と、を備えたことを特徴とするカレントインターポレー
ションＡＤ変換器である。
記載のｇｍセルを１以上含む複数のｇｍセルと、前記差
動電流を、隣接するｇｍセル間で複数種類の電流に分割
した電流で補間するためのインターポレーション部と、
補間された差動電流の夫々を比較してその比較結果を出
力する比較回路と、前記比較結果に基づいて、予め定め
られた規則に従ってデジタル信号を出力する論理回路
と、を備えたことを特徴とするカレントインターポレー
ションＡＤ変換器である。
【００２２】また、請求項１に記載のｇｍセルは、特
に、出力クランプが生じる場所のｇｍセルに用いればよ
い。即ち、請求項２において、前記請求項１に記載のｇ
ｍセルは、出力クランプが生じる場所のｇｍセルに用い
られていることを特徴とするカレントインターポレーシ
ョンＡＤ変換器も考えられる。
に、出力クランプが生じる場所のｇｍセルに用いればよ
い。即ち、請求項２において、前記請求項１に記載のｇ
ｍセルは、出力クランプが生じる場所のｇｍセルに用い
られていることを特徴とするカレントインターポレーシ
ョンＡＤ変換器も考えられる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態に
係る全差動型のフォールデッドカスコード型のｇｍセル
の回路図である。
を参照しつつ説明する。図１は、本発明の実施の形態に
係る全差動型のフォールデッドカスコード型のｇｍセル
の回路図である。
【００２４】このｇｍセルは、差動増幅部５２と差動増
幅部５３と出力部５０と出力部５１とを含んでいて、さ
らに、一端を電源ライン４７（電圧ＶＤＤ）に接続され
た電流源３０ａと、これにドレイン端子が接続されたＰ
ＭＯＳＦＥＴ（以下「Ｐ型ＭＯＳＦＥＴ」を単に「ＰＭ
ＯＳＦＥＴ」と記す）４３と、このＰＭＯＳＦＥＴ４３
のソース端子と電源ライン４７との間に接続された電流
源３５（電流Ｉr ）とを備えるとともに、一端を電源ラ
イン４７に接続された電流源３０ｂと、これにドレイン
端子が接続されたＰＭＯＳＦＥＴ４４と、このＰＭＯＳ
ＦＥＴ４４のソース端子と電源ライン４７との間に接続
された電流源３６（電流Ｉr ）とを備えていて、ＰＭＯ
ＳＦＥＴ４３およびＰＭＯＳＦＥＴ４４のゲート端子に
は固定バイアス電圧ＶB が印加されている。
幅部５３と出力部５０と出力部５１とを含んでいて、さ
らに、一端を電源ライン４７（電圧ＶＤＤ）に接続され
た電流源３０ａと、これにドレイン端子が接続されたＰ
ＭＯＳＦＥＴ（以下「Ｐ型ＭＯＳＦＥＴ」を単に「ＰＭ
ＯＳＦＥＴ」と記す）４３と、このＰＭＯＳＦＥＴ４３
のソース端子と電源ライン４７との間に接続された電流
源３５（電流Ｉr ）とを備えるとともに、一端を電源ラ
イン４７に接続された電流源３０ｂと、これにドレイン
端子が接続されたＰＭＯＳＦＥＴ４４と、このＰＭＯＳ
ＦＥＴ４４のソース端子と電源ライン４７との間に接続
された電流源３６（電流Ｉr ）とを備えていて、ＰＭＯ
ＳＦＥＴ４３およびＰＭＯＳＦＥＴ４４のゲート端子に
は固定バイアス電圧ＶB が印加されている。
【００２５】差動増幅部５２は、差動対を構成するトラ
ンジスタＮＭＯＳＦＥＴ（以下「Ｎ型ＭＯＳＦＥＴ」を
単に「ＮＭＯＳＦＥＴ」と記す）３８、ＮＭＯＳＦＥＴ
３９と、この両トランジスタのソース端子に接続された
定電流源３０ｃと、ＮＭＯＳＦＥＴ３８と電源ライン４
７との間に設けられた、ダイオード接続（ドレイン端子
とゲート端子を接続）したＮＭＯＳＦＥＴ３７とを有し
ている。
ンジスタＮＭＯＳＦＥＴ（以下「Ｎ型ＭＯＳＦＥＴ」を
単に「ＮＭＯＳＦＥＴ」と記す）３８、ＮＭＯＳＦＥＴ
３９と、この両トランジスタのソース端子に接続された
定電流源３０ｃと、ＮＭＯＳＦＥＴ３８と電源ライン４
７との間に設けられた、ダイオード接続（ドレイン端子
とゲート端子を接続）したＮＭＯＳＦＥＴ３７とを有し
ている。
【００２６】差動増幅部５３は、差動対を構成するトラ
ンジスタＮＭＯＳＦＥＴ４０、ＮＭＯＳＦＥＴ４１と、
この両トランジスタのソース端子に接続された定電流源
３０ｄと、ＮＭＯＳＦＥＴ４１と電源ライン４７との間
に設けられた、ダイオード接続したＮＭＯＳＦＥＴ３７
とを有している。
ンジスタＮＭＯＳＦＥＴ４０、ＮＭＯＳＦＥＴ４１と、
この両トランジスタのソース端子に接続された定電流源
３０ｄと、ＮＭＯＳＦＥＴ４１と電源ライン４７との間
に設けられた、ダイオード接続したＮＭＯＳＦＥＴ３７
とを有している。
【００２７】また、電流源３０ａとＰＭＯＳＦＥＴ４３
との接続点と、ＮＭＯＳＦＥＴ３７とＮＭＯＳＦＥＴ３
８との接続点と、ＮＭＯＳＦＥＴ４０のドレイン端子と
は共通電位となっており、一方、電流源３０ｂとＰＭＯ
ＳＦＥＴ４４との接続点と、ＮＭＯＳＦＥＴ４２とＮＭ
ＯＳＦＥＴ４１との接続点と、ＮＭＯＳＦＥＴ３９のド
レイン端子とは共通電位となっている。
との接続点と、ＮＭＯＳＦＥＴ３７とＮＭＯＳＦＥＴ３
８との接続点と、ＮＭＯＳＦＥＴ４０のドレイン端子と
は共通電位となっており、一方、電流源３０ｂとＰＭＯ
ＳＦＥＴ４４との接続点と、ＮＭＯＳＦＥＴ４２とＮＭ
ＯＳＦＥＴ４１との接続点と、ＮＭＯＳＦＥＴ３９のド
レイン端子とは共通電位となっている。
【００２８】出力部５０は、ダイオード接続したＮＭＯ
ＳＦＥＴ４５からなっていて、そのゲート端子がＮ出力
となっている。また、出力部５１は、ダイオード接続し
たＮＭＯＳＦＥＴ４６からなっていて、そのゲート端子
がＰ出力となっている。
ＳＦＥＴ４５からなっていて、そのゲート端子がＮ出力
となっている。また、出力部５１は、ダイオード接続し
たＮＭＯＳＦＥＴ４６からなっていて、そのゲート端子
がＰ出力となっている。
【００２９】さらに、電流源３０ａと電流源３０ｂは同
一電流値の電流を供給する定電流源、電流源３０ｃと電
流源３０ｄは同一電流値の電流を供給する定電流源であ
り、ＮＭＯＳＦＥＴ３９およびＮＭＯＳＦＥＴ４０の夫
々のゲート端子には、Ｖｒｅｆｐ、Ｖｒｅｆｎなる固定
電圧が印加されている。
一電流値の電流を供給する定電流源、電流源３０ｃと電
流源３０ｄは同一電流値の電流を供給する定電流源であ
り、ＮＭＯＳＦＥＴ３９およびＮＭＯＳＦＥＴ４０の夫
々のゲート端子には、Ｖｒｅｆｐ、Ｖｒｅｆｎなる固定
電圧が印加されている。
【００３０】今、ＮＭＯＳＦＥＴ３８のドレイン電流、
ＮＭＯＳＦＥＴ３９のドレイン電流、ＰＭＯＳＦＥＴ４
３のドレイン電流およびＰＭＯＳＦＥＴ４４のドレイン
電流を夫々、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄとして、ＮＭＯＳ
ＦＥＴ３８およびＮＭＯＦＥＴ４１のゲート端子（Ｖｉ
ｎｐ、Ｖｉｎｎ）間に正弦波を印加し、Ｖｉｎｐの電圧
が上昇したとする。この結果、電流Ｉａが増加すると、
電流源３０ｃは定電流源のため電流Ｉｂが減少する。電
流Ｉａが増加すると、電流源３０ａは定電流源のため電
流Ｉｃが減少して、Ｎ出力が減少する。一方、電流Ｉｂ
が減少すると、電流源３０ｂは定電流源のため電流Ｉｄ
が増加して、Ｐ出力が増加する。
ＮＭＯＳＦＥＴ３９のドレイン電流、ＰＭＯＳＦＥＴ４
３のドレイン電流およびＰＭＯＳＦＥＴ４４のドレイン
電流を夫々、Ｉａ、Ｉｂ、Ｉｃ、Ｉｄとして、ＮＭＯＳ
ＦＥＴ３８およびＮＭＯＦＥＴ４１のゲート端子（Ｖｉ
ｎｐ、Ｖｉｎｎ）間に正弦波を印加し、Ｖｉｎｐの電圧
が上昇したとする。この結果、電流Ｉａが増加すると、
電流源３０ｃは定電流源のため電流Ｉｂが減少する。電
流Ｉａが増加すると、電流源３０ａは定電流源のため電
流Ｉｃが減少して、Ｎ出力が減少する。一方、電流Ｉｂ
が減少すると、電流源３０ｂは定電流源のため電流Ｉｄ
が増加して、Ｐ出力が増加する。
【００３１】一方、Ｖｉｎｐの電圧が下降したとする
と、電流Ｉａが減少して、電流源３０ｃは定電流源のた
め電流Ｉｂが増加する。電流Ｉａが減少すると、電流源
３０ａは定電流源のため電流Ｉｃが増加して、Ｎ出力が
増加する。また、電流Ｉｂが増加すると、電流源３０ｂ
は定電流源のため電流Ｉｄが減少して、Ｐ出力が減少す
る。この説明では、特に差動増幅部５２の動作に注目し
て説明したが、ｇｍセルが全差動動作を行うと、結局、
正弦波が入力された時の出力は図７のようになる。
と、電流Ｉａが減少して、電流源３０ｃは定電流源のた
め電流Ｉｂが増加する。電流Ｉａが減少すると、電流源
３０ａは定電流源のため電流Ｉｃが増加して、Ｎ出力が
増加する。また、電流Ｉｂが増加すると、電流源３０ｂ
は定電流源のため電流Ｉｄが減少して、Ｐ出力が減少す
る。この説明では、特に差動増幅部５２の動作に注目し
て説明したが、ｇｍセルが全差動動作を行うと、結局、
正弦波が入力された時の出力は図７のようになる。
【００３２】ところで、電流源３５、３６は夫々、常に
定電流Ｉr を出力部５０、５１に供給しており、Ｐ出
力、Ｎ出力は所定値より小さくなることがない。即ち、
電流源３５、３６を設けることによって、ＮＭＯＳＦＥ
Ｔ４５、４６がオフ状態にならなくなるようにして復帰
速度を向上することを可能にしている。
定電流Ｉr を出力部５０、５１に供給しており、Ｐ出
力、Ｎ出力は所定値より小さくなることがない。即ち、
電流源３５、３６を設けることによって、ＮＭＯＳＦＥ
Ｔ４５、４６がオフ状態にならなくなるようにして復帰
速度を向上することを可能にしている。
【００３３】また、ＮＭＯＳＦＥＴ３７、ＮＭＯＳＦＥ
Ｔ４２は、差動対のＭＯＳＦＥＴが過大に電流を引き込
んだ時でも、そのドレイン電圧が所定の電圧より下がる
のを防止するので、これによっても復帰速度を向上する
ことを可能にしている。
Ｔ４２は、差動対のＭＯＳＦＥＴが過大に電流を引き込
んだ時でも、そのドレイン電圧が所定の電圧より下がる
のを防止するので、これによっても復帰速度を向上する
ことを可能にしている。
【００３４】したがって、このｇｍセルによれば、図６
に示したようなヒステリシスを持つようなことがなくな
る。図８は、このｇｍセルのＰ出力、Ｎ出力の波形図で
あり、横軸が時間、縦軸が出力電流である。Ｐ出力電流
がＩr （約２７０μＡ）より小さくならずに復帰するの
で復帰速度が向上し、Ｐ出力とＮ出力の交点Ｃ、Ｄがず
れることがなく、交点Ｃに対する電流値と交点Ｄに対す
る電流値とが同一となり出力コードにヒステリシスを生
じてしまいようなことは発生しなくなる。しかも、消費
電力を増加させずに若干の回路構成変更を行うだけで、
このようなヒステリシスの発生を阻止できる。
に示したようなヒステリシスを持つようなことがなくな
る。図８は、このｇｍセルのＰ出力、Ｎ出力の波形図で
あり、横軸が時間、縦軸が出力電流である。Ｐ出力電流
がＩr （約２７０μＡ）より小さくならずに復帰するの
で復帰速度が向上し、Ｐ出力とＮ出力の交点Ｃ、Ｄがず
れることがなく、交点Ｃに対する電流値と交点Ｄに対す
る電流値とが同一となり出力コードにヒステリシスを生
じてしまいようなことは発生しなくなる。しかも、消費
電力を増加させずに若干の回路構成変更を行うだけで、
このようなヒステリシスの発生を阻止できる。
【００３５】図２は、本発明の他の実施の形態に係る単
出力（シングルエンド）のフォールデッドカスコード型
のｇｍセルの回路図である。このｇｍセルは、差動増幅
部７０と出力部７１とを含み、さらに、一端が電源ライ
ン（電源電圧ＶＤＤ）４７に接続された電流源６０ｂ、
６０ｃ、６１（電流値Ｉr ）、６２（電流値Ｉr ）と、
ドレイン端子が電流源６０ｂに接続されソース端子が電
流源６１に接続されたＰＭＯＳＦＥＴ６３と、ドレイン
端子が電流源６０ｃに接続されソース端子が電流源６２
に接続されたＰＭＯＳＦＥＴ６４とが設けられている。
さらに、ＰＭＯＳＦＥＴ６３およびＰＭＯＳＦＥＴ６４
のゲート端子は固定バイアス電圧が印加されている。
出力（シングルエンド）のフォールデッドカスコード型
のｇｍセルの回路図である。このｇｍセルは、差動増幅
部７０と出力部７１とを含み、さらに、一端が電源ライ
ン（電源電圧ＶＤＤ）４７に接続された電流源６０ｂ、
６０ｃ、６１（電流値Ｉr ）、６２（電流値Ｉr ）と、
ドレイン端子が電流源６０ｂに接続されソース端子が電
流源６１に接続されたＰＭＯＳＦＥＴ６３と、ドレイン
端子が電流源６０ｃに接続されソース端子が電流源６２
に接続されたＰＭＯＳＦＥＴ６４とが設けられている。
さらに、ＰＭＯＳＦＥＴ６３およびＰＭＯＳＦＥＴ６４
のゲート端子は固定バイアス電圧が印加されている。
【００３６】差動増幅部７０は、差動対を構成するトラ
ンジスタＮＭＯＳＦＥＴ５６、ＮＭＯＳＦＥＴ５７と、
この両トランジスタのソース端子に接続された定電流源
６０ａと、ＮＭＯＳＦＥＴ５６と電源ライン５８との間
に設けられた、ダイオード接続したＮＭＯＳＦＥＴ５４
と、ＮＭＯＳＦＥＴ５７と電源ライン５８との間に設け
られた、ダイオード接続したＮＭＯＳＦＥＴ５５とを有
している。
ンジスタＮＭＯＳＦＥＴ５６、ＮＭＯＳＦＥＴ５７と、
この両トランジスタのソース端子に接続された定電流源
６０ａと、ＮＭＯＳＦＥＴ５６と電源ライン５８との間
に設けられた、ダイオード接続したＮＭＯＳＦＥＴ５４
と、ＮＭＯＳＦＥＴ５７と電源ライン５８との間に設け
られた、ダイオード接続したＮＭＯＳＦＥＴ５５とを有
している。
【００３７】また、ＮＭＯＳＦＥＴ５４とＮＭＯＳＦＥ
Ｔ５６との接続点と、電流源６０ｂとＰＭＯＳＦＥＴ６
３との接続点とが共通電位となっていると共に、ＮＭＯ
ＳＦＥＴ５５とＮＭＯＳＦＥＴ５７との接続点と、電流
源６０ｃとＰＭＯＳＦＥＴ６４との接続点とが共通電位
となっている。
Ｔ５６との接続点と、電流源６０ｂとＰＭＯＳＦＥＴ６
３との接続点とが共通電位となっていると共に、ＮＭＯ
ＳＦＥＴ５５とＮＭＯＳＦＥＴ５７との接続点と、電流
源６０ｃとＰＭＯＳＦＥＴ６４との接続点とが共通電位
となっている。
【００３８】出力部７１は、ＮＭＯＳＦＥＴ５８とＮＭ
ＯＳＦＥＴ５９とをカレントミラー接続して構成されて
いて、ＮＭＯＳＦＥＴ５９のドレイン端子がＰ出力端子
となっている。さらに、電流源６０ｂと６０ｃは同一電
流値の電流を供給する定電流源であり、ＮＭＯＳＦＥＴ
５７のゲート端子には、Ｖｒｅｆなる固定電圧が印加さ
れている。
ＯＳＦＥＴ５９とをカレントミラー接続して構成されて
いて、ＮＭＯＳＦＥＴ５９のドレイン端子がＰ出力端子
となっている。さらに、電流源６０ｂと６０ｃは同一電
流値の電流を供給する定電流源であり、ＮＭＯＳＦＥＴ
５７のゲート端子には、Ｖｒｅｆなる固定電圧が印加さ
れている。
【００３９】今、ＮＭＯＳＦＥＴ５６のドレイン電流、
ＮＭＯＳＦＥＴ５７のドレイン電流、ＰＭＯＳＦＥＴ６
３のドレイン電流およびＰＭＯＳＦＥＴ６４のドレイン
電流を夫々、Ｉｅ、Ｉｆ、Ｉｇ、Ｉｈとして、ＮＭＯＳ
ＦＥＴ５６のゲート端子（Ｖｉｎ）に正弦波を印加し、
Ｖｉｎの電圧が上昇したとする。この結果、電流Ｉｅが
増加すると、電流源６０ａは定電流源のため電流Ｉｆが
減少する。電流Ｉｅが増加すると、電流源６０ｂは定電
流源のため電流Ｉｇが減少して、一方、電流Ｉｆが減少
すると、電流源６０ｃは定電流源のため電流Ｉｈが増加
して、Ｐ出力が増加する。
ＮＭＯＳＦＥＴ５７のドレイン電流、ＰＭＯＳＦＥＴ６
３のドレイン電流およびＰＭＯＳＦＥＴ６４のドレイン
電流を夫々、Ｉｅ、Ｉｆ、Ｉｇ、Ｉｈとして、ＮＭＯＳ
ＦＥＴ５６のゲート端子（Ｖｉｎ）に正弦波を印加し、
Ｖｉｎの電圧が上昇したとする。この結果、電流Ｉｅが
増加すると、電流源６０ａは定電流源のため電流Ｉｆが
減少する。電流Ｉｅが増加すると、電流源６０ｂは定電
流源のため電流Ｉｇが減少して、一方、電流Ｉｆが減少
すると、電流源６０ｃは定電流源のため電流Ｉｈが増加
して、Ｐ出力が増加する。
【００４０】一方、Ｖｉｎの電圧が下降したとすると、
電流Ｉｅが減少して、電流源６０ａは定電流源のため電
流Ｉｆが増加する。電流Ｉｅが減少すると、電流源６０
ｂは定電流源のため電流Ｉｇが増加し、また、電流Ｉｆ
が増加すると、電流源６０ｃは定電流源のため電流Ｉｈ
が減少して、Ｐ出力が減少する。これが単出力型のｇｍ
セルの動作となる。
電流Ｉｅが減少して、電流源６０ａは定電流源のため電
流Ｉｆが増加する。電流Ｉｅが減少すると、電流源６０
ｂは定電流源のため電流Ｉｇが増加し、また、電流Ｉｆ
が増加すると、電流源６０ｃは定電流源のため電流Ｉｈ
が減少して、Ｐ出力が減少する。これが単出力型のｇｍ
セルの動作となる。
【００４１】ところで、このｇｍセルにおいても、電流
源６１、６２は夫々、常に定電流Ｉ r を出力部７１に供
給しており、Ｐ出力は所定値より小さくなることがな
い。即ち、電流源６１、６２を設けることによって、Ｎ
ＭＯＳＦＥＴ５８、５９がオフ状態にならなくなるよう
にして復帰速度を向上することを可能にしている。
源６１、６２は夫々、常に定電流Ｉ r を出力部７１に供
給しており、Ｐ出力は所定値より小さくなることがな
い。即ち、電流源６１、６２を設けることによって、Ｎ
ＭＯＳＦＥＴ５８、５９がオフ状態にならなくなるよう
にして復帰速度を向上することを可能にしている。
【００４２】また、ＮＭＯＳＦＥＴ５４、ＮＭＯＳＦＥ
Ｔ５５は、差動対のＭＯＳＦＥＴが過大に電流を引き込
んだ時でも、そのドレイン電圧が所定の電圧より下がる
のを防止するので、これによっても復帰速度を向上する
ことを可能にしている。
Ｔ５５は、差動対のＭＯＳＦＥＴが過大に電流を引き込
んだ時でも、そのドレイン電圧が所定の電圧より下がる
のを防止するので、これによっても復帰速度を向上する
ことを可能にしている。
【００４３】このようにして、この実施の形態に係るｇ
ｍセルにおいても、出力コードにヒステリシスを生じて
しまいようなことは発生しなくなる。しかも、消費電力
を増加させずに若干の回路構成変更を行うだけで、この
ようなヒステリシスの発生を阻止できる。
ｍセルにおいても、出力コードにヒステリシスを生じて
しまいようなことは発生しなくなる。しかも、消費電力
を増加させずに若干の回路構成変更を行うだけで、この
ようなヒステリシスの発生を阻止できる。
【００４４】さて、図９にこのようなｇｍセルを用いた
カレントインターポレーションＡＤ変換器のブロック構
成図を示す。このＡＤ変換器は、複数のｇｍセルからな
るｇｍセル部１００と、インターポレーション２００部
と、比較回路３００と、論理回路４００とを有してい
る。
カレントインターポレーションＡＤ変換器のブロック構
成図を示す。このＡＤ変換器は、複数のｇｍセルからな
るｇｍセル部１００と、インターポレーション２００部
と、比較回路３００と、論理回路４００とを有してい
る。
【００４５】なお、ｇｍセルとしてこの実施の形態に係
るｇｍセルを全て用いる必要は必ずしもなく、特に従来
のこの種のＡＤ変換器において出力クランプが生じるｇ
ｍセルに替えて本発明のｇｍセルを用いればよい。
るｇｍセルを全て用いる必要は必ずしもなく、特に従来
のこの種のＡＤ変換器において出力クランプが生じるｇ
ｍセルに替えて本発明のｇｍセルを用いればよい。
【００４６】さて、ｇｍセル部１００を構成する各ｇｍ
セルは、入力電圧に応じた差動電流を出力する。する
と、インターポレーション部２００は、各ｇｍセルが出
力する差動電流を、隣接するｇｍセル間で複数種類の電
流に分割した電流で補間する。
セルは、入力電圧に応じた差動電流を出力する。する
と、インターポレーション部２００は、各ｇｍセルが出
力する差動電流を、隣接するｇｍセル間で複数種類の電
流に分割した電流で補間する。
【００４７】さらに、比較回路３００は、補間された差
動電流の夫々を比較してその比較結果を出力し、論理回
路４００は、比較結果に基づいて、予め定められた規則
に従ってデジタル信号を出力する。このようにして、ア
ナログ信号ｉｎｐｕｔがデジタル信号に変換されるＡＤ
変換動作が行われる。
動電流の夫々を比較してその比較結果を出力し、論理回
路４００は、比較結果に基づいて、予め定められた規則
に従ってデジタル信号を出力する。このようにして、ア
ナログ信号ｉｎｐｕｔがデジタル信号に変換されるＡＤ
変換動作が行われる。
【００４８】このＡＤ変換器によれば、上述したような
ｇｍセルを用いたのでＡＤ変換結果であるデジタルコー
ドにヒステリシスが生じるようなことがなくなり、高精
度のＡＤ変換を行える。また、ダイオード接続したＭＯ
ＳＦＥＴや電流源の追加等の構成の簡易な変更でｇｍセ
ルを改良できるので、ＡＤ変換時の消費電力も従来に比
べさほど上昇させずに済み、製造コストの上昇も抑制で
きる。
ｇｍセルを用いたのでＡＤ変換結果であるデジタルコー
ドにヒステリシスが生じるようなことがなくなり、高精
度のＡＤ変換を行える。また、ダイオード接続したＭＯ
ＳＦＥＴや電流源の追加等の構成の簡易な変更でｇｍセ
ルを改良できるので、ＡＤ変換時の消費電力も従来に比
べさほど上昇させずに済み、製造コストの上昇も抑制で
きる。
【００４９】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、出力部に電流源を接続して、出力部に流れ
る電流が所定値より小さくならないと共に、差動トラン
ジスタの夫々に、ダイオード接続されたトランジスタを
接続して、差動トランジスタの夫々のドレイン電圧値が
所定値内に制限されるように構成されるので、低消費電
力で復帰速度が速いｇｍセルを実現することが可能とな
る。
明によれば、出力部に電流源を接続して、出力部に流れ
る電流が所定値より小さくならないと共に、差動トラン
ジスタの夫々に、ダイオード接続されたトランジスタを
接続して、差動トランジスタの夫々のドレイン電圧値が
所定値内に制限されるように構成されるので、低消費電
力で復帰速度が速いｇｍセルを実現することが可能とな
る。
【００５０】また、請求項２に係る発明によれば、この
ようなｇｍセルを用いてカレントインターポレーション
ＡＤ変換器を構成したので、低消費電力の回路構成で、
ＡＤ変換結果であるデジタルコードにヒステリシスが生
じるようなことがなくなるという効果が得られる。
ようなｇｍセルを用いてカレントインターポレーション
ＡＤ変換器を構成したので、低消費電力の回路構成で、
ＡＤ変換結果であるデジタルコードにヒステリシスが生
じるようなことがなくなるという効果が得られる。
【図１】本発明の実施の形態に係るｇｍセルの回路図で
ある。
ある。
【図２】本発明の他の実施の形態に係るｇｍセルの回路
図である。
図である。
【図３】従来のｇｍセルの説明図である。
【図４】従来のカレントインターポレーションＡＤ変換
器の動作の模式的説明図である。
器の動作の模式的説明図である。
【図５】従来のカレントインターポレーションＡＤ変換
器の動作の模式的説明図である。
器の動作の模式的説明図である。
【図６】従来のｇｍセルの動作の説明図である。
【図７】ｇｍセルの動作の説明図である。
【図８】ｇｍセルの動作の説明図である。
【図９】本発明の実施の形態に係るカレントインターポ
レーションＡＤ変換器のブロック構成図である。
レーションＡＤ変換器のブロック構成図である。
３７、３８、３９、４０、４１、４２、４５、４６ Ｎ
ＭＯＳＦＥＴ ４３ ＰＭＯＳＦＥＴ ４４ ＰＭＯＳＦＥＴ ４７ 電源ライン ３０ａ 電流源 ３０ｂ 電流源 ３０ｃ 電流源 ３０ｄ 電流源 ３５ 電流源 ３６ 電流源 ４７ 電源ライン ５０ 出力部 ５１ 出力部 ５２ 差動増幅部 ５３ 差動増幅部 ６０ａ 電流源 ６０ｂ 電流源 ６０ｃ 電流源 ６１ 電流源 ６２ 電流源 ５４、５５、５６、５７、５８、５９ ＮＭＯＳＦＥＴ ６３ ＰＭＯＳＦＥＴ ６４ ＰＭＯＳＦＥＴ ７０ 差動増幅部 ７１ 出力部 １００ ｇｍセル部 ２００ インターポレーション部 ３００ 比較回路 ４００ 論理回路
ＭＯＳＦＥＴ ４３ ＰＭＯＳＦＥＴ ４４ ＰＭＯＳＦＥＴ ４７ 電源ライン ３０ａ 電流源 ３０ｂ 電流源 ３０ｃ 電流源 ３０ｄ 電流源 ３５ 電流源 ３６ 電流源 ４７ 電源ライン ５０ 出力部 ５１ 出力部 ５２ 差動増幅部 ５３ 差動増幅部 ６０ａ 電流源 ６０ｂ 電流源 ６０ｃ 電流源 ６１ 電流源 ６２ 電流源 ５４、５５、５６、５７、５８、５９ ＮＭＯＳＦＥＴ ６３ ＰＭＯＳＦＥＴ ６４ ＰＭＯＳＦＥＴ ７０ 差動増幅部 ７１ 出力部 １００ ｇｍセル部 ２００ インターポレーション部 ３００ 比較回路 ４００ 論理回路
Claims (2)
- 【請求項１】 入力信号差に応じた差動電流を流すｇｍ
セルであって、 前記入力信号差を増幅する差動増幅部と、Ｐ出力および
Ｎ出力の少なくとも一方を備える出力部とを含み、 所定値の電流を流す電流源を前記出力部に接続して、前
記出力部に流れる電流が前記所定値より小さくならない
ように構成してあると共に、 前記差動増幅部を構成する差動トランジスタの夫々に、
ダイオード接続されたトランジスタを接続して、前記差
動トランジスタの夫々のドレイン電圧値が所定値内に制
限されるように構成されることを特徴とするｇｍセル。 - 【請求項２】 請求項１に記載のｇｍセルを１以上含む
複数のｇｍセルと、 前記差動電流を、隣接するｇｍセル間で複数種類の電流
に分割した電流で補間するためのインターポレーション
部と、 補間された差動電流の夫々を比較してその比較結果を出
力する比較回路と、 前記比較結果に基づいて、予め定められた規則に従って
デジタル信号を出力する論理回路と、を備えたことを特
徴とするカレントインターポレーションＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081398A JP4413289B2 (ja) | 1998-04-30 | 1998-04-30 | ｇｍセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12081398A JP4413289B2 (ja) | 1998-04-30 | 1998-04-30 | ｇｍセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312931A true JPH11312931A (ja) | 1999-11-09 |
| JP4413289B2 JP4413289B2 (ja) | 2010-02-10 |
Family
ID=14795620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12081398A Expired - Lifetime JP4413289B2 (ja) | 1998-04-30 | 1998-04-30 | ｇｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4413289B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びａ／ｄ変換器 |
| JP2010122587A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 表示パネルの駆動電圧出力回路 |
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| JP2011193538A (ja) * | 2011-06-23 | 2011-09-29 | Renesas Electronics Corp | 差動増幅回路及びａ／ｄ変換器 |
| JP2013150192A (ja) * | 2012-01-20 | 2013-08-01 | Denso Corp | オペアンプおよびシリーズレギュレータ |
-
1998
- 1998-04-30 JP JP12081398A patent/JP4413289B2/ja not_active Expired - Lifetime
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