JPH0923010A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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JPH0923010A
JPH0923010A JP8171234A JP17123496A JPH0923010A JP H0923010 A JPH0923010 A JP H0923010A JP 8171234 A JP8171234 A JP 8171234A JP 17123496 A JP17123496 A JP 17123496A JP H0923010 A JPH0923010 A JP H0923010A
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oxide film
silicon
sidewall
semiconductor device
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Sanko Boku
賛光 朴
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Abstract

(57)【要約】 【課題】 本発明の半導体素子及びその製造方法は、第
２シリコン基板の縁に側壁酸化膜、又は側壁多結晶シリ
コンを厚く形成することにより閾電圧を高めることがで
きる。 【解決手段】 本発明は絶縁膜の縁に側壁酸化膜、又は
多結晶シリコンを形成する半導体素子の製造方法であ
り、シリコン基板上に絶縁シリコン酸化膜を形成し、そ
の上に実用されるシリコン基板、例えば単結晶シリコン
層を形成するＭＯＳＦＥＴを製造する方法で素子の分離
技術が容易であり、素子の電気的な特性が優秀なＳＯＩ
（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を
有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（ｓｉｌｉｃ
ｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有する半導体
素子及びその製造方法に関する。より具体的には絶縁膜
の縁に側壁酸化膜、又は多結晶シリコンを形成する半導
体素子の製造方法に関する。
【０００２】
【従来の技術】近来、広く研究されている半導体素子を
製造する方法においてＳＯＩ素子はシリコン基板上に絶
縁役割を果すシリコン酸化膜を形成し、その上に実用に
供されるシリコン基板、例えば単結晶シリコン層を形成
して素子の分離技術を容易にし、素子の電気的な特性を
優秀にする。
【０００３】従来の技術で製造されたＳＯＩ素子の断面
を図１および図２に示す。
【０００４】図１は、ＳＯＩ構造を有するＭＯＳＦＥＴ
素子のレイアウトを示した図であり、アクティブ領域１
とゲート電極２のマスク位置を示すものである。
【０００５】図２は、図１のＩ−Ｉに沿って示した断面
図で、第１シリコン基板３の上部にシリコン酸化膜４を
堆積し、その上部に断面構造が台形態様の第２シリコン
基板５が形成され、その上部の表面にゲート酸化膜６を
形成し、ゲート電極７を形成したものを示す断面図であ
る。
【０００６】第２シリコン基板５断面の両側面は、アク
ティブ領域の縁の厚さがアクティブ領域の中間領域の厚
さ（ｄsi）より小さい傾斜構造を有するため、ディプリ
ーション（ｄｅｐｌｅｔｉｏｎ）領域の深さが第２シリ
コン基板５の厚さに制限され、従って、ディプリート
（ｄｅｐｌｅｔｅ）したバルクの電荷量（下記式ＩのＱ
B ）が第２シリコン基板５の厚さにより制限され素子の
閾電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が小さ
くなる。
【０００７】 ＶT ＝ＶFB＋ＱB ／ＣOX ・・・・・ 式１ ＣOX＝εOX／ｔOX ・・・・・ 式２ ここで、ＶT は閾電圧、ＶFBはフラット バンド電圧、
ＱB はバルクチャージ、ＣOXは酸化膜の充電容量、εOX
は酸化膜誘電率、ｔOXはゲート酸化膜の厚さである。
【０００８】式１によれば、アクティブ領域に用いられ
る第２シリコン基板５の下部縁８はドーピングを高くし
ても閾電圧を高めることができず、そのため第２シリコ
ン基板５の中間領域と縁領域８の閾電圧の差のためゲー
ト電圧の変化に伴うドレイン電流特性が図３で見られる
ように変曲点が生じる特性を有することになる。このよ
うな特性はＳＯＩ素子の閾電圧の調節を困難にする。ま
た、第２シリコン基板５の縁の態様により素子の特性が
変ることになるので、製品化の場合素子の特性が大きく
変り適用が困難である。
【０００９】
【発明が解決しようとする課題】従って、本発明は前記
の問題点を解決するため第２シリコン基板の縁に側壁酸
化膜、又は側壁多結晶シリコンを厚く形成することによ
り、閾電圧を高めることを可能にした半導体素子及びそ
の製造方法を提供することにその目的がある。
【００１０】
【課題を解決するための手段】本発明によるＳＯＩ構造
を有するＭＯＳＦＥＴ素子においては、ＳＯＩ構造を有
するＭＯＳＦＥＴ素子において、第１シリコン基板の上
部に形成された第１シリコン酸化膜と、第１シリコン酸
化膜上部のアクティブ領域に形成され断面の形状が台形
態様である第２シリコン基板と、第２シリコン基板の側
面に形成された側壁絶縁膜と、第２シリコン基板の上部
に形成されたゲート酸化膜と、ゲート酸化膜上に形成さ
れたゲート電極と、ゲート電極の両側の第２シリコン基
板の一部に形成されたソース／ドレイン拡散領域を含む
ことを特徴とする。
【００１１】また、側壁絶縁膜は第２シリコン基板とは
逆タイプの不純物がドープされる。側壁絶縁膜と第２シ
リコン基板との間にドーピング領域が備えられ、２シリ
コン基板の側壁には側壁絶縁膜と側壁多結晶シリコン層
が備えられる。
【００１２】さらに、本発明の異なる態様によれば、Ｓ
ＯＩ構造を有するＭＯＳＦＥＴ素子において、第１シリ
コン基板の上部に形成された第１シリコン酸化膜と、第
１シリコン酸化膜上部のアクティブ領域に形成された断
面の形状が台形態様である第２シリコン基板と、第２シ
リコン基板の側面に形成された側壁絶縁膜と、第２シリ
コン基板と異なる導電型であり、側壁酸化膜に形成され
た側壁多結晶シリコン膜と、多結晶シリコン基板の上部
に形成されたゲート酸化膜と、ゲート酸化膜上に形成さ
れたゲート電極と、ゲート電極の両側の第２シリコン基
板の一部にイオン注入して形成されたソース／ドレイン
拡散領域を含むことを特徴とする。
【００１３】本発明のさらに異なる態様によれば、ＳＯ
Ｉ構造を有するＭＯＳＦＥＴ製造方法において、第１シ
リコン基板の上部に第１シリコン酸化膜と第２シリコン
基板層を堆積する段階と、第１シリコン酸化膜上部のア
クティブ領域に断面の形状が台形態様となる第２シリコ
ン基板を形成する段階と、第２シリコン基板の側壁に第
２シリコンとは異なるタイプの不純物がドープされた側
壁絶縁膜を形成する段階と、熱処理工程で側壁絶縁膜に
ドープされた不純物を第２シリコン基板の側壁に拡散さ
せドーピング領域を形成する段階と、露出した第２シリ
コン基板上部にゲート酸化膜とゲート電極を形成する段
階と、高濃度不純物を露出した第２シリコン基板にイオ
ン注入してソース／ドレイン拡散領域を形成する段階を
含む。
【００１４】また、熱処理工程を８００乃至１１００℃
で進めたり、熱処理工程は省略し後続する高温工程で側
壁絶縁膜にドープされた不純物を第２シリコン基板の側
壁に拡散させトーピング領域を形成することができる。
【００１５】本発明のさらに異なる態様によれば、ＳＯ
Ｉ構造を有するＭＯＳＦＥＴ製造方法において、第１シ
リコン基板の上部に第１シリコン酸化膜と第２シリコン
基板層を堆積する段階と、第１シリコン酸化膜上部のア
クティブ領域に断面の形状が台形態様となる第２シリコ
ン基板を形成する段階と、第２シリコン基板の上部に絶
縁膜と不純物がドーピングした多結晶シリコン層を堆積
する段階と、多結晶シリコン層とその下部の絶縁膜を異
方性エッチングし、第２シリコン基板の側面に側壁酸化
膜と側壁多結晶シリコン層を形成する段階と、露出した
第２シリコン基板上部にゲート酸化膜とゲート電極を形
成する段階と、高濃度不純物をイオン注入してソース／
ドレイン拡散領域を形成する段階を含む。
【００１６】さらに、前記側壁多結晶シリコン層は第２
シリコン基板とは逆タイプの不純物がドーピングされた
り、ドーピングされた多結晶シリコン層を堆積する代わ
りに多結晶シリコン層を堆積した後、イオン注入するこ
とができる。
【００１７】
【作用】前記の構成によると、第２シリコン基板の縁に
側壁酸化膜又は、側壁多結晶シリコンを厚く形成するた
め、閾電圧を高めることができる。
【００１８】
【発明の実施の形態】以下、添付の図を参照して本発明
の一実施形態を詳細に説明する。
【００１９】図４〜図９は、本発明の第１実施例のＳＯ
Ｉ構造を有するＭＯＳＦＥＴの製造方法を示すものであ
る。
【００２０】図４は、第１シリコン基板１１上部に第１
シリコン酸化膜１２と第２シリコン基板１３を逐次形成
した断面図である。
【００２１】図５は、図１のアクティブ領域のマスクを
用いて第２シリコン基板１３を非等方性エッチングし、
傾斜した形態のパターンを形成した状態を示す断面図で
ある。
【００２２】図６は、図５で形成された全体構造の上部
に第２シリコン酸化膜１８を堆積した状態を示す断面図
である。
【００２３】図７は、第２シリコン酸化膜１８を非等方
性エッチングして側壁シリコン酸化膜１６を形成した状
態を示す断面図である。
【００２４】次に、図８は本発明のＳＯＩ構造を有する
ＭＯＳＦＥＴを製造したものを図１のＩ−Ｉの断面に相
当する断面に沿って示したものであり、第１シリコン基
板１１の上部に第１シリコン酸化膜１２を堆積し、その
上部に断面の形状が台形態様である第２シリコン基板１
３が形成され、第２シリコン基板１３の両側面の縁に閾
電圧を高めるため側壁シリコン酸化膜１６を形成し（図
５〜図８参照）、第２シリコン基板１３の両側面の縁に
閾電圧を高めるため側壁シリコン酸化膜１６を形成し、
全体構造の上部面にゲート酸化膜１４を形成し、その上
部にゲート電極１５を形成する。
【００２５】図９は、上述した本発明の第１実施形態に
よりＳＯＩ構造を有するＭＯＳＦＥＴを製造したものを
図１のII−II断面に相当する断面に沿って示すものであ
り、第１シリコン基板１１の上部に第１シリコン酸化膜
１２を堆積し、その上部に断面の形状が台形態様である
第２シリコン基板１３が形成され、第２シリコン基板１
３の両側面の縁に閾電圧を高めるため側壁シリコン酸化
膜１６を形成し（図５〜図８参照）、第２シリコン基板
１３の上部面にゲート酸化膜１４を形成し、その上部に
ゲート電極１５が形成され、ゲート電極１５の両側の第
２シリコン基板１３に高濃度不純物をイオン注入してソ
ース／ドレイン拡散領域１７が形成されることを示す。
【００２６】ここで、本半導体素子製造方法では、ゲー
ト酸化膜１４及びゲート電極１５をマスクとして高濃度
不純物を第２シリコン基板にイオン注入してソース／ド
レイン拡散領域を形成する。これにより、図４〜図８に
示す第２シリコン基板１３の縁に絶縁膜１６を用いて側
壁膜を形成すれば、この絶縁膜１６の厚さ（式２でｔox
＝Ｃox・εox）を厚く形成することができるので閾電圧
も従って高くなる。
【００２７】図１０は、本発明の第２実施形態によりＳ
ＯＩ構造を有するＭＯＳＦＥＴを製造したものを示すも
のであり、第１シリコン基板２１の上部に第１シリコン
酸化膜２２を堆積し、その上部に断面の形状が台形態様
である第２シリコン基板２３を形成し、第２シリコン基
板２３側壁に側壁絶縁膜２９をＰＳＧ又は、ＢＳＧで形
成し、閾電圧を高めるためにこの側壁絶縁膜２９から第
２シリコン基板２３側壁の一定深さまで不純物が注入さ
れるよう８００乃至１１００℃の間で熱処理してドーピ
ング領域３０を形成し、その上部にゲート酸化膜２４を
形成し、その上部にゲート電極２５を形成した断面図で
ある。
【００２８】また、側壁絶縁膜２９は第２シリコン基板
２３とは逆タイプに形成し、熱処理工程はゲート電極２
５形成後にソース／ドレイン拡散領域を形成する熱処理
工程と同時に行っても良い。
【００２９】図１１は、本発明の第３実施形態によりＳ
ＯＩ構造を有するＭＯＳＦＥＴを製造したものを示すも
のであり、第１シリコン基板３１の上部に第１シリコン
酸化膜３２を堆積し、その上部に断面の形状が台形態様
となる第２シリコン基板３３を形成し、第２シリコン基
板３３の表面に酸化膜第２シリコンとは逆タイプにドー
ピングされた多結晶シリコン層を積層し、異方性エッチ
ングでこの多結晶シリコンシリコン層と露出する酸化膜
とを除去して第２シリコン基板３３の側壁に側壁酸化膜
４０と、側壁多結晶シリコン層３９を形成し、全体上部
にゲート酸化膜３４を形成し、その上部にゲート電極３
５を形成した断面図である。
【００３０】また、ドーピングされた多結晶シリコン層
の代りにアンドーピングの多結晶シリコン層を堆積し、
後続工程で不純物をイオン注入することもできる。
【００３１】
【発明の効果】本発明によると、第２シリコン基板の縁
に側壁酸化膜、又は側壁多結晶シリコンを厚く形成する
ため、閾電圧を高めることができる。即ち、第２シリコ
ン基板の側面に直接ゲート酸化膜が形成されないよう側
壁酸化膜を形成することにより、閾電圧が低下され電気
的な特性が劣化することを防止することができる。
【図面の簡単な説明】
【図１】一般的なＭＯＳＦＥＴのアクティブ領域とゲー
ト電極を示すレイアウト図。
【図２】従来技術で製造したＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）ＭＯＳＦＥＴ構造を示す断
面図。
【図３】従来技術で製造されたＳＯＩ ＭＯＳＦＥＴの
動作特性を示す断面図。
【図４】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図５】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図６】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図７】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図８】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図９】本発明の第１実施形態により製造されたＳＯＩ
ＭＯＳＦＥＴ製造段階を示す断面図。
【図１０】本発明の第２実施形態により製造されたＳＯ
Ｉ ＭＯＳＦＥＴを製造したものを示す断面図。
【図１１】本発明の第３実施形態によりＳＯＩ ＭＯＳ
ＦＥＴを製造したものを示す断面図。
【符号の説明】
３，１１，２１，３１… 第１シリコン基板 ４，１２，２２，３２… 第１シリコン酸化膜 ５，１３，２３，３３… 第２シリコン基板 ６，１４，２４，３４… ゲート酸化膜 ７，１５，２５，３５… ゲート電極 １７… ソース／ドレイン拡散領域 ３０… ドーピング領域 ３９… 側壁多結晶シリコン層 ４０… 側壁酸化膜

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ構造を有するＭＯＳＦＥＴ素子に
    おいて、 第１シリコン基板の上部に形成された第１シリコン酸化
    膜と、 前記第１シリコン酸化膜上部のアクティブ領域に形成さ
    れ断面の形状が台形態様である第２シリコン基板と、 前記第２シリコン基板の側面に形成された側壁絶縁膜
    と、 前記第２シリコン基板の上部に形成されたゲート酸化膜
    と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ゲート電極の両側の前記第２シリコン基板の一部に
    形成されたソース／ドレイン拡散領域を含むことを特徴
    とする半導体素子。
  2. 【請求項２】 前記側壁絶縁膜は、前記第２シリコン基
    板とは逆タイプの不純物がドープされたことを特徴とす
    る請求項１記載の半導体素子。
  3. 【請求項３】 前記側壁絶縁膜と前記第２シリコン基板
    との間に、ドーピング領域が備えられたことを特徴とす
    る請求項１記載の半導体素子。
  4. 【請求項４】 前記第２シリコン基板の側壁と、前記側
    壁絶縁膜との間に側壁多結晶シリコン層が備えられたこ
    とを特徴とする請求項１記載の半導体素子。
  5. 【請求項５】 ＳＯＩ構造を有するＭＯＳＦＥＴ素子に
    おいて、 第１シリコン基板の上部に形成された第１シリコン酸化
    膜と、 前記第１シリコン酸化膜上部のアクティブ領域に形成さ
    れた断面の形状が台形態様である第２シリコン基板と、 前記第２シリコン基板の側面に形成された側壁絶縁膜
    と、 前記第２シリコン基板と異なる導電型であり、前記側壁
    酸化膜上に形成された側壁多結晶シリコン膜と、 前記多結晶シリコン基板の上部に形成されたゲート酸化
    膜と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ゲート電極の両側の前記第２シリコン基板の一部に
    イオン注入して形成されたソース／ドレイン拡散領域を
    含むことを特徴とする半導体素子。
  6. 【請求項６】 ＳＯＩ構造を有するＭＯＳＦＥＴ製造方
    法において、 第１シリコン基板の上部に第１シリコン酸化膜と第２シ
    リコン基板層を堆積する段階と、 第１シリコン酸化膜上部のアクティブ領域に、断面の形
    状が台形態様になる第２シリコン基板を形成する段階
    と、 第２シリコン基板の側壁に、第２シリコン基板とは異な
    るタイプの不純物がドープされた側壁絶縁膜を形成する
    段階と、 熱処理工程で前記側壁絶縁膜にドープされた不純物を、
    前記第２シリコン基板の側壁に拡散させドーピング領域
    を形成する段階と、 露出した第２シリコン基板上部にゲート酸化膜とゲート
    電極を形成する段階と、 高濃度不純物を露出した第２シリコン基板にイオン注入
    し、ソース／ドレイン拡散領域を形成する段階を含むこ
    とを特徴とする半導体素子の製造方法。
  7. 【請求項７】 前記熱処理工程を８００乃至１１００℃
    で進めることを特徴とする請求項６記載の半導体素子の
    製造方法。
  8. 【請求項８】 前記熱処理工程は省略し、後続する高温
    工程で側壁絶縁膜にドープされた不純物を第２シリコン
    基板の側壁に拡散させ、ドーピング領域を形成すること
    を特徴とする請求項６記載の半導体素子の製造方法。
  9. 【請求項９】 ＳＯＩ構造を有するＭＯＳＦＥＴ製造方
    法において、 第１シリコン基板の上部に第１シリコン酸化膜と第２シ
    リコン基板層を堆積する段階と、 第１シリコン酸化膜上部のアクティブ領域に、断面の形
    状が台形態様となる第２シリコン基板を形成する段階
    と、 前記第２シリコン基板の上部に絶縁膜と不純物がドーピ
    ングした多結晶シリコン層を堆積する段階と、 前記多結晶シリコン層とその下部の前記絶縁膜を異方性
    エッチングし、前記第２シリコン基板の側面に側壁酸化
    膜と側壁多結晶シリコン層を形成する段階と、 露出した前記第２シリコン基板上部にゲート酸化膜とゲ
    ート電極を形成する段階と、 高濃度不純物を前記第２シリコン基板にイオン注入し、
    ソース／ドレイン拡散領域を形成する段階を含むことを
    特徴とする半導体素子の製造方法。
  10. 【請求項１０】 前記側壁多結晶シリコン層は、前記第
    ２シリコン基板とは逆タイプの不純物がドーピングされ
    ることを特徴とする請求項９記載の半導体素子の製造方
    法。
  11. 【請求項１１】 前記ドーピングされた多結晶シリコン
    層を堆積する代りに多結晶シリコン層を堆積した後、イ
    オン注入することを特徴とする請求項９記載の半導体素
    子の製造方法。
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