JPH0923013A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

Info

Publication number
JPH0923013A
JPH0923013A JP8171237A JP17123796A JPH0923013A JP H0923013 A JPH0923013 A JP H0923013A JP 8171237 A JP8171237 A JP 8171237A JP 17123796 A JP17123796 A JP 17123796A JP H0923013 A JPH0923013 A JP H0923013A
Authority
JP
Japan
Prior art keywords
oxide film
active layer
silicon oxide
semiconductor device
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8171237A
Other languages
English (en)
Inventor
Sanko Boku
賛光 朴
Gyokan Ko
尭煥 高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH0923013A publication Critical patent/JPH0923013A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 本発明は、閾電圧調節が容易なるようにして
半導体素子の製造工程収率を向上させることができる半
導体素子及びその製造方法を提供することに目的があ
る。 【解決手段】 本発明による半導体素子及びその製造方
法は、第１シリコン基板と第１シリコン基板上に形成さ
れた第１シリコン酸化膜と、第１シリコン酸化膜上に形
成された第２シリコン基板と、第２シリコン基板の両側
面に形成された第２シリコン酸化膜と、第２シリコン基
板上に形成されたゲート酸化膜と、ゲート酸化膜上に形
成されたゲート電極と、ゲート電極両側の第２シリコン
基板に形成されたソース／ドレイン拡散領域を含み構成
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）構造を有する半導体素子及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、半導体素子装置を製造するにお
いて、ＳＯＩ素子は先ずシリコン基板上に絶縁役割を果
すシリコン酸化膜を形成し、その上に実用に供されるシ
リコン基板、例えば単結晶シリコン層を形成して製造す
る。
【０００３】このような製造技術は素子の分離技術が容
易であり、素子の電気的な特性が優れているため最近多
く研究されている。
【０００４】このような観点から、従来のＳＯＩ構造を
有するＭＯＳＦＥＴを添付の図面を参照して説明すると
次の通りである。
【０００５】図１は、従来の一般的なＭＯＳＦＥＴのレ
イアウト図である。
【０００６】図１に示すように、図示を省略したシリコ
ン基板上にアクティブ領域２が定義されており、このア
クティブ領域２上にゲート電極６が配列されている。
【０００７】また、図２は、図１のII−II線による従来
のＳＯＩ構造を有する半導体素子の断面図である。
【０００８】図２に示すように、シリコン基板１の上部
にシリコン酸化膜３を堆積し、その上部に断面構造が台
形態様の第２シリコン基板４を形成する。
【０００９】その次に、第２シリコン基板４を含む全体
構造の上部の表面にゲート酸化膜５を形成し、このゲー
ト酸化膜５上にゲート電極６を形成する。
【００１０】ところで、前記第２シリコン基板４が傾斜
し、アクティブ領域の縁の厚さがアクティブ領域の中間
部分の厚さより小さくなるためディプリーション（ｄｅ
ｐｌｅｔｉｏｎ）領域の深さが第２シリコン基板４の厚
さに制限される。
【００１１】従って、ディプリート（ｄｅｐｌｅｔｅ）
されたバルクの電荷重（ＱB ）が第２シリコン基板４の
厚さにより制限されるため半導体素子の閾電圧（ｔｈｒ
ｅｓｈｏｌｄ ｖｏｌｔａｇｅ）は小さくなる。
【００１２】 ＶT ＝ＶFB＋ＱB ／ＣOX ・・・・・（１） ＣOX＝εOX／ｔOX ・・・・・（２） ここで、ＶT は閾電圧、ＶFBはフラットバンド電圧、Ｑ
B はバルク電荷、ＣOXは酸化膜の充電容量、εOXは酸化
膜誘電率、ｔOXはゲート酸化膜の厚さである。
【００１３】このように、アクティブ領域に用いられる
第２シリコン基板４の下部の縁部（Ａ）はドーピングを
高くしても閾電圧を高めることができなくなる。
【００１４】従って、第２シリコン基板４の中間部分と
縁部（Ａ）の閾電圧の差のためゲート電圧（ＶG ）の変
化によるドレイン電流（ＩD ）の特性、即ち、図３のよ
うに、変曲点（Ｂ）が生じる特性を有することになる。
【００１５】
【発明が解決しようとする課題】以上のように、従来の
半導体素子においてはこのようなゲート電圧（ＶG ）の
変化によるドレイン電流（ＩD ）の特性が変曲点（Ｂ）
が生じる特性を有しているため、ＳＯＩ素子の閾電圧を
調節することが困難である。
【００１６】従って、従来の半導体素子においては第２
シリコン基板の縁の形体により半導体素子の特性が変る
ため半導体素子の製造工程収率が低下する。
【００１７】そのため、従来の半導体素子及び製造方法
は半導体素子の高集積化には適合しない。
【００１８】ここに、本発明は従来技術の問題点を解決
するため考案したものであり、閾電圧調節が容易となる
ようにして半導体素子の製造工程収率を向上させること
ができる半導体素子及びその製造方法を提供することに
目的がある。
【００１９】
【課題を解決するための手段】目的を達成するために、
本発明の半導体素子は、シリコン基板と、シリコン基板
上に形成された第１シリコン酸化膜と、第１シリコン酸
化膜上に形成された活性層と、活性層の両側面に形成さ
れた第２シリコン酸化膜と、活性層上に形成されたゲー
ト酸化膜と、ゲート酸化膜上に形成されたゲート電極
と、ゲート電極両側の活性層に形成されたソース／ドレ
イン拡散領域を含み構成されることをその特徴とする。
【００２０】また、本発明による半導体素子の製造方法
は、シリコン基板を提供する工程と、シリコン基板の上
部に第１シリコン酸化膜と活性層を形成する工程と、活
性層上に第２シリコン酸化膜と第２シリコン酸化膜上に
窒化膜を形成する工程と、窒化膜とシリコン酸化膜を選
択的に除去する工程と、選択的に除去されて残る窒化膜
をマスクにして第２シリコン基板に不純物を注入してド
ーピング領域を形成する工程と、窒化膜をマスクにして
活性層を酸化させ第２シリコン酸化膜を形成する工程
と、窒化膜とシリコン酸化膜を除去し活性層にゲート酸
化膜とゲート電極を順次形成する工程と、ゲート電極両
側の活性層に不純物をイオン注入してソース／ドレイン
拡散領域を形成する工程を含み構成されることを特徴と
する。
【００２１】
【発明の実施の形態】以下、本発明の一実施形態を添付
の図を参照して詳細に説明する。
【００２２】図４は、図１のIV−IV線に相当する線にお
ける本発明のＭＯＳＦＥＴ断面図である。
【００２３】図４に示すように、本発明によるＳＯＩ構
造を有するＭＯＳＦＥＴは第１シリコン基板１１と、こ
の第１シリコン基板１１上に形成される第１シリコン酸
化膜１２と、この第１シリコン酸化膜１２上に形成され
る第２シリコン基板１３ｂと、このシリコン基板１３ｂ
の両側面に形成される第２シリコン酸化膜１７と、第２
シリコン基板１３ｂ上に形成されるゲート酸化膜１８ａ
と、このゲート酸化膜１８ａ上に形成されるゲート電極
１９ａと、このゲート電極１９ａ両側の第２シリコン基
板１３ｂに形成されるソース／ドレイン拡散領域２０を
含み構成される。
【００２４】この際、第２シリコン基板１３ｂの側面と
第２シリコン酸化膜１７の界面には、閾電圧を高めるた
め第２シリコン基板１３ｂとは逆タイプのドーピング領
域１６ａが形成されている。
【００２５】また、第２シリコン基板１３ｂは活性層に
用いられる。
【００２６】さらに、本実施形態による半導体素子の製
造方法を図６〜図９を参照して説明すると次の通りであ
る。
【００２７】図５〜図９は、本発明によるＭＯＳＦＥＴ
の工程図である。
【００２８】図５に示すように、第１シリコン基板１１
の上部に第１シリコン酸化膜１２を形成し、第１シリコ
ン酸化膜１２上に第２シリコン基板１３を順次形成す
る。
【００２９】次いで、第２シリコン基板１３上にストレ
ス緩衝用シリコン酸化膜１４と窒化膜１５を形成する。
【００３０】この際、ストレス緩衝用シリコン酸化膜１
４と窒化膜１５との間にポリシリコン層を形成し、ＰＢ
Ｌ（ｐｏｌｙ ｂｕｆｆｅｄ ＬＯＣＯＳ）工程で第２
酸化膜を形成することもできる。
【００３１】その次に、図６に示すように、アクティブ
領域となる部分を除いた部分にある窒化膜１５とシリコ
ン酸化膜１４を選択的に除去し、シリコン酸化膜パター
ン１５ａと窒化膜パターン１４ａを形成する。
【００３２】次いで、アクティブ領域の縁部分に閾電圧
を高くするために、ＮＭＯＳＦＥＴの場合には、Ｐ型不
純物（又はＰＭＯＳＦＥＴの場合Ｎ型不純物）を露出し
た第２シリコン基板１３にイオン注入してドーピング領
域１６を形成する。
【００３３】この際、閾電圧を高くするために形成する
ドーピング領域１６は、場合により形成しないこともあ
り得る。
【００３４】その次に、図７に示すように、窒化膜パタ
ーン１５ａをマスクに用いて露出した第２シリコン基板
１３ａを約８００〜１２００℃の温度下で酸化させ第２
シリコン酸化膜１７を形成する。
【００３５】この際、第２シリコン酸化膜１７の形成工
程は一般的なＬＯＣＯＳ工程により素子分離酸化膜を形
成する場合と同様である。
【００３６】また、この酸化工程の際に、第２シリコン
酸化膜１７の上部側が多く酸化し、下部側が少なく酸化
することにより第２シリコン酸化膜１７の側面が傾斜し
た形体を有することになる。
【００３７】この際、ドーピング領域１６は酸化工程の
際に、拡散されて傾斜した形態を有することになる。
【００３８】さらに、第２シリコン酸化膜１７は第２シ
リコン基板１３ｂの高さよりさらに厚く形成する。
【００３９】この酸化工程の際に第２シリコン基板１３
ａは側面が台形態様の第２シリコン基板１３ｂに変化す
る。
【００４０】次いで、図８に示すように、シリコン基板
１３ｂと第２シリコン酸化膜１７上にシリコン酸化膜１
８を形成し、このシリコン酸化膜１８上に導電層１９を
形成する。
【００４１】その次に、ゲート電極マスクを用いてシリ
コン酸化膜１８と導電層１９を選択的に除去し、ゲート
酸化膜１８ａとゲート電極１９ａを形成する。
【００４２】次いで、図９に示すように、ゲート電極１
９ａ両側の第２シリコン基板１３ｂに高濃度不純物をイ
オン注入してソース／ドレイン拡散領域２０を形成す
る。
【００４３】
【発明の効果】本発明による半導体素子及びその製造方
法においてはアクティブ領域に用いる第２シリコン基板
の両側面に厚いシリコン酸化膜を形成して閾電圧を高め
ることができるので、素子の電気的特性が劣化するのを
防止することができる。
【００４４】従って、本発明による半導体素子及びその
製造方法においては閾電圧調節が容易なので半導体素子
の製造工程収率を向上させることができる。
【図面の簡単な説明】
【図１】従来の一般的なＭＯＳＦＥＴのレイアウト図。
【図２】図１のII−II線による従来のＳＯＩ（Ｓｉｌｉ
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥ
Ｔ断面図。
【図３】従来ＳＯＩ構造のＭＯＳＦＥＴ動作特性図。
【図４】図１のIV−IV線に相当する線における本発明の
一実施形態のＭＯＳＦＥＴ断面図。
【図５】本発明の一実施形態によるＭＯＳＦＥＴの工程
断面図。
【図６】本発明の一実施形態によるＭＯＳＦＥＴの工程
断面図。
【図７】本発明の一実施形態によるＭＯＳＦＥＴの工程
断面図。
【図８】本発明の一実施形態によるＭＯＳＦＥＴの工程
断面図。
【図９】本発明の一実施形態によるＭＯＳＦＥＴの工程
断面図。
【符号の説明】
１１… 第１シリコン基板 １２… 第１シリコン酸化膜 １３… 第２シリコン基板 １４… シリコン酸化膜 １５… 窒化膜 １６… ドーピング領域 １７… 第２シリコン酸化膜 １８ａ… ゲート酸化膜 １９ａ… ゲート電極 ２０… ソース／ドレイン拡散領域

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板；前記シリコン基板上に形
    成された第１シリコン酸化膜；前記第１シリコン酸化膜
    上に形成された活性層；前記活性層の両側面に形成され
    た第２シリコン酸化膜；前記活性層上に形成されたゲー
    ト酸化膜と、前記ゲート酸化膜上に形成されたゲート電
    極；前記ゲート電極両側の前記活性層に形成されたソー
    ス／ドレイン拡散領域；を含み構成されることを特徴と
    する半導体素子。
  2. 【請求項２】 前記活性層は、シリコン基板層で成るこ
    とを特徴とする請求項１記載の半導体素子。
  3. 【請求項３】 前記活性層と前記第２シリコン酸化膜の
    界面に、ドーピング領域が形成されていることを特徴と
    する請求項１記載の半導体素子。
  4. 【請求項４】 前記ドーピング領域は、前記活性層とは
    逆タイプを有する不純物でなることを特徴とする請求項
    ３記載の半導体素子。
  5. 【請求項５】 前記活性層の両側面は、斜めに形成され
    ていることを特徴とする請求項１記載の半導体素子。
  6. 【請求項６】 シリコン基板を提供する工程；前記シリ
    コン基板の上部に第１シリコン酸化膜と活性層を順次形
    成する工程；前記活性層上にシリコン酸化膜を形成し、
    前記シリコン酸化膜上に窒化膜を形成する工程；前記窒
    化膜と前記シリコン酸化膜を選択的に除去する工程；前
    記選択的に除去された窒化膜をマスクとして前記活性層
    両側を酸化させ第２シリコン酸化膜を形成する工程；前
    記窒化膜と前記シリコン酸化膜を除去し、前記活性層に
    ゲート酸化膜とゲート電極を順次形成する工程；前記ゲ
    ート電極両側の前記活性層に、不純物をイオン注入して
    ソース／ドレイン拡散領域を形成する工程；を含み構成
    されることを特徴とする半導体素子の製造方法。
  7. 【請求項７】 前記活性層は、シリコン基板層で形成す
    ることを特徴とする請求項６記載の半導体素子の製造方
    法。
  8. 【請求項８】 前記活性層の両側面は、前記第２シリコ
    ン酸化膜形成の際に傾めに形成されることを特徴とする
    請求項６記載の半導体素子の製造方法。
  9. 【請求項９】 前記第２シリコン酸化膜は、前記露出し
    た活性層を約８００〜１２００℃の温度下で酸化させ形
    成することを特徴とする請求項６記載の半導体素子の製
    造方法。
  10. 【請求項１０】 前記第２シリコン酸化膜は、前記活性
    層の高さより厚く形成することを特徴とする請求項６記
    載の半導体素子の製造方法。
  11. 【請求項１１】 前記第２シリコン酸化膜は、前記シリ
    コン酸化膜と前記窒化膜との間にポリシリコン層を堆積
    し、ＬＯＣＯＳ工程により形成することを特徴とする請
    求項６記載の半導体素子の製造方法。
  12. 【請求項１２】 前記選択的に除去されて残る前記窒化
    膜をマスクにし、前記活性層に不純物を注入してドーピ
    ング領域を形成する工程をさらに含んでなることを特徴
    とする請求項６記載の半導体素子製造方法。
  13. 【請求項１３】 前記ドーピング領域は、前記活性層と
    前記第２シリコン酸化膜との界面に形成することを特徴
    とする請求項１２記載の半導体素子。
  14. 【請求項１４】 前記ドーピング領域は、前記活性層と
    は逆のタイプを有する不純物でなることを特徴とする請
    求項１２記載の半導体素子。
  15. 【請求項１５】 前記ドーピング領域は、前記第２シリ
    コン酸化膜形成の際に前記活性層の側面にのみ残ってい
    ることを特徴とする請求項１２記載の半導体素子。
JP8171237A 1995-06-30 1996-07-01 半導体素子及びその製造方法 Pending JPH0923013A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950018870A KR0172548B1 (ko) 1995-06-30 1995-06-30 반도체 소자 및 그 제조방법
KR95-18870 1995-06-30

Publications (1)

Publication Number Publication Date
JPH0923013A true JPH0923013A (ja) 1997-01-21

Family

ID=19419295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8171237A Pending JPH0923013A (ja) 1995-06-30 1996-07-01 半導体素子及びその製造方法

Country Status (4)

Country Link
US (1) US5726082A (ja)
JP (1) JPH0923013A (ja)
KR (1) KR0172548B1 (ja)
CN (1) CN1076520C (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW323388B (ja) * 1995-08-21 1997-12-21 Hyundai Electronics Ind
US6093624A (en) * 1997-12-23 2000-07-25 Philips Electronics North America Corporation Method of providing a gettering scheme in the manufacture of silicon-on-insulator (SOI) integrated circuits
US7625783B2 (en) * 2005-11-23 2009-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and method for manufacturing the same
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
CN104362093B (zh) * 2014-10-14 2017-03-22 中国科学院上海微系统与信息技术研究所 一种soi器件结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5379383A (en) * 1976-12-24 1978-07-13 Toshiba Corp Production of semiconductor device
JPS5538066A (en) * 1978-09-12 1980-03-17 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS5740954A (en) * 1980-08-26 1982-03-06 Nec Corp Manufacture of semiconductor device on insulating substrate
JPH08162524A (ja) * 1994-11-30 1996-06-21 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4183134A (en) * 1977-02-15 1980-01-15 Westinghouse Electric Corp. High yield processing for silicon-on-sapphire CMOS integrated circuits
JPS5688354A (en) * 1979-12-20 1981-07-17 Toshiba Corp Semiconductor integrated circuit device
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
JP2507567B2 (ja) * 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
US4950618A (en) * 1989-04-14 1990-08-21 Texas Instruments, Incorporated Masking scheme for silicon dioxide mesa formation
JPH0637317A (ja) * 1990-04-11 1994-02-10 General Motors Corp <Gm> 薄膜トランジスタおよびその製造方法
JP3057792B2 (ja) * 1991-04-16 2000-07-04 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US5283456A (en) * 1992-06-17 1994-02-01 International Business Machines Corporation Vertical gate transistor with low temperature epitaxial channel
JP2536426B2 (ja) * 1993-09-21 1996-09-18 日本電気株式会社 半導体装置の製造方法
US5482871A (en) * 1994-04-15 1996-01-09 Texas Instruments Incorporated Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5379383A (en) * 1976-12-24 1978-07-13 Toshiba Corp Production of semiconductor device
JPS5538066A (en) * 1978-09-12 1980-03-17 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS5740954A (en) * 1980-08-26 1982-03-06 Nec Corp Manufacture of semiconductor device on insulating substrate
JPH08162524A (ja) * 1994-11-30 1996-06-21 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR0172548B1 (ko) 1999-02-01
CN1076520C (zh) 2001-12-19
CN1152800A (zh) 1997-06-25
KR970004079A (ko) 1997-01-29
US5726082A (en) 1998-03-10

Similar Documents

Publication Publication Date Title
US6392271B1 (en) Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
US6989570B2 (en) Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit
US3933529A (en) Process for the production of a pair of complementary field effect transistors
JPH0355984B2 (ja)
JPH0671043B2 (ja) シリコン結晶体構造の製造方法
KR0164079B1 (ko) 반도체 소자 및 그 제조방법
JP3954140B2 (ja) 半導体装置及びその製造方法
JPH07249770A (ja) 半導体装置及びその製造方法
JPH0923013A (ja) 半導体素子及びその製造方法
KR100344913B1 (ko) 반도체 장치의 제조 방법
JP2003298063A (ja) 電界効果トランジスタ
JP2850527B2 (ja) 半導体装置およびその製造方法
US4722912A (en) Method of forming a semiconductor structure
US5913115A (en) Method for producing a CMOS circuit
JP2021153163A (ja) 半導体装置の製造方法、および半導体装置
KR19980081779A (ko) Ｍｏｓ 트랜지스터와 그 제조 방법
JPS6344769A (ja) 電界効果型トランジスタ及びその製造方法
JPH06302826A (ja) 絶縁ゲート電界効果トランジスタ及びその製造方法
EP0258285A1 (en) Methods for fabricating transistors and mos transistors fabricated by such methods
JPS6333868A (ja) Ｍｉｓ型電界効果トランジスタの製造方法
JPS63227059A (ja) 半導体装置およびその製造方法
JPS63261728A (ja) 半導体装置の製造方法
JPH098308A (ja) 半導体素子のトランジスター及びその製造方法
JPH0766400A (ja) 半導体装置及びその製造方法
JP2001257346A (ja) 半導体集積回路装置