JPH0923011A

JPH0923011A - 半導体装置及びその製造方法

Info

Publication number: JPH0923011A
Application number: JP7169523A
Authority: JP
Inventors: Hiromi Shimamoto; 裕巳島本; Takeo Shiba; 健夫芝; Takashi Uchino; 俊内野; Kazuhiro Onishi; 和博大西; Yukihiro Kiyota; 幸弘清田; Kenichi Ohata; 賢一大畠
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1995-07-05
Filing date: 1995-07-05
Publication date: 1997-01-21

Abstract

(57)【要約】【目的】微細で高性能なMOSFETを提供する。【構成】チャネル領域となる単結晶シリコン層２を、面
異方性エッチング技術を用いて加工し、チャネル領域の
ゲート幅方向の断面がＶ字型の溝を有する構造とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関する。

【０００２】

【従来の技術】従来のＭＯＳ型電界効果トランジスタ(M
etal Oxide Semiconductor Field Effect Transisto
r：ＭＯＳＦＥＴ)に関する技術については、例えば、ヴ
ィエルエスアイテクノロジィ，第２版７巻，著
者：エスエムツェー，第４８３頁から４８７頁(VLS
I Technology, Second Edition, Edited by S.M.Sze,pp
483−487）に開示されており、図７に示した断面構造と
図８に示した平面構造を有している。ここで図７におい
て、Ｘ方向断面，Ｙ方向断面は、図８中にＸ方向線，Ｙ
方向線のそれぞれで示した断面図である。尚以下の説明
において、図７以外の図においても、Ｘ方向断面，Ｙ方
向断面はそれぞれこれと同じ位置関係及び方向で切断し
た場合の断面構造を示す。但し、図８の平面図は、マス
クパターンのレイアウト模式図として示してある。

【０００３】図７に示した従来のMOSFETは、下記の方法
によって製造されていた。初めに、周知のイオン打ち込
み技術を用いて、チャネル並びにソース・ドレイン拡散
層と反対導電型の不純物を注入し不純物層５を形成す
る。続いて、図示しない窒化膜をマスクにＬＯＣＯＳ酸
化を行い酸化膜１１を形成する。その後、窒化膜を除去
した部分をゲート酸化してゲート酸化膜１２を形成した
後、多結晶シリコンを堆積してパターニングすることに
よりゲート２１を形成していた。尚、図７で、参照符号
３及び４はソース又はドレイン拡散層、１３，１５は酸
化膜、１４は側壁酸化膜、３１はアルミニウム等の金属
電極、４０はコンタクト孔である。

【０００４】更に、従来のMOSFETの寄生容量を低減する
ことによって半導体回路の動作時間を低減できる技術と
して、シリコン・オン・インシュレータ（Silicon On
Insulator：ＳＯＩ）と呼ばれる構造を有したMOSFE
Tが知られており、例えば、ソリッドステートサー
キット，ＳＣ−７巻，ナンバー２(１９７２)第１３５頁
から１４５頁(Solid−State Circuits, Vol.SC−7, No.
2(1972),pp135−145)に開示されており、図５に示した
断面構造と図６に示した平面構造を有している。

【０００５】図５に示した従来のＳＯＩ構造のMOSFET
は、下記構造によって製造されていた。すなわち、始め
に、シリコン基板１の上に酸化膜１１を有し、酸化膜１
１の上に所望の厚さのシリコン層１２を有するＳＯＩ基
板を形成する。この後、周知のホトエッチング技術を用
いてシリコン層１２をパターニングし、この表面をゲー
ト酸化してゲート酸化膜１２を形成した後、多結晶シリ
コンを堆積してパターニングすることによりゲート２１
を形成していた。尚、図５で、３及び４はソース又はド
レイン拡散層、１３，１５は酸化膜、１４は側壁酸化
膜、３１はアルミニウム等の金属電極、４０はコンタク
ト孔である。

【０００６】

【発明が解決しようとする課題】従来のMOSFET並びにＳ
ＯＩ構造を有するMOSFETの何れも、シリコン基板表面が
基板裏面と水平で且つ平坦な部分にゲートを形成してい
た。このため、負荷駆動能力を向上するためには、ゲー
ト幅を増加する或いはゲート長を減少して相互コンダク
タンスを向上する必要があった。しかし、ゲート幅の増
加はMOSFETの占有面積が増加するため集積度の低下を招
き、ゲート長の減少はパンチスルーの問題を招くため、
これに対応するために製造プロセスが複雑となり、製品
価格の上昇は避けられなかった。

【０００７】また、MOSFETを形成する基板の結晶面方位
は、電子の移動度が最大となることと、界面準位密度が
この面で最低となることから、(１００)面を用いるのが
一般的であった。しかし、(１００)面は正孔の移動度が
最も低下するために、同一基板上にＣＭＯＳ回路を形成
した場合、ｐチャネルＭＯＳ(ＰＭＯＳ)はｎチャネルＭ
ＯＳ(ＮＭＯＳ)に比較して相互コンダクタンス(ｇｍ)が
低下する欠点があった。図９の回路図は、最も基本的な
ＣＭＯＳインバータ回路を示しており、図１０の平面図
は、このインバータ回路のマスクパターンのレイアウト
模式図を示している。現状でのＰＭＯＳのｇｍはＮＭＯ
Ｓの約１／２の値であり、両者の特性上のバランスを取
るために、ＰＭＯＳのゲート幅をＮＭＯＳの約２倍とし
ている。このため、ＰＭＯＳの占有面積が増大し、高集
積化の妨げとなっていた。

【０００８】本発明の目的は、微細で且つ高性能なMOSF
ETを実現する半導体装置及びその製造方法を提供するこ
とにある。

【０００９】本発明の他の目的は、従来に比較して占有
ゲート幅に対する実効ゲート幅の割合が大きく、微細で
高性能なMOSFETを実現する半導体装置及びその製造方法
を提供することにある。

【００１０】本発明の他の目的は、ＰＭＯＳの特性及び
占有面積がＮＭＯＳと同等であり、微細で高性能なＣＭ
ＯＳ・ＬＳＩを実現する半導体装置及びその製造方法を
提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、図１に示すように、支持基
板すなわちシリコン基板１上の第１の絶縁膜である二酸
化シリコン膜（以下、単に酸化膜と称する）１１を介し
て配置した、断面が複数のＶ字型の溝を有するシリコン
層２を有し、このシリコン層の支持基板と水平な表面と
支持基板に対し斜めの表面との一部を連続して覆うと共
に、シリコン層とはゲート酸化膜１２を介して形成され
た多結晶シリコン２１のゲートと、シリコン層の尾根筋
及び谷筋の方向をチャネル電流が流れる方向となる様
に、シリコン層の一方の表面から取り出されたソース引
き出し電極と、他方の表面から取り出されたドレイン引
き出し電極とから構成されていることを特徴とする。

【００１２】そして、半導体装置で、シリコン層２の支
持基板と水平な表面の結晶面方位が(１００)面となり、
シリコン層２の支持基板に対し斜めの表面の結晶面方位
が(１１１)面となる様に形成されていれば好適である。
更に、半導体装置で、シリコン層２の断面が分離された
台形状であり、台形状のシリコン層２の底面寸法が実効
ゲート長の１／２より薄く形成されていれば好適であ
る。更に、半導体装置を用いてＣＭＯＳ回路を構成する
際に、ＮＭＯＳのゲート酸化膜を介してゲートと接する
シリコン層２の主表面の結晶面方位が(１００)面である
ことと、PMOSのゲート酸化膜を介してゲートと接するシ
リコン層２の主表面の結晶面方位が(１１１)面となる様
に形成されていれば好適である。

【００１３】或いは、本発明の半導体装置は、半導体基
板に設けられたチャネルとなる拡散層５を有し、この拡
散層表面に断面が二等辺三角形の複数の溝を有し、拡散
層の水平な表面と溝内の斜め表面との一部を連続して覆
うと共に、拡散層５とはゲート酸化膜１２を介して形成
された多結晶シリコン２１のゲートと接し、拡散層表面
の溝筋の方向をチャネル電流が流れる方向となる様に、
拡散層５の一方の表面から取り出されたソース引き出し
電極と、他方の表面から取り出されたドレイン引き出し
電極とから構成されていることを特徴とする。そして半
導体装置で、拡散層５の水平表面の結晶面方位が(１０
０)面となり、拡散層５の溝内の斜め表面の結晶面方位
が(１１１)面となる様に形成されていれば好適である。
更に、半導体装置を用いてＣＭＯＳ回路を構成する際
に、ＮＭＯＳのゲート酸化膜を介してゲートと接する拡
散層５の主表面の結晶面方位が(１００)面であること
と、PMOSのゲート酸化膜を介してゲートと接する拡散層
５の主表面の結晶面方位が(111)面となる様に形成され
ていれば好適である。

【００１４】そして、目標を達成するために、本発明の
半導体装置の製造方法は、支持基板上に第１の絶縁膜，
低不純物濃度の第１の半導体層，第２の絶縁膜を順次堆
体した状態にする工程と、すなわち、図１２で言えば、
シリコン基板１上に酸化膜１１，単結晶シリコン層２，
酸化膜１６を順次備えた積層基板を形成する工程と、図
１３に示すように、酸化膜１６をエッチングマスクとし
て単結晶シリコン層２を面異方性エッチングしトランジ
スタの活性領域を形成する工程と、この単結晶シリコン
にゲート酸化膜１２を形成後にシリコン層を覆うように
高濃度不純物の多結晶シリコン膜２１と酸化膜１３を順
次を堆体する工程と、図１５に示すように多結晶シリコ
ン膜２１と酸化膜１３を所望形状にパターニングしてゲ
ートを形成する工程と、この多結晶シリコン膜と酸化膜
をマスクにしてソース・ドレインの浅い拡散層３を形成
する工程と、多結晶シリコン膜２１と酸化膜１３の側壁
に第３の酸化膜を設ける工程と、拡散層３より深い拡散
層４を形成する工程と、第４の酸化膜１５を堆積した後
に、これを所望形状にパターニングしてソース・ドレイ
ン並びにゲート引き出し電極を形成する工程とから成る
ことを特徴とする。

【００１５】また、支持基板上に第１の不純物層，第１
の絶縁膜を形成する工程と、すなわち図１８で言えば、
シリコン基板中に不純物層５と酸化膜１７を形成する工
程と、図１９に示すように、酸化膜１６をエッチングマ
スクとして不純物層５表面を面異方性エッチングしトラ
ンジスタの活性領域を形成する工程と、この不純物層に
ゲート酸化膜１２を形成後にこれを覆うように高濃度不
純物の多結晶シリコン膜２１と酸化膜１３を順次を堆体
する工程と、図２２に示すように多結晶シリコン膜２１
と酸化膜１３を所望形状にパターニングしてゲートを形
成する工程と、この多結晶シリコン膜と酸化膜をマスク
にしてソース・ドレインの浅い拡散層３を形成する工程
と、多結晶シリコン膜２１と酸化膜１３の側壁に第３の
酸化膜を設ける工程と、拡散層３より深い拡散層４を形
成する工程と、第４の酸化膜１５を堆積した後に、これ
を所望形状にパターニングしてソース・ドレイン並びに
ゲート引き出し電極を形成する工程とから成ることを特
徴とする。

【００１６】更に何れの製造方法でも、単結晶シリコン
層２を面異方性エッチングした後に、ゲート酸化膜の信
頼性を向上するため、単結晶シリコン層２を酸化しこれ
を除去することで、溝の内角を緩やかにする工程を付加
しても良い。

【００１７】

【作用】本発明の半導体装置は、チャネル領域となる単
結晶シリコン層或いは不純物拡散層を、面異方性エッチ
ング技術を用いて加工し、チャネル領域のゲート幅方向
の断面がＶ字型の溝を有する構造とするため、占有ゲー
ト幅に対して実効ゲート幅を増加出来る。この関係を図
１１を用いて説明する。図１１は、面異方性エッチング
のマスクとなる酸化膜の幅ａと、その酸化膜の間隔、す
なわち、溝の開口寸法ｂを一定とした場合の、占有ゲー
ト幅Ｗと実効ゲート幅Ｗ_effの関係を示した。本発明
は、殆んどの占有ゲート幅で、従来型のMOSFETに比べ大
きな実効ゲート幅を確保でき、Ｗ＝１０μｍではＷ_eff
＝１３μｍとなることが分かる。ここで、図１１で本
発明の実効ゲート幅が占有ゲート幅に対して階段的に変
化しており、これは、溝を一つ追加するのに、最低でも
溝の繰返し間隔ａ＋ｂの占有ゲート幅が必要なことによ
る。このことから、本構造を用いることで微細化が容易
となり、高性能なMOSFETの実現が可能となる。

【００１８】また、チャネル領域となる単結晶シリコン
層の表面の結晶面方位を(１００)面とし、面異方性エッ
チングにより形成される斜め表面の結晶面方位を(１１
１)面とし、これをＰＭＯＳに用いることで大幅な性能
向上が期待できる。MOSFETを形成する基板の結晶面方位
は(１００)面を用いるのが一般的であり、これは正孔の
移動度が最も低い面方位である。そこで、この構造を用
いて表面の主な結晶面方位を(１１１)面とすることで正
孔の移動度を増加させ、同時に実効ゲート幅を増加する
ことで、高い相互コンダクタンスを得ることができる。
結晶面方位を(１００)面から(１１１)面とすることで、
正孔の移動度は約４５％向上するため、実効ゲート幅が
占有ゲート幅の４０％増しとなるようにレイアウトすれ
ば、従来に比べ約２倍の相互コンダクタンスを得ること
ができる。従って、ＣＭＯＳ回路のＰＭＯＳに本発明の
構造を用いれば、ＰＭＯＳの占有面積をＮＭＯＳと同程
度とすることができ、回路の集積度が飛躍的に向上す
る。

【００１９】更に、この構造は１回の酸化膜の堆積とホ
トエッチング工程で行うこと、構造をＳＯＩ構造に適用
する場合、これらの工程を素子分離工程と兼用できるた
め製造工程数が通常のＭＯＳ型トランジスタの製造方法
と同等であり、製造価格の上昇を回避することができ
る。

【００２０】

【実施例】次に、本発明の半導体装置及びその製造方法
の実施例につき、添付図面を参照しながら以下詳細に説
明する。尚、添付図面で、理解を容易にするために要部
は他の部分よりも拡大されて示されている。

【００２１】＜実施例１＞第１の実施例について図１及
び図２を用いて説明する。図１は本発明の半導体装置の
一実施例を示すＳＯＩ構造のMOSFETの要部の断面図であ
り、図２はその平面構造を模式的に示したレイアウトパ
ターン図である。ここで図１で、Ｘ方向断面，Ｙ方向断
面は、図２中にＸ方向線，Ｙ方向線のそれぞれで示した
断面図である。尚、図１以外の図でも、Ｘ方向断面，Ｙ
方向断面はそれぞれこれと同じ位置関係及び方向で切断
した場合の断面構造を示す。

【００２２】図１に示すように本発明に半導体装置は支
持基板、すなわち、シリコン基板１上の第１の絶縁膜で
ある二酸化シリコン膜１１を介して配置した、断面が複
数のＶ字型の溝を持つシリコン層２を有し（本実施例の
場合、溝の数は４）、図１のＹ方向断面に示したよう
に、多結晶シリコン２１のゲートはゲート酸化膜１２を
介してシリコン層２の水平表面と斜め表面との一部に接
しており、多結晶シリコン２１が溝内に埋め込まれる構
造となっている。また、シリコン層の溝筋の方向をチャ
ネル電流が流れる方向となる様に、シリコン層の一方の
水平表面及び斜め表面からソース引き出し電極を取り出
し、他方の水平表面及び斜め表面からドレイン引き出し
電極を取り出している。このため、実効的なゲート幅は
シリコン層２の水平表面と斜め表面との和となり、占有
ゲート幅に対して実効ゲート幅を増加することができ
る。またこれに付随して、ソース並びにドレイン拡散層
と引き出し電極との接触面積が増加し、ソース・ドレイ
ンの寄生抵抗（この場合はコンタクト抵抗）を低減でき
る。

【００２３】また、半導体装置を用いてＣＭＯＳ回路を
構成する際に、ＮＭＯＳのシリコン層２の主表面の結晶
面方位が(１００)面であることと、即ち、ＮＭＯＳのチ
ャネルは溝のない平坦なシリコン層を用いることと、Ｐ
ＭＯＳのシリコン層２の主表面の結晶面方位が(１１１)
面とすること、即ちＰＭＯＳのチャネルには溝を設ける
ことで、ＮＭＯＳのキャリアである電子の移動度を低下
することなく、PMOSのキャリアである正孔の移動度を向
上することができる。

【００２４】更に、この構造の形成は１回の酸化膜の堆
積とホトエッチング工程で行うことと、これらの工程を
素子分離工程と兼用できることから、製造工程数が通常
のＳＯＩ構造のMOSFETの製造方法と同等であり、製造価
格の上昇を回避することができる。

【００２５】以下、図１に示した本発明の半導体装置の
製造方法の一例を図１２ないし図１６を用いて、それぞ
れ下記の(１)ないし(６)で順に説明する。ここで、図１
２ないし図１７は、本実施例による半導体装置の製造工
程を順に示した断面構造であり、図１の断面構造となる
前までの構造を示している。

【００２６】（１）図１２に示すように周知のＳＯＩ技
術を用いて、シリコン基板１上に二酸化シリコン１１と
この上に単結晶シリコン２を備えた、ＳＯＩ基板を形成
する。即ち、支持基板となるシリコン基板１及び素子側
基板となる単結晶シリコン基板の２枚の基板上にそれぞ
れ酸化膜を熱酸化或いはＣＶＤを用いて形成し、それぞ
れ或いは何れか一方の酸化膜表面を研削・研磨して平坦
にした後、表面を清浄にして酸化膜同士を対抗させ、熱
圧着することにより酸化膜同士が一体化して酸化膜１１
となり、シリコン基板１と素子側基板が酸化膜１１を介
して接着する。素子側基板を研削・研磨して所要厚さの
単結晶シリコン層２とすることにより、SOI基板が形成
される。この時、素子側基板となる単結晶シリコン基板
の表面の結晶面方位が(１００)面となるようにする。

【００２７】このようにして形成されたＳＯＩ基板上
に、酸化膜１６をＣＶＤ法により堆積し、シリコン基板
１，酸化膜１１，単結晶シリコン層２、及び酸化膜１２
の４層が順次積層された積層基板を形成する。

【００２８】（２）図１３に示すようにホトエッチング
技術を用いて、ホトレジストのパターンを形成後このホ
トレジストパターンをマスクに酸化膜１２を異方性ドラ
イエッチングし、レジストを除去した後に、面異方性エ
ッチング技術を用いて酸化膜１２をマスクに単結晶シリ
コン層２をパターニングする。この時、シリコン層表面
の結晶面方位が(１００)面であるため、ヒドラジンやＫ
ＯＨ水溶液を用いてエッチングすれば、(１１１)面は殆
んどエッチングされないため、酸化膜１２の端部を開口
部とするＶ字型の溝が精度良く形成される。これによ
り、溝内の表面の結晶面方位が(１１１)面となる。

【００２９】（３）図１４に示すように、この後、エッ
チングマスク用の酸化膜１２を除去した後に、シリコン
層２の表面をゲート酸化して、例えば、膜厚５ｎｍのゲ
ート酸化膜１２を形成する。ここで、このゲート酸化膜
の形成前に、ＭＯＳの閾値の調整やパンチスルーを抑制
するために、ソース・ドレインと反対導電型の不純物を
ゲート下部となるシリコン層２にイオン打ち込み、続い
て例えば、８００ないし900℃，６０分程度の熱処理を
施してもよい。更に、ゲート酸化膜の信頼性を向上する
ために、ゲート酸化前にシリコン層２の表面を酸化しこ
れを除去する工程を加えても良い。これにより、溝の角
の部分がなだらか形状となり、ゲート酸化膜の厚さを均
一にすることができる。次に、基板表面に１０²⁰／cm³
以上の高濃度の不純物を有する多結晶シリコン膜２１
を、ＣＶＤ法により図１４に示すようにシリコン層２の
溝が埋まる程度の厚さ、すなわち、少なくとも溝開口部
の寸法の１／２の厚さになるように堆積する。ここで、
高濃度の不純物を含む多結晶シリコン２１の堆積の換わ
りに、低不純物濃度の多結晶シリコンの堆積とイオン打
ち込みによる不純物注入とを組み合わせても、或いはタ
ングステン等の金属材料を用いても良い。この後、熱酸
化或いはＣＶＤを用いて基板表面に酸化膜１３を用いて
形成する。

【００３０】（４）図１５に示すように周知のホトエッ
チング技術を用いて、ゲートとなる部分を残す様に酸化
膜１３と多結晶シリコン２１をパターニングする。この
後、イオン打ち込み技術を用いて単結晶シリコン２へ不
純物を注入し、続いて熱処理を施し、後にソース・ドレ
インとなる不純物層３を形成する。

【００３１】（５）図１６に示すようにこの後、熱酸化
或いはＣＶＤを用いて基板表面に酸化膜１４を用いて形
成し、続いて、異方性エッチング技術を用いて酸化膜１
４の膜厚分だけエッチングを行い、酸化膜１３と多結晶
シリコン２１の側壁に酸化膜１４を残す。この後、イオ
ン打ち込み技術を用いて単結晶シリコン２へ不純物を注
入し、続いて熱処理を施し、先の不純物層３と同一導電
型で且つ拡散深さの深い不純物層４を形成する。

【００３２】（６）図１７に示すようにＣＶＤ法を用い
て基板表面に酸化膜１５を設ける。ホトエッチング技術
を用いて所要箇所にコンタクト孔を形成する。

【００３３】以上の工程の（１）ないし（６）で説明し
た製造工程を経た後、ホトエッチング技術を用いて所要
箇所にコンタクト孔を形成し、次に、アルミニウム電極
を形成すれば、図１に示す高性能なＳＯＩ構造のMOSFET
を実現することができる。

【００３４】＜実施例２＞第２の実施例について図３及
び図４を用いて説明する。図３は本発明の半導体装置の
別のMOSFETの要部の断面図であり、図４はその平面構造
を模式的に示したレイアウトパターン図である。ここで
図３で、Ｘ方向断面，Ｙ方向断面は、図４中にＸ方向
線，Ｙ方向線のそれぞれで示した断面構造の模式図であ
る。尚、図１以外の図でも、Ｘ方向断面，Ｙ方向断面は
それぞれこれと同じ位置関係及び方向で切断した場合の
断面構造を示す。

【００３５】図３に示すように、本発明に半導体装置は
支持基板、すなわち、シリコン基板１中にチャネルとな
る第１の不純物層と、基板上にＬＯＣＯＳ酸化膜１７を
有し、第１の不純物層表面の一部に、Ｖ字型の溝を有し
（本実施例の場合、溝の数は３）、図３のＹ方向断面に
示したように、多結晶シリコン２１のゲートはゲート酸
化膜１２を介して不純物層５の水平表面と斜め表面との
一部に接しており、多結晶シリコン２１が溝内に埋め込
まれる構造となっている。また、シリコン層の溝筋の方
向をチャネル電流が流れる方向となる様に、シリコン層
の一方の水平表面及び斜め表面からソース引き出し電極
を取り出し、他方の水平表面及び斜め表面からドレイン
引き出し電極を取り出している。このため、実効的なゲ
ート幅はチャネル領域となる不純物層５の水平表面と斜
め表面との和となり、占有ゲート幅に対して実効ゲート
幅を増加することができる。またこれに付随して、ソー
ス並びにドレイン拡散層と引き出し電極との接触面積が
増加し、ソース・ドレインのコンタクト抵抗を低減でき
る。

【００３６】また、半導体装置を用いてＣＭＯＳ回路を
構成する際に、ＮＭＯＳの不純物層５の主表面の結晶面
方位が(１００)面であることと、即ち、ＮＭＯＳのチャ
ネルは溝のない平坦なシリコン層を用いることと、ＰＭ
ＯＳの不純物層５の主表面の結晶面方位が(１１１)面と
すること、即ち、ＰＭＯＳのチャネルには溝を設けるこ
とで、ＮＭＯＳのキャリアである電子の移動度を低下す
ることなく、ＰＭＯＳのキャリアである正孔の移動度を
向上することができる。

【００３７】更に、この構造の形成は１回の酸化膜の堆
積とホトエッチング工程で行うこととから、製造工程数
が通常のMOSFETの製造方法と同等であり、製造価格の上
昇を回避することができる。

【００３８】以下、図３に示した本発明の半導体装置の
製造方法の一例を図１８ないし図２３を用いて、それぞ
れ下記の(７)ないし(１２)で順に説明する。ここで、図
１８ないし図２３は、本実施例による半導体装置の製造
工程を順に示した断面構造であり、図３の断面構造とな
る前までの構造を示している。

【００３９】（７）初めに、図１８に示すように、周知
のイオン打ち込み技術を用いて、シリコン基板１にソー
ス・ドレイン拡散層と反対導電型の不純物を注入し不純
物層５を形成する。続いて、図示しない窒化膜をマスク
にＬＯＣＯＳ酸化を行い酸化膜１７を形成する。この
時、素子側基板となる単結晶シリコン基板の表面の結晶
面方位が(１００)面となるようにする。

【００４０】（８）その後、図１９に示すように、シリ
コン基板上に酸化膜１６をＣＶＤ法により堆積し、続い
て、ホトエッチング技術を用いて、酸化膜１６をパター
ニングする。次に、この酸化膜１６をマスクに面異方性
エッチング技術を用いてシリコン不純物層５をパターニ
ングする。この時、シリコン層表面の結晶面方位が(１
００)面であるため、ヒドラジンやＫＯＨ水溶液を用い
てエッチングすれば、(１１１)面は殆んどエッチングさ
れないため、酸化膜１２の端部を開口部とするＶ字型の
溝が精度良く形成できる。このため、溝内の表面の結晶
面方位が(１１１)面となる。

【００４１】（９）この後、図２０に示すように、エッ
チングマスク用の酸化膜１２を除去した後に、シリコン
不純物層５の表面をゲート酸化して、例えば、膜厚５ｎ
ｍのゲート酸化膜１２を形成する。ここで、このゲート
酸化膜の形成前に、ＭＯＳの閾値の調整やパンチスルー
を抑制するために、ソース・ドレインと反対導電型の不
純物をゲート下部となる不純物層５にイオン打ち込み、
続いて例えば、８００ないし９００℃，６０分程度の熱
処理を施してもよい。更に、ゲート酸化膜の信頼性を向
上するために、ゲート酸化前にシリコン層２の表面を酸
化しこれを除去する工程を加えても良い。これにより、
溝の角の部分がなだらか形状となり、ゲート酸化膜の厚
さを均一にすることができる。

【００４２】（１０）次に、図２１に示すように、基板
表面に１０²⁰／cm³以上の高濃度の不純物を有する多結
晶シリコン膜２１を、ＣＶＤ法により図２１に示すよう
に不純物層５の溝が埋まる程度の厚さ、すなわち少なく
とも溝開口部の寸法の１／２の厚さになるように堆積す
る。ここで、高濃度の不純物を含む多結晶シリコン２１
の堆積の換わりに、低不純物濃度の多結晶シリコンの堆
積とイオン打ち込みによる不純物注入とを組み合わせて
も、或いはタングステン等の金属材料を用いても良い。
この後、熱酸化或いはＣＶＤを用いて基板表面に酸化膜
１３を用いて形成する。

【００４３】（１１）次に、図２２に示すように、周知
のホトエッチング技術を用いて、ゲートとなる部分を残
す様に酸化膜１３と多結晶シリコン２１をパターニング
する。この後、イオン打ち込み技術を用いて基板表面へ
不純物を注入し、続いて熱処理を施し、後にソース・ド
レインとなる不純物層３を形成する。

【００４４】（１２）この後、図２３に示すように、熱
酸化或いはＣＶＤを用いて基板表面に酸化膜１４を用い
て形成し、続いて、異方性エッチング技術を用いて酸化
膜１４の膜厚分だけエッチングを行い、酸化膜１３と多
結晶シリコン２１の側壁に酸化膜１４を残す。この後、
イオン打ち込み技術を用いて単結晶シリコン２へ不純物
を注入し、続いて熱処理を施し、先の不純物層３と同一
導電型で且つ拡散深さの深い不純物層４を形成する。次
に、ＣＶＤ法を用いて基板表面に酸化膜１５を設ける。

【００４５】以上の工程の（７）ないし（１２）で説明
した製造工程を経た後、ホトエッチング技術を用いて所
要箇所にコンタクト孔を形成し、更に、アルミニウム電
極を形成すれば、図３に示す高性能なMOSFETを実現する
ことができる。

【００４６】＜実施例３＞第３の実施例について図２４
及び図２５を用いて説明する。図２４は本発明の半導体
装置の一実施例を示すＳＯＩ構造のMOSFETの要部の断面
図であり、図２５はその平面構造を模式的に示した説明
図である。ここで図２４で、Ｘ方向断面，Ｙ方向断面
は、図２５中にＸ方向線，Ｙ方向線のそれぞれで示した
断面図である。

【００４７】図２４に示すように本発明の半導体装置は
支持基板、すなわち、シリコン基板１上の第１の絶縁膜
である二酸化シリコン膜１１を介して配置した、断面が
分離された台形のシリコン層２を有し、且つこのシリコ
ン層２が近接して並行に配置され（本実施例の場合、台
形の数は３）、図２４のＹ方向断面に示したように、多
結晶シリコン２１のゲートはゲート酸化膜１２を介して
複数のシリコン層２の水平表面と斜め表面との一部に接
しており、多結晶シリコン２１が溝内に埋め込まれる構
造となっている。また、シリコン層の谷筋の方向をチャ
ネル電流が流れる方向となる様に、複数のシリコン層の
一方の水平表面及び斜め表面からソース引き出し電極を
取り出し、他方の水平表面及び斜め表面からドレイン引
き出し電極を取り出している。

【００４８】このため、実効的なゲート幅は複数のシリ
コン層２の水平表面と斜め表面との和となり、占有ゲー
ト幅に対して実効ゲート幅を増加することができる。ま
た、これに付随して、ソース並びにドレイン拡散層と引
き出し電極との接触面積が増加し、ソース・ドレインの
寄生抵抗（この場合はコンタクト抵抗）を低減できる。
更に、本構造は台形状のシリコン層２の斜め表面を表裏
面とするダブルゲート構造が実現でき、この台形状のシ
リコン層２の底面寸法を実効ゲート長の１／２より薄く
すれば、容易にチャネル領域を空乏化できるので、短チ
ャネル化しても、ソース・ドレイン間のパンチスルーを
制御でき、短チャネル効果を除去できる。

【００４９】従って、従来、この短チャネル効果を抑制
するために設けていたチャネル領域への高不純物濃度の
導入が不要となるので、チャネル領域の不純物濃度を低
減でき、相互コンダクタンスが増加する利点もある。

【００５０】更に、半導体装置を用いてＣＭＯＳ回路を
構成する際に、ＮＭＯＳのシリコン層２の主表面の結晶
面方位が(１００)面であることと、即ち、ＮＭＯＳのチ
ャネルは溝のない平坦なシリコン層を用いることと、Ｐ
ＭＯＳのシリコン層２の主表面の結晶面方位が(１１１)
面とすること、即ち、ＰＭＯＳのチャネルには溝を設け
ることで、ＮＭＯＳのキャリアである電子の移動度を低
下することなく、ＰＭＯＳのキャリアである正孔の移動
度を向上することができる。

【００５１】更に、この構造の形成は１回の酸化膜の堆
積とホトエッチング工程で行うことと、これらの工程を
素子分離工程と兼用できることから、製造工程数が通常
のＳＯＩ構造のＭＯＳＦＥＴの製造方法と同等であり、
製造価格の上昇を回避することができる。

【００５２】尚、本発明の半導体装置は第１の実施例と
同じ製造方法で実現でき、単結晶シリコン層２のマスク
パターンのレイアウトのみ変更すれば良い。

【００５３】＜実施例４＞次に、第４の実施例について
図２６を用いて説明する。図２６は、第１ないし第３の
実施例に示す何れかの半導体装置を用いた、ＣＭＯＳイ
ンバータ回路のマスクパターンのレイアウト模式図の一
例を示している。第１ないし第３の実施例に示す何れか
の半導体装置を用いてＣＭＯＳ回路を構成すれば、同一
シリコン基板上で、ＮＭＯＳのチャネルの主表面の結晶
面方位が(１００)面とし、且つPMOSのチャネルの主表面
の結晶面方位が(１１１)面とすることができ、ＮＭＯＳ
のキャリアである電子の移動度を低下することなく、Ｐ
ＭＯＳのキャリアである正孔の移動度を向上することが
できる。更に、ＰＭＯＳは占有ゲート幅に対して実効ゲ
ート幅が増加するので大幅な性能向上が期待できる。こ
のため、ＮＭＯＳとＰＭＯＳの占有面積をほぼ同一とす
ることができ、高集積化が可能となる。

【００５４】＜実施例５＞次に、第５の実施例について
図２７を用いて説明する。図２６は、第１又は第３の実
施例に示す何れかの半導体装置を用いた、ＣＭＯＳイン
バータ回路のマスクパターンのレイアウト模式図の一例
を示している。第１又は第３の実施例に示す何れかの半
導体装置を用いてＣＭＯＳ回路を構成すれば、同一シリ
コン基板上で、ＮＭＯＳのチャネルの主表面の結晶面方
位が(１００)面とし、且つＰＭＯＳのチャネルの主表面
の結晶面方位が(１１１)面とすることができ、ＮＭＯＳ
のキャリアである電子の移動度を低下することなく、Ｐ
ＭＯＳのキャリアである正孔の移動度を向上することが
できる。また、ＰＭＯＳは占有ゲート幅に対して実効ゲ
ート幅が増加するので大幅な性能向上が期待できる。こ
のため、ＮＭＯＳとＰＭＯＳの占有面積をほぼ同一とす
ることができ、高集積化が可能となる。更に、図２７に
示すように、単結晶シリコン層２のマスクパターンのレ
イアウトを変更して、ＮＭＯＳのソースおよび／または
ドレインが、ＰＭＯＳのソースおよび／またはドレイン
と共通のコンタクト孔によって電極に引き出しているた
め、微細化に極めて好適である。

【００５５】

【発明の効果】本発明によれば、チャネル領域となる単
結晶シリコン層を、面異方性エッチング技術を用いて加
工し、チャネル領域のゲート幅方向の断面がＶ字型の溝
を有する構造とするため、占有ゲート幅に対して実効ゲ
ート幅を増加出来る。このため、本構造を用いることで
微細化が容易となり、高性能なMOSFETの実現が可能とな
る。

【００５６】また、チャネル領域となる単結晶シリコン
層の表面の結晶面方位を(１００)面とし、面異方性エッ
チングにより形成される斜め表面の結晶面方位を(１１
１)面とし、これをＰＭＯＳに用いることで大幅な性能
向上が期待できる。従って、ＣＭＯＳ回路のＰＭＯＳに
本発明の構造を用いれば、ＰＭＯＳの占有面積をNMOSと
同程度とすることができ、回路の集積度が飛躍的に向上
する。

【００５７】更に、この構造は１回の酸化膜の堆積とホ
トエッチング工程で行うこと、この構造をＳＯＩ構造に
適用する場合、これらの工程を素子分離工程と兼用でき
るため製造工程数が通常のＭＯＳ型トランジスタの製造
方法と同等であり、製造価格の上昇を回避することがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す断面図。

【図２】図１に示した本発明の半導体装置の平面構造の
概略を示す説明図。

【図３】本発明の半導体装置の別の実施例を示す断面
図。

【図４】図３に示した本発明の半導体装置の平面構造の
概略を示す説明図。

【図５】従来のＳＯＩ構造のMOSFETを示す断面図。

【図６】図５に示した従来の半導体装置の平面構造の概
略を示す説明図。

【図７】従来のMOSFETを示す断面図。

【図８】図７に示した従来の半導体装置の平面構造の概
略を示す説明図。

【図９】ＣＭＯＳインバータの回路図。

【図１０】図９に示したＣＭＯＳインバータを実現する
従来の半導体装置の平面構造の概略を示す説明図。

【図１１】本発明の半導体装置における占有ゲート幅と
実効ゲート幅の関係を示す説明図。

【図１２】図１に示した半導体装置の製造方法を説明す
るための途中工程における断面図。

【図１３】図１２の次の製造工程における断面図。

【図１４】図１３の次の製造工程における断面図。

【図１５】図１４の次の製造工程における断面図。

【図１６】図１５の次の製造工程における断面図。

【図１７】図１６の次の製造工程における断面図。

【図１８】図３に示した半導体装置の製造方法を説明す
るための途中工程における断面図。

【図１９】図１８の次の製造工程における断面図。

【図２０】図１９の次の製造工程における断面図。

【図２１】図２０の次の製造工程における断面図。

【図２２】図２１の次の製造工程における断面図。

【図２３】図２２の次の製造工程における断面図。

【図２４】本発明の半導体装置の別の実施例を示す断面
図。

【図２５】図２４に示した本発明の半導体装置の平面構
造の概略を示す説明図。

【図２６】図９に示したＣＭＯＳインバータを実現する
本発明の半導体装置の平面構造の概略を示す説明図。

【図２７】図９に示したＣＭＯＳインバータを実現する
本発明の半導体装置の別の平面構造の概略を示す説明
図。

【符号の説明】

１…支持基板、２…単結晶シリコン、３，４，５…不純
物拡散層、１１，１２，１３，１４，１５，１６…二酸
化シリコン、２１…多結晶シリコン、３１…アルミ電
極、４０…コンタクト孔。

───────────────────────────────────────────────────── フロントページの続き (72)発明者内野俊東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大西和博東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清田幸弘東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大畠賢一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】支持基板上の第１の絶縁膜を介して配置し
た断面が複数のＶ字型の溝を有する第１のシリコン層を
有し、前記第１のシリコン層の支持基板と水平な表面と
前記第１のシリコン層の前記支持基板に対し斜めの表面
の各々の一部を連続して覆うと共に、前記第１のシリコ
ン層とはゲート酸化膜を介して形成されたゲートと、前
記第１のシリコン層の溝筋の方向をチャネル電流が流れ
る方向となる様に、前記第１のシリコン層の一方の表面
から取り出されたソース引き出し電極と、他方の表面か
ら取り出されたドレイン引き出し電極とから構成されて
いることを特徴とする半導体装置。
【請求項２】前記第１のシリコン層の前記支持基板と水
平な表面の結晶面方位が(１００)面となり、前記第１の
シリコン層の前記支持基板に対し斜めの表面の結晶面方
位が(１１１)面である請求項１に記載の半導体装置。
【請求項３】前記第１のシリコン層の断面形状が分離さ
れた台形であり、前記第１のシリコン層の断面方向の底
面寸法が実効ゲート長の１／２より薄く形成されている
請求項１または請求項２に記載の半導体装置。
【請求項４】同一のＳＯＩ基板に形成されているＮＭＯ
ＳとＰＭＯＳにおいて、前記NMOSのソースおよび／また
はドレインが、前記ＰＭＯＳのソースおよび／またはド
レインと共通のコンタクト孔によって電極に引き出され
ている請求項１，２または３に記載の半導体装置。
【請求項５】同一基板に形成されているＮＭＯＳとＰＭ
ＯＳにおいて、前記ＮＭＯＳのゲート酸化膜を介してゲ
ートと接するシリコン層の主表面の結晶面方位が(１０
０)面であることと、前記ＰＭＯＳのゲート酸化膜を介
してゲートと接するシリコン層の主表面の結晶面方位が
(１１１)面である請求項１，２，３または４に記載の半
導体装置。
【請求項６】半導体基板に設けられた基板と反対導電型
の第１の拡散層を有し、前記第１の拡散層表面には断面
がＶ字型の複数の溝を有し、前記第１の拡散層の水平な
表面と溝内の斜め表面の一部を連続して覆うと共に、前
記第１の拡散層とはゲート酸化膜を介して接したゲート
を有し、前記第１の拡散層の表面の溝筋の方向をチャネ
ル電流が流れる方向となる様に、前記第１の拡散層の一
方の表面から取り出されたソース引き出し電極と、他方
の表面から取り出されたドレイン引き出し電極とから構
成されていることを特徴とする半導体装置。
【請求項７】前記第１の拡散層の表面の結晶面方位が
(１００)面となり、前記第１の拡散層の表面の溝内の斜
め表面の結晶面方位が(１１１)面となる様に形成されて
いる請求項５に記載の半導体装置。
【請求項８】同一基板に形成されているＮＭＯＳとＰＭ
ＯＳにおいて、前記ＮＭＯＳのゲート酸化膜を介してゲ
ートと接する拡散層の主表面の結晶面方位が(１００)面
であることと、前記ＰＭＯＳのゲート酸化膜を介してゲ
ートと接する拡散層の主表面の結晶面方位が(１１１)面
である請求項６又は請求項７に記載の半導体装置。
【請求項９】支持基板上に第１の絶縁膜、低不純物濃度
の第１のシリコン層、第２の酸化膜を順次堆体した状態
にする工程と、第３の酸化膜をエッチングマスクとして
単結晶シリコン層を面異方性エッチングしチャネル領域
を形成する工程と、前記単結晶シリコン層の表面にゲー
ト酸化膜を形成する工程と、前記単結晶シリコン層を覆
うように高濃度不純物の多結晶シリコン膜と酸化膜を順
次を堆体する工程と、第１の多結晶シリコン膜と第４の
酸化膜を所望形状にパターニングしてゲートを形成する
工程と、前記第１の多結晶シリコン膜と酸化膜をマスク
にしてソース・ドレインとなる第１の拡散層をイオン打
ち込みにより形成する工程と、前記第１の多結晶シリコ
ン膜と前記第４の酸化膜の側壁に第５の酸化膜を設ける
工程と、第１の拡散層より拡散深さが大きい第２の拡散
層を形成する工程と、第６の酸化膜を堆積した後に、こ
れを所望形状にパターニングしてソース・ドレイン並び
にゲート引き出し電極を形成する工程とから成ることを
特徴とする半導体装置の製造方法。
【請求項１０】支持基板上に第１の不純物層を形成する
工程と、第８の酸化膜をエッチングマスクとして不純物
層表面を面異方性エッチングしチャネル領域を形成する
工程と、この不純物層表面にゲート酸化膜を形成後にこ
れを覆うように高濃度不純物の第２の多結晶シリコン膜
と第９の酸化膜を順次を堆体する工程と、前記多結晶シ
リコン膜と酸化膜を所望形状にパターニングしてゲート
を形成する工程と、前記多結晶シリコン膜と酸化膜をマ
スクにしてソース・ドレインに用いる第３の拡散層をイ
オン打ち込みにより形成する工程と、第２の多結晶シリ
コン膜と第９の酸化膜の側壁に第１０の酸化膜を設ける
工程と、前記第３の拡散層より拡散深さが大きい第４の
拡散層を形成する工程と、第１１の酸化膜を堆積した後
に、これを所望形状にパターニングしてソース・ドレイ
ン並びにゲート引き出し電極を形成する工程とから成る
ことを特徴とする半導体装置の製造方法。
【請求項１１】前記第１のシリコン層又は前記第１の拡
散層を面異方性エッチングした後に、単結晶シリコン層
の表面を酸化し、この酸化膜を除去する工程を付加して
成る請求項９または請求項１０に記載の半導体装置の製
造方法。