JPH0923012A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0923012A JPH0923012A JP7172330A JP17233095A JPH0923012A JP H0923012 A JPH0923012 A JP H0923012A JP 7172330 A JP7172330 A JP 7172330A JP 17233095 A JP17233095 A JP 17233095A JP H0923012 A JPH0923012 A JP H0923012A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 リーク電流が発生し難く、且つ、製造コスト
が安価な半導体装置を提供する。 【解決手段】 シリコン基板１０１上に酸化シリコン層
１０２およびシリコン層１０３を形成してなるＳＯＩ基
板に電界効果トランジスタを設けた半導体装置であっ
て、シリコン層に形成された、複数のｎチャネルＭＯＳ
ＦＥＴ１２０，１２１と、シリコン層１０３に形成され
た、ＭＯＳＦＥＴ１２０，１２１を分離するためのフィ
ールド酸化膜１１０と、シリコン層１０３の、ＭＯＳＦ
ＥＴ１２０，１２１とフィールド酸化膜１１０との間の
領域に形成された、ｐ型不純物領域１２０ａ，１２１ａ
と、シリコン基板１０１の表面近傍のうち、ｐ型不純物
領域１２０ａ，１２１ａおよびフィールド酸化膜１１０
に覆われた領域に形成された、ｐ＋型不純物領域１１１
とを備える。
が安価な半導体装置を提供する。 【解決手段】 シリコン基板１０１上に酸化シリコン層
１０２およびシリコン層１０３を形成してなるＳＯＩ基
板に電界効果トランジスタを設けた半導体装置であっ
て、シリコン層に形成された、複数のｎチャネルＭＯＳ
ＦＥＴ１２０，１２１と、シリコン層１０３に形成され
た、ＭＯＳＦＥＴ１２０，１２１を分離するためのフィ
ールド酸化膜１１０と、シリコン層１０３の、ＭＯＳＦ
ＥＴ１２０，１２１とフィールド酸化膜１１０との間の
領域に形成された、ｐ型不純物領域１２０ａ，１２１ａ
と、シリコン基板１０１の表面近傍のうち、ｐ型不純物
領域１２０ａ，１２１ａおよびフィールド酸化膜１１０
に覆われた領域に形成された、ｐ＋型不純物領域１１１
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に、ＬＯＣＯＳ法等を用いて素子分離
を行った半導体装置およびその製造方法に関するもので
ある。
造方法に関し、特に、ＬＯＣＯＳ法等を用いて素子分離
を行った半導体装置およびその製造方法に関するもので
ある。
【０００２】
【発明の属する技術分野】半導体装置として、シリコン
基板上に酸化シリコン等の誘電体層を介してシリコン層
を形成した複合基板を用いたものが、従来より知られて
いる。このような複合基板は、一般に、ＳＯＩ(Silicon
On Insulator)基板と称されている。
基板上に酸化シリコン等の誘電体層を介してシリコン層
を形成した複合基板を用いたものが、従来より知られて
いる。このような複合基板は、一般に、ＳＯＩ(Silicon
On Insulator)基板と称されている。
【０００３】かかるＳＯＩ基板を用いた半導体装置にお
いては、素子分離法として、ＬＯＣＯＳ(Local Oxidati
on of Silicon)法やフィールドシールド法等が使用され
ている。
いては、素子分離法として、ＬＯＣＯＳ(Local Oxidati
on of Silicon)法やフィールドシールド法等が使用され
ている。
【０００４】図６は、ＬＯＣＯＳ法を用いて素子分離を
行った半導体装置の構成例を示すものであり、（ａ）は
正面図、（ｂ）は（ａ）のＡ−Ａ′断面図である。
行った半導体装置の構成例を示すものであり、（ａ）は
正面図、（ｂ）は（ａ）のＡ−Ａ′断面図である。
【０００５】同図に示したように、半導体基板６０１上
には誘電体層６０２が形成されており、さらに誘電体層
６０２上には半導体層６０３が形成されて、ＳＯＩ基板
を形成している。この半導体層６０３には、活性領域と
してのｉ領域６０４を挟んでｎ領域（ｎ＋領域またはｎ
−領域）６０５，６０６が形成されて、トランジスタ素
子領域６２０を構成している。また、これと同様に、ｉ
領域６０７を挟んでｎ領域（ｎ＋領域またはｎ−領域）
６０８，６０９が形成されて、他のトランジスタ素子領
域６２１を構成している。そして、半導体層６０３のう
ち、これらの素子領域６２０，６２１以外の領域には、
ＬＯＣＯＳ法により、素子分離用のフィールド酸化膜６
１０が形成されている。
には誘電体層６０２が形成されており、さらに誘電体層
６０２上には半導体層６０３が形成されて、ＳＯＩ基板
を形成している。この半導体層６０３には、活性領域と
してのｉ領域６０４を挟んでｎ領域（ｎ＋領域またはｎ
−領域）６０５，６０６が形成されて、トランジスタ素
子領域６２０を構成している。また、これと同様に、ｉ
領域６０７を挟んでｎ領域（ｎ＋領域またはｎ−領域）
６０８，６０９が形成されて、他のトランジスタ素子領
域６２１を構成している。そして、半導体層６０３のう
ち、これらの素子領域６２０，６２１以外の領域には、
ＬＯＣＯＳ法により、素子分離用のフィールド酸化膜６
１０が形成されている。
【０００６】半導体層６０３上には、絶縁膜６１１が形
成されている。そして、ｉ領域６０４，６０７上には、
この絶縁膜６１１を介して、ゲート電極６１２，６１３
が形成されている。
成されている。そして、ｉ領域６０４，６０７上には、
この絶縁膜６１１を介して、ゲート電極６１２，６１３
が形成されている。
【０００７】絶縁膜６１１およびゲート電極６１２，６
１３の表面は、層間絶縁膜６１４で覆われている。さら
に、層間絶縁膜６１４および絶縁膜６１１には、ｎ領域
６０５，６０６，６０８，６０９が露出するように、コ
ンタクトホールが設けられ、さらに、これらのコンタク
トホールに導電性材料を堆積させることにより電極６１
５，６１６等が形成されている（図６（ａ）では図示し
ていない）。
１３の表面は、層間絶縁膜６１４で覆われている。さら
に、層間絶縁膜６１４および絶縁膜６１１には、ｎ領域
６０５，６０６，６０８，６０９が露出するように、コ
ンタクトホールが設けられ、さらに、これらのコンタク
トホールに導電性材料を堆積させることにより電極６１
５，６１６等が形成されている（図６（ａ）では図示し
ていない）。
【０００８】このような構成によれば、素子分離膜とし
てのフィールド酸化膜６１０を設けたことにより、素子
領域６２０と素子領域６２１との間のｎ型導電型チャネ
ルによる導通（すなわちｎ領域６０５，６０６とｎ領域
６０８，６０９との間の導通）を防止することができ、
素子分離を行うことができる。
てのフィールド酸化膜６１０を設けたことにより、素子
領域６２０と素子領域６２１との間のｎ型導電型チャネ
ルによる導通（すなわちｎ領域６０５，６０６とｎ領域
６０８，６０９との間の導通）を防止することができ、
素子分離を行うことができる。
【０００９】
【発明が解決しようとする課題】図６に示した従来の半
導体装置においては、上述したように、ＬＯＣＯＳ法を
用いて半導体層６０３を酸化することにより、フィール
ド酸化膜６１０を形成している。これにより、かかる半
導体装置には、素子領域６２０，６２１の外縁部近傍
に、図６（ｂ）および図７に符号６２０ａ，６２１ａで
示したような、外縁部に近いほど膜厚が薄くなる領域が
形成される。すなわち、この外縁部近傍領域６２０ａ，
６２１ａは、膜厚が薄い部分ほど（すなわち外縁部に近
いほど）、ゲート電極６１２，６１３との間隔が大きく
なる。したがって、この外縁部近傍領域６２０ａ，６２
１ａは、外縁部に近い領域ほどしきい値が下がり、ゲー
ト電極６１２，６１３によるオン／オフ制御が困難にな
る。
導体装置においては、上述したように、ＬＯＣＯＳ法を
用いて半導体層６０３を酸化することにより、フィール
ド酸化膜６１０を形成している。これにより、かかる半
導体装置には、素子領域６２０，６２１の外縁部近傍
に、図６（ｂ）および図７に符号６２０ａ，６２１ａで
示したような、外縁部に近いほど膜厚が薄くなる領域が
形成される。すなわち、この外縁部近傍領域６２０ａ，
６２１ａは、膜厚が薄い部分ほど（すなわち外縁部に近
いほど）、ゲート電極６１２，６１３との間隔が大きく
なる。したがって、この外縁部近傍領域６２０ａ，６２
１ａは、外縁部に近い領域ほどしきい値が下がり、ゲー
ト電極６１２，６１３によるオン／オフ制御が困難にな
る。
【００１０】このため、図６に示したような従来の半導
体装置には、この外縁部近傍領域６２０ａ，６２１ａに
リーク電流が流れ易いという欠点があった。このリーク
電流は、素子領域６２０，６２１内でのリーク電流、す
なわち、図７に示したような、ｎ領域６０５とｎ領域６
０６との間のリーク電流ｉ1 やｎ領域６０８とｎ領域６
０９との間のリーク電流ｉ2 となって現れる。
体装置には、この外縁部近傍領域６２０ａ，６２１ａに
リーク電流が流れ易いという欠点があった。このリーク
電流は、素子領域６２０，６２１内でのリーク電流、す
なわち、図７に示したような、ｎ領域６０５とｎ領域６
０６との間のリーク電流ｉ1 やｎ領域６０８とｎ領域６
０９との間のリーク電流ｉ2 となって現れる。
【００１１】なお、このリーク電流は、ｉ1 ，ｉ2 は、
ＬＯＣＯＳ法を用いて半導体装置を製造した場合のみな
らず、他の方法で素子分離を行った場合であっても、素
子領域の外縁部近傍領域の膜厚が薄くなっているような
半導体装置においては発生し得るものである。
ＬＯＣＯＳ法を用いて半導体装置を製造した場合のみな
らず、他の方法で素子分離を行った場合であっても、素
子領域の外縁部近傍領域の膜厚が薄くなっているような
半導体装置においては発生し得るものである。
【００１２】このようなリーク電流ｉ1 ，ｉ2 の発生を
防止するためには、例えば、ＬＯＣＯＳ法を用いずに、
フィールドシールド法等によって素子分離を行うことと
すればよい。
防止するためには、例えば、ＬＯＣＯＳ法を用いずに、
フィールドシールド法等によって素子分離を行うことと
すればよい。
【００１３】しかしながら、この場合には、半導体装置
の製造工程が複雑となって、製造コストが上昇するとい
う欠点が生じる。
の製造工程が複雑となって、製造コストが上昇するとい
う欠点が生じる。
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、リーク電流が発生し難く且つ
製造コストが安価な半導体装置およびその製造方法を提
供することを目的とする。
みてなされたものであり、リーク電流が発生し難く且つ
製造コストが安価な半導体装置およびその製造方法を提
供することを目的とする。
【００１５】
（１） 半導体基板上に誘電体層および半導体層を形成
してなる複合基板に電界効果トランジスタを設けた半導
体装置であって、前記半導体層に形成された、第１導電
型のソース・ドレイン領域を有する電界効果トランジス
タが形成された複数の素子領域と、前記半導体層に形成
された、前記複数の素子領域を分離するための素子分離
領域と、前記素子領域の外縁部周辺の膜厚が薄い領域に
形成された、第２導電型の不純物が添加された、第２導
電型の第１不純物領域と、前記半導体基板の表面近傍の
うち、前記第１不純物領域および前記素子分離領域に覆
われた領域に形成された、第２導電型の第２不純物領域
と、を備えたことを特徴とする。
してなる複合基板に電界効果トランジスタを設けた半導
体装置であって、前記半導体層に形成された、第１導電
型のソース・ドレイン領域を有する電界効果トランジス
タが形成された複数の素子領域と、前記半導体層に形成
された、前記複数の素子領域を分離するための素子分離
領域と、前記素子領域の外縁部周辺の膜厚が薄い領域に
形成された、第２導電型の不純物が添加された、第２導
電型の第１不純物領域と、前記半導体基板の表面近傍の
うち、前記第１不純物領域および前記素子分離領域に覆
われた領域に形成された、第２導電型の第２不純物領域
と、を備えたことを特徴とする。
【００１６】（２）第２の発明に係る半導体装置の製造
方法は、半導体基板上に誘電体層および半導体層を形成
してなる複合基板の、前記半導体層に、電界効果トラン
ジスタのソース・ドレイン領域となる第１導電型の導電
層が形成された複数の素子領域、素子分離領域および前
記素子領域の外縁部周辺の膜厚が薄い領域に第２導電型
の不純物を添加してなる第２導電型の第１不純物領域を
形成し、且つ、前記半導体基板の表面近傍のうち前記第
１不純物領域および前記素子分離領域に覆われた領域
に、第２導電型の第２不純物領域を形成する半導体装置
の製造方法であって、前記複合基板に第２導電型の不純
物を導入することによって、前記半導体層への前記第１
不純物領域の形成と、前記半導体基板への第２不純物領
域の形成とを同時に行う工程を備えたことを特徴とす
る。
方法は、半導体基板上に誘電体層および半導体層を形成
してなる複合基板の、前記半導体層に、電界効果トラン
ジスタのソース・ドレイン領域となる第１導電型の導電
層が形成された複数の素子領域、素子分離領域および前
記素子領域の外縁部周辺の膜厚が薄い領域に第２導電型
の不純物を添加してなる第２導電型の第１不純物領域を
形成し、且つ、前記半導体基板の表面近傍のうち前記第
１不純物領域および前記素子分離領域に覆われた領域
に、第２導電型の第２不純物領域を形成する半導体装置
の製造方法であって、前記複合基板に第２導電型の不純
物を導入することによって、前記半導体層への前記第１
不純物領域の形成と、前記半導体基板への第２不純物領
域の形成とを同時に行う工程を備えたことを特徴とす
る。
【００１７】
【発明の実施の形態】以下、第１の発明に係る半導体装
置および第２の発明に係る半導体装置の製造方法の好適
な実施形態について説明する。
置および第２の発明に係る半導体装置の製造方法の好適
な実施形態について説明する。
【００１８】図１は、本実施形態に係る半導体装置の構
成を示すものであり、（ａ）は正面図、（ｂ）は（ａ）
のＡ−Ａ′断面図である。
成を示すものであり、（ａ）は正面図、（ｂ）は（ａ）
のＡ−Ａ′断面図である。
【００１９】同図に示したように、この単結晶シリコン
基板（本発明の「半導体基板」に該当する）１０１に
は、酸化シリコン膜（本発明の「誘電体層」に該当す
る）１０２が形成されている。さらに、酸化シリコン膜
１０２上には、単結晶シリコン層（本発明の「半導体
層」に該当する）１０３が形成されている。そして、こ
の単結晶シリコン基板１０１、酸化シリコン膜１０２お
よび単結晶シリコン層１０３により、ＳＯＩ基板が構成
されている。
基板（本発明の「半導体基板」に該当する）１０１に
は、酸化シリコン膜（本発明の「誘電体層」に該当す
る）１０２が形成されている。さらに、酸化シリコン膜
１０２上には、単結晶シリコン層（本発明の「半導体
層」に該当する）１０３が形成されている。そして、こ
の単結晶シリコン基板１０１、酸化シリコン膜１０２お
よび単結晶シリコン層１０３により、ＳＯＩ基板が構成
されている。
【００２０】単結晶シリコン層１０３には、ｉ領域１０
４を挟んでｎ領域（ｎ＋領域またはｎ−領域）１０５，
１０６が形成されるとともに、ｉ領域１０７を挟んでｎ
領域（ｎ＋領域またはｎ−領域）１０８，１０９が形成
されている。これらの領域１０４〜１０６および領域１
０７〜１０９は、それぞれ、ｎチャネルＭＯＳＦＥＴ
（本発明の「素子領域」に該当する）１２０，１２１を
構成している。そして、単結晶シリコン層１０３のう
ち、これらの各領域１２０，１２１以外の領域には、フ
ィールド酸化膜（本発明の「素子分離領域」に該当す
る）１１０が形成されている。また、ｎチャネルＭＯＳ
ＦＥＴ１２０，１２１（すなわち、領域１０４〜１０
９）の外縁部近傍には、ｐ型不純物が導入され、これに
より、ｐ型不純物領域１２０ａ，１２１ａ（本発明の
「第１不純物領域」に相当する）が、形成されている。
４を挟んでｎ領域（ｎ＋領域またはｎ−領域）１０５，
１０６が形成されるとともに、ｉ領域１０７を挟んでｎ
領域（ｎ＋領域またはｎ−領域）１０８，１０９が形成
されている。これらの領域１０４〜１０６および領域１
０７〜１０９は、それぞれ、ｎチャネルＭＯＳＦＥＴ
（本発明の「素子領域」に該当する）１２０，１２１を
構成している。そして、単結晶シリコン層１０３のう
ち、これらの各領域１２０，１２１以外の領域には、フ
ィールド酸化膜（本発明の「素子分離領域」に該当す
る）１１０が形成されている。また、ｎチャネルＭＯＳ
ＦＥＴ１２０，１２１（すなわち、領域１０４〜１０
９）の外縁部近傍には、ｐ型不純物が導入され、これに
より、ｐ型不純物領域１２０ａ，１２１ａ（本発明の
「第１不純物領域」に相当する）が、形成されている。
【００２１】一方、単結晶シリコン基板１０１の表面近
傍には、ｐ型不純物領域１２０ａ，１２１ａおよびフィ
ールド酸化膜１１０に覆われた領域にｐ型不純物が導入
され、これにより、ｐ＋型不純物領域１１１（本発明の
「第２不純物領域」に相当する）が、形成されている。
傍には、ｐ型不純物領域１２０ａ，１２１ａおよびフィ
ールド酸化膜１１０に覆われた領域にｐ型不純物が導入
され、これにより、ｐ＋型不純物領域１１１（本発明の
「第２不純物領域」に相当する）が、形成されている。
【００２２】本実施形態では、単結晶シリコン層１０３
のうち、ｉ領域１０４，１０７の不純物濃度は１０12ｃ
ｍ-3〜１０18ｃｍ-3、ｎ＋領域の不純物濃度は１０20ｃ
ｍ-3以上、ｎ−領域の不純物濃度は１０18ｃｍ-3〜１０
19ｃｍ-3とする。また、ｐ型不純物領域１２０ａ，１２
１ａの不純物濃度は１０15ｃｍ-3〜１０19ｃｍ-3とす
る。さらに、ｐ＋型不純物領域１１１の不純物濃度は１
０20ｃｍ-3以上とすることが望ましい。
のうち、ｉ領域１０４，１０７の不純物濃度は１０12ｃ
ｍ-3〜１０18ｃｍ-3、ｎ＋領域の不純物濃度は１０20ｃ
ｍ-3以上、ｎ−領域の不純物濃度は１０18ｃｍ-3〜１０
19ｃｍ-3とする。また、ｐ型不純物領域１２０ａ，１２
１ａの不純物濃度は１０15ｃｍ-3〜１０19ｃｍ-3とす
る。さらに、ｐ＋型不純物領域１１１の不純物濃度は１
０20ｃｍ-3以上とすることが望ましい。
【００２３】ｉ領域１０４，１０７上には、酸化シリコ
ン膜等の絶縁膜１１２を介して、ゲート電極１１３，１
１４が形成されている。
ン膜等の絶縁膜１１２を介して、ゲート電極１１３，１
１４が形成されている。
【００２４】さらに、絶縁膜１１２およびゲート電極１
１３，１１４の表面は、酸化シリコン膜等の層間絶縁膜
１１５で覆われている。そして、層間絶縁膜１１５およ
び絶縁膜１１２には、ｎ領域１０５，１０６，１０８，
１０９が露出するように、コンタクトホールが設けら
れ、さらに、これらのコンタクトホールに金属等の導電
性材料を堆積させることにより電極１１６，１１７等が
形成されている（図１（ａ）では図示していない）。
１３，１１４の表面は、酸化シリコン膜等の層間絶縁膜
１１５で覆われている。そして、層間絶縁膜１１５およ
び絶縁膜１１２には、ｎ領域１０５，１０６，１０８，
１０９が露出するように、コンタクトホールが設けら
れ、さらに、これらのコンタクトホールに金属等の導電
性材料を堆積させることにより電極１１６，１１７等が
形成されている（図１（ａ）では図示していない）。
【００２５】本実施形態では、上述のように、不純物領
域１１１，１２０ａ，１２１ａがｐ型であるので、ｐ＋
型不純物領域１１１に零または負の電位（例えば−３Ｖ
〜０Ｖ）を印加することによって、ｐ＋型不純物領域１
１１およびｐ型不純物領域１２０ａ，１２１ａのポテン
シャルを制御することができる。
域１１１，１２０ａ，１２１ａがｐ型であるので、ｐ＋
型不純物領域１１１に零または負の電位（例えば−３Ｖ
〜０Ｖ）を印加することによって、ｐ＋型不純物領域１
１１およびｐ型不純物領域１２０ａ，１２１ａのポテン
シャルを制御することができる。
【００２６】そして、ｐ＋型不純物領域１１１およびｐ
型不純物領域１２０ａ，１２１ａのポテンシャルを制御
することにより、ｎ領域１０５とｎ領域１０６との間
（すなわちｎチャネルＭＯＳＦＥＴ１２０のソース・ド
レイン間）に発生するリーク電流、および、ｎ領域１０
８とｎ領域１０９との間（すなわちｎチャネルＭＯＳＦ
ＥＴ１２０のソース・ドレイン間）に発生するリーク電
流を、抑えることができる。
型不純物領域１２０ａ，１２１ａのポテンシャルを制御
することにより、ｎ領域１０５とｎ領域１０６との間
（すなわちｎチャネルＭＯＳＦＥＴ１２０のソース・ド
レイン間）に発生するリーク電流、および、ｎ領域１０
８とｎ領域１０９との間（すなわちｎチャネルＭＯＳＦ
ＥＴ１２０のソース・ドレイン間）に発生するリーク電
流を、抑えることができる。
【００２７】次に、本実施形態に係る半導体装置の製造
方法の一実施形態について説明する。
方法の一実施形態について説明する。
【００２８】ここで、図２（ａ）〜（ｄ）は、かかる製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【００２９】なお、ＳＯＩ基板としては、単結晶シリコ
ン層１０３の不純物濃度が１０12ｃｍ-3〜１０16ｃｍ-3
のものを使用する。
ン層１０３の不純物濃度が１０12ｃｍ-3〜１０16ｃｍ-3
のものを使用する。
【００３０】まず、このＳＯＩ基板に対し、通常のＬ
ＯＣＯＳ工程と同様のマスクパターン２０１を形成する
（図２（ａ）参照）。そして、このマスクパターン２０
１を介して、硼素（Ｂ）等のイオン注入を行う。このと
き、注入されたイオンの濃度分布は、図３に示すよう
に、表面方向にテールを引く。本実施形態の場合には、
単結晶シリコン基板１０１と単結晶シリコン層１０３と
の間に酸化シリコン膜１０２が介在しているので、図３
に示したような濃度分布のイオン注入を行うと、図４に
示したような不純物濃度分布が得られる。すなわち、単
結晶シリコン基板１０１内にｐ＋型不純物領域１１１を
形成するためにイオン注入を行うと、単結晶シリコン層
１０３内のｐ型不純物領域２０２も同時に作成すること
ができる（同図参照）。
ＯＣＯＳ工程と同様のマスクパターン２０１を形成する
（図２（ａ）参照）。そして、このマスクパターン２０
１を介して、硼素（Ｂ）等のイオン注入を行う。このと
き、注入されたイオンの濃度分布は、図３に示すよう
に、表面方向にテールを引く。本実施形態の場合には、
単結晶シリコン基板１０１と単結晶シリコン層１０３と
の間に酸化シリコン膜１０２が介在しているので、図３
に示したような濃度分布のイオン注入を行うと、図４に
示したような不純物濃度分布が得られる。すなわち、単
結晶シリコン基板１０１内にｐ＋型不純物領域１１１を
形成するためにイオン注入を行うと、単結晶シリコン層
１０３内のｐ型不純物領域２０２も同時に作成すること
ができる（同図参照）。
【００３１】このときの不純物濃度は、上述のように、
ｐ型不純物領域２０２が１０15ｃｍ-3〜１０19ｃｍ-3と
なり、ｐ＋型不純物領域１１１が１０20ｃｍ-3以上とな
るようにすることが望ましい。
ｐ型不純物領域２０２が１０15ｃｍ-3〜１０19ｃｍ-3と
なり、ｐ＋型不純物領域１１１が１０20ｃｍ-3以上とな
るようにすることが望ましい。
【００３２】ここで、このような不純物濃度分布は、イ
オン注入の際のドーズ量および加速電圧を適当に調整す
ることによって得られる。
オン注入の際のドーズ量および加速電圧を適当に調整す
ることによって得られる。
【００３３】続いて、上述のマスクパターン２０１を
用いて、通常のＬＯＣＯＳ法による選択酸化を行う（図
２（ｂ）参照）。これにより、単結晶シリコン層１０３
内に選択的にフィールド酸化膜１１０を形成することが
できるとともに、選択酸化されなかった単結晶シリコン
層１０３の外縁部周辺の領域にｐ型不純物領域１２０
ａ，１２１ａを形成することができる。
用いて、通常のＬＯＣＯＳ法による選択酸化を行う（図
２（ｂ）参照）。これにより、単結晶シリコン層１０３
内に選択的にフィールド酸化膜１１０を形成することが
できるとともに、選択酸化されなかった単結晶シリコン
層１０３の外縁部周辺の領域にｐ型不純物領域１２０
ａ，１２１ａを形成することができる。
【００３４】次に、単結晶シリコン層１０３上に、例
えば熱酸化により、絶縁膜１１２を形成する。そして、
例えばＣＶＤ法等を用いて絶縁膜１１２の全面にゲート
材料を堆積させた後、例えば通常のリソグラフィ工程お
よび反応性イオンエッチング等を用いたパターニングを
行うことにより、ゲート電極１１３，１１４を形成する
（図２（ｃ）参照）。
えば熱酸化により、絶縁膜１１２を形成する。そして、
例えばＣＶＤ法等を用いて絶縁膜１１２の全面にゲート
材料を堆積させた後、例えば通常のリソグラフィ工程お
よび反応性イオンエッチング等を用いたパターニングを
行うことにより、ゲート電極１１３，１１４を形成する
（図２（ｃ）参照）。
【００３５】その後、ヒ素（Ａｓ）またはリン（Ｐ）
等のイオン注入を行うことにより、単結晶シリコン層１
０３内にｎ領域（不純物濃度が１０20ｃｍ-3以上のｎ＋
領域または不純物濃度が１０18ｃｍ-3〜１０19ｃｍ-3の
ｎ−領域）１０５，１０６，１０８，１０９を形成する
（図２（ｄ）参照）。
等のイオン注入を行うことにより、単結晶シリコン層１
０３内にｎ領域（不純物濃度が１０20ｃｍ-3以上のｎ＋
領域または不純物濃度が１０18ｃｍ-3〜１０19ｃｍ-3の
ｎ−領域）１０５，１０６，１０８，１０９を形成する
（図２（ｄ）参照）。
【００３６】また、単結晶シリコン層１０３のうち、ゲ
ート電極１１３，１１４直下の領域には不純物のイオン
注入は行われないので、この領域（すなわちｉ領域１０
４，１０７）の不純物濃度は１０12ｃｍ-3〜１０16ｃｍ
-3のままである。
ート電極１１３，１１４直下の領域には不純物のイオン
注入は行われないので、この領域（すなわちｉ領域１０
４，１０７）の不純物濃度は１０12ｃｍ-3〜１０16ｃｍ
-3のままである。
【００３７】最後に、例えばＣＶＤ法等を用いて層間
絶縁膜１１５を形成し、通常のリソグラフィ工程および
反応性イオンエッチング等を用いてｎ領域１０５，１０
６，１０８，１０９が露出するようにコンタクトホール
を設け、さらに、これらのコンタクトホールに金属等の
導電性材料を堆積させて電極１１６，１１７等を形成す
ることにより、図１（ａ）および（ｂ）に示したような
半導体装置を得ることができる。
絶縁膜１１５を形成し、通常のリソグラフィ工程および
反応性イオンエッチング等を用いてｎ領域１０５，１０
６，１０８，１０９が露出するようにコンタクトホール
を設け、さらに、これらのコンタクトホールに金属等の
導電性材料を堆積させて電極１１６，１１７等を形成す
ることにより、図１（ａ）および（ｂ）に示したような
半導体装置を得ることができる。
【００３８】このように、本実施形態に係る半導体装置
の製造方法によれば、ｐ＋型不純物領域１１１を形成す
るためのイオン注入とｐ型不純物領域１２０ａ，１２１
ａを形成するためのイオン注入とを同時に行うことがで
きる、したがって、製造工程数を低減させることができ
るので、半導体装置の製造コストを低減させることが可
能となる。
の製造方法によれば、ｐ＋型不純物領域１１１を形成す
るためのイオン注入とｐ型不純物領域１２０ａ，１２１
ａを形成するためのイオン注入とを同時に行うことがで
きる、したがって、製造工程数を低減させることができ
るので、半導体装置の製造コストを低減させることが可
能となる。
【００３９】次に、本発明に係る製造方法の他の実施形
態について説明する。
態について説明する。
【００４０】ここで、図５（ａ）〜（ｄ）は、本実施形
態に係る製造方法を説明するための工程断面図である。
態に係る製造方法を説明するための工程断面図である。
【００４１】なお、本実施形態の製造方法においても、
ＳＯＩ基板としては、単結晶シリコン層１０３の不純物
濃度が１０12ｃｍ-3〜１０16ｃｍ-3のものを使用する。
ＳＯＩ基板としては、単結晶シリコン層１０３の不純物
濃度が１０12ｃｍ-3〜１０16ｃｍ-3のものを使用する。
【００４２】まず、このＳＯＩ基板に対し、通常のＬ
ＯＣＯＳ工程と同様のマスクパターン５０１を形成する
（図５（ａ）参照）。そして、上述のマスクパターン２
０１を用いて、通常のＬＯＣＯＳ法による選択酸化を行
う。これにより、単結晶シリコン層１０３内に選択的に
フィールド酸化膜１１０を形成することができる。その
後、このマスクパターン５０１を除去する。
ＯＣＯＳ工程と同様のマスクパターン５０１を形成する
（図５（ａ）参照）。そして、上述のマスクパターン２
０１を用いて、通常のＬＯＣＯＳ法による選択酸化を行
う。これにより、単結晶シリコン層１０３内に選択的に
フィールド酸化膜１１０を形成することができる。その
後、このマスクパターン５０１を除去する。
【００４３】続いて、このＳＯＩ基板の全面に、硼素
（Ｂ）等のイオン注入を行う。このとき、フィールド酸
化膜１１０の中央真下におけるピーク位置が、単結晶シ
リコン基板１０１の表面から基板内部に向かって０．２
μｍ以内となるように、イオン注入の加速度を調整す
る。これにより、フィールド酸化膜１１０が形成されて
いる領域では、単結晶シリコン基板１０１の表面近傍に
ｐ＋不純物領域１１１が形成される。
（Ｂ）等のイオン注入を行う。このとき、フィールド酸
化膜１１０の中央真下におけるピーク位置が、単結晶シ
リコン基板１０１の表面から基板内部に向かって０．２
μｍ以内となるように、イオン注入の加速度を調整す
る。これにより、フィールド酸化膜１１０が形成されて
いる領域では、単結晶シリコン基板１０１の表面近傍に
ｐ＋不純物領域１１１が形成される。
【００４４】一方、フィールド酸化膜１１０が形成され
ていない領域でも、単結晶シリコン基板１０１内にｐ＋
不純物領域が形成される。しかし、このｐ＋不純物領域
は、単結晶シリコン層１０３の膜厚がフィールド酸化膜
１１０の膜厚よりも薄いために、単結晶シリコン基板１
０１内の非常に深い位置に形成される。このため、この
ｐ＋不純物領域は、後の工程で作製されるｎチャネルＭ
ＯＳＦＥＴ１２０，１２１（図１参照）の動作等には影
響しない。
ていない領域でも、単結晶シリコン基板１０１内にｐ＋
不純物領域が形成される。しかし、このｐ＋不純物領域
は、単結晶シリコン層１０３の膜厚がフィールド酸化膜
１１０の膜厚よりも薄いために、単結晶シリコン基板１
０１内の非常に深い位置に形成される。このため、この
ｐ＋不純物領域は、後の工程で作製されるｎチャネルＭ
ＯＳＦＥＴ１２０，１２１（図１参照）の動作等には影
響しない。
【００４５】また、フィールド酸化膜１１０が形成され
ている部分においては、上述の図４に示したような不純
物濃度分布が得られるので、単結晶シリコン層１０３内
のｐ型不純物領域１２０ａ，１２１ａが同時に形成され
る（図５（ｂ）参照）。
ている部分においては、上述の図４に示したような不純
物濃度分布が得られるので、単結晶シリコン層１０３内
のｐ型不純物領域１２０ａ，１２１ａが同時に形成され
る（図５（ｂ）参照）。
【００４６】このときの不純物濃度は、上述のように、
ｐ型不純物領域１１０が１０15ｃｍ-3〜１０19ｃｍ-3と
なり、ｐ＋型不純物領域１１１が１０20ｃｍ-3以上とな
るようにすることが望ましい。このような不純物濃度
は、イオン注入の際のドーズ量および加速電圧を適当に
調整することによって得られる。
ｐ型不純物領域１１０が１０15ｃｍ-3〜１０19ｃｍ-3と
なり、ｐ＋型不純物領域１１１が１０20ｃｍ-3以上とな
るようにすることが望ましい。このような不純物濃度
は、イオン注入の際のドーズ量および加速電圧を適当に
調整することによって得られる。
【００４７】次に、図２に示した製造工程の場合と同
様にして、単結晶シリコン層１０３上に絶縁膜１１２を
形成し、さらに、ゲート電極１１３，１１４を形成する
（図５（ｃ）参照）。
様にして、単結晶シリコン層１０３上に絶縁膜１１２を
形成し、さらに、ゲート電極１１３，１１４を形成する
（図５（ｃ）参照）。
【００４８】そして、図２の製造工程と同様にして、
単結晶シリコン層１０３内にｎ領域（不純物濃度が１０
20ｃｍ-3以上のｎ＋領域または不純物濃度が１０18ｃｍ
-3〜１０19ｃｍ-3のｎ−領域）１０５，１０６，１０
８，１０９を形成する（図２（ｄ）参照）。また、この
ときイオン注入されなかった領域が、ｉ領域１０４，１
０７を形成する。
単結晶シリコン層１０３内にｎ領域（不純物濃度が１０
20ｃｍ-3以上のｎ＋領域または不純物濃度が１０18ｃｍ
-3〜１０19ｃｍ-3のｎ−領域）１０５，１０６，１０
８，１０９を形成する（図２（ｄ）参照）。また、この
ときイオン注入されなかった領域が、ｉ領域１０４，１
０７を形成する。
【００４９】最後に、図２の製造工程と同様にして、
電極１１６，１１７等を形成することにより、図１
（ａ）および（ｂ）に示したような半導体装置を得るこ
とができる。
電極１１６，１１７等を形成することにより、図１
（ａ）および（ｂ）に示したような半導体装置を得るこ
とができる。
【００５０】このように、本実施形態に係る半導体装置
の製造方法によっても、ｐ＋型不純物領域１１１を形成
するためのイオン注入とｐ型不純物領域１２０ａ，１２
１ａを形成するためのイオン注入とを同時に行うことが
できる、したがって、製造工程数を低減させることがで
きるので、半導体装置の製造コストを低減させることが
可能となる。
の製造方法によっても、ｐ＋型不純物領域１１１を形成
するためのイオン注入とｐ型不純物領域１２０ａ，１２
１ａを形成するためのイオン注入とを同時に行うことが
できる、したがって、製造工程数を低減させることがで
きるので、半導体装置の製造コストを低減させることが
可能となる。
【００５１】以上説明したように、本実施形態の半導体
装置によれば、単結晶シリコン基板１０１にｐ＋型不純
物領域１１１を形成し、且つ、単結晶シリコン層１０３
にｐ型不純物領域１２０ａ，１２１ａを形成することと
したので、ｎチャネルＭＯＳＦＥＴ１２０，１２１のソ
ース・ドレイン間に発生するリーク電流を抑制すること
ができる。
装置によれば、単結晶シリコン基板１０１にｐ＋型不純
物領域１１１を形成し、且つ、単結晶シリコン層１０３
にｐ型不純物領域１２０ａ，１２１ａを形成することと
したので、ｎチャネルＭＯＳＦＥＴ１２０，１２１のソ
ース・ドレイン間に発生するリーク電流を抑制すること
ができる。
【００５２】また、ｐ＋型不純物領域１１１のポテンシ
ャルを制御することにより、フィールド酸化膜１１０の
みで素子分離を行う場合（図６参照）よりも、ｎチャネ
ルＭＯＳＦＥＴ１２０とｎチャネルＭＯＳＦＥＴ１２１
との間の素子分離機能を高めることができる。
ャルを制御することにより、フィールド酸化膜１１０の
みで素子分離を行う場合（図６参照）よりも、ｎチャネ
ルＭＯＳＦＥＴ１２０とｎチャネルＭＯＳＦＥＴ１２１
との間の素子分離機能を高めることができる。
【００５３】また、本実施形態の半導体装置の製造方法
によれば、ｐ型不純物領域１２０ａ，１２１ａとｐ＋型
不純物領域１１１とを、一回のイオン注入によって同時
に形成することができるので、工程数を低減させること
ができる。したがって、半導体装置の製造コストを低減
させることが可能となる。
によれば、ｐ型不純物領域１２０ａ，１２１ａとｐ＋型
不純物領域１１１とを、一回のイオン注入によって同時
に形成することができるので、工程数を低減させること
ができる。したがって、半導体装置の製造コストを低減
させることが可能となる。
【００５４】なお、本実施形態では半導体基板内にｎチ
ャネルＭＯＳＦＥＴを形成する場合を例に採って説明し
たが、ｐＭＯＳＦＥＴを形成する場合にも適用できるこ
とはもちろんである。
ャネルＭＯＳＦＥＴを形成する場合を例に採って説明し
たが、ｐＭＯＳＦＥＴを形成する場合にも適用できるこ
とはもちろんである。
【００５５】また、本実施形態では半導体基板および半
導体層を単結晶シリコンで形成した場合を例に採って説
明したが、これらを多結晶シリコンで形成した場合や例
えばＧａＡｓ等の他の半導体材料で形成した場合にも本
発明を適用することができることも、もちろんである。
導体層を単結晶シリコンで形成した場合を例に採って説
明したが、これらを多結晶シリコンで形成した場合や例
えばＧａＡｓ等の他の半導体材料で形成した場合にも本
発明を適用することができることも、もちろんである。
【００５６】さらに、本実施形態では、ＬＯＣＯＳ法を
用いて素子分離を行う場合を例に採って説明したが、他
の方法で素子分離を行った場合であっても、素子領域の
外縁部近傍領域の膜厚が薄くなっているような半導体装
置においては本発明の効果を得ることができる。例え
ば、素子領域をエッチングで形成するような場合であっ
ても、このとき形成された素子領域の外縁部近傍領域の
膜厚が薄くなってしまうような場合には、本発明の効果
を得ることが可能である。
用いて素子分離を行う場合を例に採って説明したが、他
の方法で素子分離を行った場合であっても、素子領域の
外縁部近傍領域の膜厚が薄くなっているような半導体装
置においては本発明の効果を得ることができる。例え
ば、素子領域をエッチングで形成するような場合であっ
ても、このとき形成された素子領域の外縁部近傍領域の
膜厚が薄くなってしまうような場合には、本発明の効果
を得ることが可能である。
【００５７】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体装置およびその製造方法によれば、動作不良が
生じにくい半導体装置を安価に提供することができる。
る半導体装置およびその製造方法によれば、動作不良が
生じにくい半導体装置を安価に提供することができる。
【図１】本発明の一実施形態に係る半導体装置の構成を
示すものであり、（ａ）は正面図、（ｂ）は（ａ）のＡ
−Ａ′断面図である。
示すものであり、（ａ）は正面図、（ｂ）は（ａ）のＡ
−Ａ′断面図である。
【図２】（ａ）〜（ｄ）ともに、図１に示した半導体装
置の製造方法の一実施形態を説明するための工程断面図
である。
置の製造方法の一実施形態を説明するための工程断面図
である。
【図３】イオン注入における一般的な不純物濃度分布を
示すグラフである。
示すグラフである。
【図４】図１に示したｐ型不純物領域およびｐ＋型不純
物領域を形成したときの不純物濃度分布を示すグラフで
ある。
物領域を形成したときの不純物濃度分布を示すグラフで
ある。
【図５】（ａ）〜（ｄ）ともに、図１に示した半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。
置の製造方法の他の実施形態を説明するための工程断面
図である。
【図６】従来の半導体装置の構成例を示すものであり、
（ａ）は正面図、（ｂ）は（ａ）のＡ−Ａ′断面図であ
る。
（ａ）は正面図、（ｂ）は（ａ）のＡ−Ａ′断面図であ
る。
【図７】従来の半導体装置で発生するリーク電流を説明
するための正面図である。
するための正面図である。
１０１ 単結晶シリコン基板 １０２ 酸化シリコン層 １０３ 単結晶シリコン層 １０４，１０７ ｉ領域 １０５，１０６，１０８，１０９ ｎ領域 １１０ フィールド酸化膜 １１１ ｐ＋型不純物領域 １１２ 絶縁膜 １１３，１１４ ゲート電極 １１５ 層間絶縁膜 １１６，１１７ 電極 １２０，１２１ ｎチャネルＭＯＳＦＥＴ １２０ａ，１２１ａ ｐ型不純物領域
Claims (4)
- 【請求項１】半導体基板上に誘電体層および半導体層を
形成してなる複合基板に電界効果トランジスタを設けた
半導体装置であって、 前記半導体層に形成された、第１導電型のソース・ドレ
イン領域を有する電界効果トランジスタが形成された複
数の素子領域と、 前記半導体層に形成された、前記複数の素子領域を分離
するための素子分離領域と、 前記素子領域の外縁部周辺の膜厚が薄い領域に形成され
た、第２導電型の不純物が添加された、第２導電型の第
１不純物領域と、 前記半導体基板の表面近傍のうち、前記第１不純物領域
および前記素子分離領域に覆われた領域に形成された、
第２導電型の第２不純物領域と、 を備えたことを特徴とする半導体装置。 - 【請求項２】前記第２不純物領域の不純物濃度が、前記
第１不純物領域の不純物濃度よりも高いことを特徴とす
る、請求項１に記載の半導体装置。 - 【請求項３】半導体基板上に誘電体層および半導体層を
形成してなる複合基板の、前記半導体層に、電界効果ト
ランジスタのソース・ドレイン領域となる第１導電型の
導電層が形成された複数の素子領域、素子分離領域およ
び前記素子領域の外縁部周辺の膜厚が薄い領域に第２導
電型の不純物を添加してなる第２導電型の第１不純物領
域を形成し、且つ、前記半導体基板の表面近傍のうち前
記第１不純物領域および前記素子分離領域に覆われた領
域に、第２導電型の第２不純物領域を形成する半導体装
置の製造方法であって、 前記複合基板に第２導電型の不純物を導入することによ
って、前記半導体層への前記第１不純物領域の形成と、
前記半導体基板への第２不純物領域の形成とを同時に行
う工程を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項４】前記工程が、不純物濃度のピーク位置を前
記半導体基板と前記誘電体層との界面、若しくはこの界
面よりも前記半導体基板側に深い位置に設定して、第２
導電型の不純物のイオン注入を行う工程であることを特
徴とする、請求項３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233095A JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
| US08/676,965 US6060751A (en) | 1995-07-07 | 1996-07-08 | Semiconductor device having element isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17233095A JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923012A true JPH0923012A (ja) | 1997-01-21 |
| JP3431353B2 JP3431353B2 (ja) | 2003-07-28 |
Family
ID=15939912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17233095A Expired - Fee Related JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060751A (ja) |
| JP (1) | JP3431353B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3529220B2 (ja) * | 1996-04-26 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP2001196591A (ja) * | 2000-01-13 | 2001-07-19 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、および薄膜トランジスタの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920008834A (ko) * | 1990-10-09 | 1992-05-28 | 아이자와 스스무 | 박막 반도체 장치 |
| JPH05299437A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| JP3184348B2 (ja) * | 1992-12-28 | 2001-07-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-07-07 JP JP17233095A patent/JP3431353B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-08 US US08/676,965 patent/US6060751A/en not_active Expired - Fee Related
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|---|---|
| US6060751A (en) | 2000-05-09 |
| JP3431353B2 (ja) | 2003-07-28 |
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