JPH04188633A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04188633A JPH04188633A JP2314544A JP31454490A JPH04188633A JP H04188633 A JPH04188633 A JP H04188633A JP 2314544 A JP2314544 A JP 2314544A JP 31454490 A JP31454490 A JP 31454490A JP H04188633 A JPH04188633 A JP H04188633A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- gate electrode
- drain region
- additional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁体基板などの絶縁体層上の千尋体層に形
成された、ＭＯＳ （Ｍｅ ｔ ｅ ｌ Ｏｘ ｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以上＼ ｒｓｏ １４１０ＳＦＥＴｊと称す）
を含む半導体装置およびその製造方法に関し、特に、ソ
ース／ドレイン領域間の耐圧と電流駆動特性の改善を図
る技術に関するものである。
成された、ＭＯＳ （Ｍｅ ｔ ｅ ｌ Ｏｘ ｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型電界効果トラン
ジスタ（以上＼ ｒｓｏ １４１０ＳＦＥＴｊと称す）
を含む半導体装置およびその製造方法に関し、特に、ソ
ース／ドレイン領域間の耐圧と電流駆動特性の改善を図
る技術に関するものである。
［従来の技術］
第７図に、第１の従来例と１．てのＳＯＩ−ＭＯＳＦＥ
Ｔの断面図を示す。この５Ｏ１４ｉ０ＳＦＥＴは、第７
図を参照１．で、ンリコン基板１」８に絶縁体層２が形
成されており、絶縁体層２上にシリコン層３が形成され
ている。シリコン層３内において、低いｐ型不純物濃度
（たとえば、１０’’ ”１０” ／ Ｃｍ３）を有す
るチャネル領域６が形成されており、ｎ型不純物濃度（
たとえば］０１７〜１０１８／ｃｍ３）を有する付加的
ソース領域７ａとト」加的ドレイン領域８ａか、それぞ
れチャネル領域６の左右両側に接して形成され“Ｃいる
。さらに、付加的ソース領域７ａおよび付加的ドレイン
領域８ａのそれぞれに隣接し２て、高いｎ型不純物１度
（たとえば１０’ ” 〜１０２１／ｃｍ３）を存する
ソース領域７ｂとドレイン領域８ｂが形成されている。
Ｔの断面図を示す。この５Ｏ１４ｉ０ＳＦＥＴは、第７
図を参照１．で、ンリコン基板１」８に絶縁体層２が形
成されており、絶縁体層２上にシリコン層３が形成され
ている。シリコン層３内において、低いｐ型不純物濃度
（たとえば、１０’’ ”１０” ／ Ｃｍ３）を有す
るチャネル領域６が形成されており、ｎ型不純物濃度（
たとえば］０１７〜１０１８／ｃｍ３）を有する付加的
ソース領域７ａとト」加的ドレイン領域８ａか、それぞ
れチャネル領域６の左右両側に接して形成され“Ｃいる
。さらに、付加的ソース領域７ａおよび付加的ドレイン
領域８ａのそれぞれに隣接し２て、高いｎ型不純物１度
（たとえば１０’ ” 〜１０２１／ｃｍ３）を存する
ソース領域７ｂとドレイン領域８ｂが形成されている。
チャネル領域６上には、ゲート誘電体薄膜４か形成さね
でおり、このゲート誘電体薄膜４１−にゲート電極５が
形成されている。なお、ｆ４加的ソース領域７ａおよび
付加的ドレイン領域８ａ上のゲート電、極５の側壁には
、サイドウオール１３が設けられている。シリコン層３
とゲート電極５とは、層間絶縁ＷＩ９によって覆われて
いる。層間絶縁膜９には、コンタクトボール１０ａ、］
、、Ｏｂが設けられており、それぞれのコンタクトポー
ル１ （’、） ａ 。
でおり、このゲート誘電体薄膜４１−にゲート電極５が
形成されている。なお、ｆ４加的ソース領域７ａおよび
付加的ドレイン領域８ａ上のゲート電、極５の側壁には
、サイドウオール１３が設けられている。シリコン層３
とゲート電極５とは、層間絶縁ＷＩ９によって覆われて
いる。層間絶縁膜９には、コンタクトボール１０ａ、］
、、Ｏｂが設けられており、それぞれのコンタクトポー
ル１ （’、） ａ 。
］、 Ｏｂに対応する導電体、すなわちこの場合には、
ソース電極１１．ドレイン電極１２か形成されている。
ソース電極１１．ドレイン電極１２か形成されている。
以上のように構成されたＳｏｌ−ＭＯＳＦＥＴにおいて
、ゲート電極「５に正の電圧を印加すると、ｐ型チャネ
ル領域６の上層部に、ｎ型のキャリア（＠ｆ）が誘引さ
れ、その上層部は伺加的ソース領域７ａおよび付加的ド
レイン領域８ａ、さらにはソース領域７ｂおよびドレイ
ン領域８ｂと同しｎ型に反転させられる。し、たかっζ
、ソース領域７ｂとドレイン領域８ｂとの間で電流か流
れることか６７能となる。また、チャネル領域６の上層
部に誘引されるｎ型キャリアの濃度は、ゲート電圧によ
って変化するので、チャネル領域６を流れる電流量をゲ
ート電圧によって制御することかできる。これがＭＯＳ
ＦＥＴの動作原理である。
、ゲート電極「５に正の電圧を印加すると、ｐ型チャネ
ル領域６の上層部に、ｎ型のキャリア（＠ｆ）が誘引さ
れ、その上層部は伺加的ソース領域７ａおよび付加的ド
レイン領域８ａ、さらにはソース領域７ｂおよびドレイ
ン領域８ｂと同しｎ型に反転させられる。し、たかっζ
、ソース領域７ｂとドレイン領域８ｂとの間で電流か流
れることか６７能となる。また、チャネル領域６の上層
部に誘引されるｎ型キャリアの濃度は、ゲート電圧によ
って変化するので、チャネル領域６を流れる電流量をゲ
ート電圧によって制御することかできる。これがＭＯＳ
ＦＥＴの動作原理である。
上記構成を白゛する第１の従来の薄型Ｓ ＯＩ −、、
、ＭＯＳＦＥＴにおいて、ソース領域７ｂおよびドレイ
ン領域８ｂに隣接して、付加的ソース領域７ａおよび付
加的ドレイン領域８ａを形成したのは、以下の理由によ
る。
、ＭＯＳＦＥＴにおいて、ソース領域７ｂおよびドレイ
ン領域８ｂに隣接して、付加的ソース領域７ａおよび付
加的ドレイン領域８ａを形成したのは、以下の理由によ
る。
シリコン層３が３００人〜１５００人程酸化薄型Ｓｏｌ
−ＭＯＳＦＥＴの場合、イーｊ加的ソース領域７ａ、（
−１加的ドレイン領域８ａが形成されていなく“Ｃも、
ゲート電極５に電圧を印加することによってチャネル領
域６の全体か容易に空乏屑化され、またチャネル領域の
電位もゲート電極によって制御されるため、いわゆるバ
ンチスルーやショートチャネル効果が低減される。ここ
で、バンチスルーとは、ドレイン領域８ｂからチャネル
領域６内に延びた空乏層かソース領域７ｂにまで届き、
ソース領域７ｂとチャネル６との間の電気的障壁が低下
して、それによってチャネル電流が急激に増加する現象
である。またショートチャネル効果とは、ゲート長さが
短いときに、ゲートしきい値電圧が非常に低くなる現象
である。
−ＭＯＳＦＥＴの場合、イーｊ加的ソース領域７ａ、（
−１加的ドレイン領域８ａが形成されていなく“Ｃも、
ゲート電極５に電圧を印加することによってチャネル領
域６の全体か容易に空乏屑化され、またチャネル領域の
電位もゲート電極によって制御されるため、いわゆるバ
ンチスルーやショートチャネル効果が低減される。ここ
で、バンチスルーとは、ドレイン領域８ｂからチャネル
領域６内に延びた空乏層かソース領域７ｂにまで届き、
ソース領域７ｂとチャネル６との間の電気的障壁が低下
して、それによってチャネル電流が急激に増加する現象
である。またショートチャネル効果とは、ゲート長さが
短いときに、ゲートしきい値電圧が非常に低くなる現象
である。
しかしながら、チャネル領域６全体が完全に空乏化され
ると、チャネル領域６内のポテンシャルが、通常のバル
クＭＯ５ＦＥＴにおける場合よりも高くなる。したがっ
て、ソース領域７ｂとチャネル領域６との間の電気的障
壁が低くなる上に、ドレイン領域８ｂ近傍で高速に加速
された電子が格子に衝突して、電子、正孔対が発生する
いわゆる衝突電離によって生じた正孔が、チャネル領域
６内に一時的に蓄積されることになる。その結果、チャ
ネル領域６内のポテンシャルがさらに上昇し、ソース領
域７ｂからチャネル領域６内に電子が急激に注入される
。すなわち、単チャネルＭＯ５ＦＥＴとして期待される
薄型Ｓｏｌ−ＭＯ８ＦＥＴにおいては、付加的ソース領
域７ａおよび付加的ドレイン領域８ａを形成しない場合
には、ソース／ドレイン間の耐圧か低くなりやすい傾向
かある。
ると、チャネル領域６内のポテンシャルが、通常のバル
クＭＯ５ＦＥＴにおける場合よりも高くなる。したがっ
て、ソース領域７ｂとチャネル領域６との間の電気的障
壁が低くなる上に、ドレイン領域８ｂ近傍で高速に加速
された電子が格子に衝突して、電子、正孔対が発生する
いわゆる衝突電離によって生じた正孔が、チャネル領域
６内に一時的に蓄積されることになる。その結果、チャ
ネル領域６内のポテンシャルがさらに上昇し、ソース領
域７ｂからチャネル領域６内に電子が急激に注入される
。すなわち、単チャネルＭＯ５ＦＥＴとして期待される
薄型Ｓｏｌ−ＭＯ８ＦＥＴにおいては、付加的ソース領
域７ａおよび付加的ドレイン領域８ａを形成しない場合
には、ソース／ドレイン間の耐圧か低くなりやすい傾向
かある。
この場合の薄型Ｓｏｌ−ＭＯ５ＦＥＴのドレイン電流−
ドレイン電圧特性を、第１０Ａ図に示す。
ドレイン電圧特性を、第１０Ａ図に示す。
このようなソース／ドレイン間の耐圧の低下を防止する
ため、上述した第１の従来例のような通常の薄膜Ｓｏ
Ｉ−ＭＯＳＦＥＴにおいては、ドレイン領域８ｂとチャ
ネル領域６との間に、低い第２導電型の付加的ドレイン
領域８ａを設け、いわゆるＬＤＤ （Ｌｉｇｈｔ ｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を構成することに
より、ドレイン領域８ｂ近傍の電界を緩和し、衝突電離
による正孔の蓄積を防止することによって、ソース／ド
しイン間の耐圧の向上を図っている。
ため、上述した第１の従来例のような通常の薄膜Ｓｏ
Ｉ−ＭＯＳＦＥＴにおいては、ドレイン領域８ｂとチャ
ネル領域６との間に、低い第２導電型の付加的ドレイン
領域８ａを設け、いわゆるＬＤＤ （Ｌｉｇｈｔ ｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造を構成することに
より、ドレイン領域８ｂ近傍の電界を緩和し、衝突電離
による正孔の蓄積を防止することによって、ソース／ド
しイン間の耐圧の向上を図っている。
次に、上記第１の従来の薄膜Ｓｏｌ−ＭＯ３ＦＥＴの製
造方法について、第８Ａ図ないし第８Ｅ図に基づいて説
明する。
造方法について、第８Ａ図ないし第８Ｅ図に基づいて説
明する。
まず第８Ａ図を参照して、シリコン基板１上に絶縁体層
２を介在させてシリコン層３が形成される。この場合の
具体的な製造方法としては、通常、シリコン基板１に酸
素イオンを注入し、シリコン基板１中に直接シリコン酸
化膜を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）などが
用いられる。
２を介在させてシリコン層３が形成される。この場合の
具体的な製造方法としては、通常、シリコン基板１に酸
素イオンを注入し、シリコン基板１中に直接シリコン酸
化膜を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）などが
用いられる。
次に、シリコン層３をバターニングして島状に加工し、
たとえば硼素などのｐ型の不純物を、たとえば１．０”
〜１０” ／ｃｍ３の濃度になるように、イオン注入
法などによって導入し、チャネル領域６を形成する（第
８Ｂ図）。
たとえば硼素などのｐ型の不純物を、たとえば１．０”
〜１０” ／ｃｍ３の濃度になるように、イオン注入
法などによって導入し、チャネル領域６を形成する（第
８Ｂ図）。
シリコン層３上には、熱酸化法などにより、ゲート誘電
体薄膜４を形成し、さらに、ＣＶＤ法により、ポリシリ
コンなどのゲート電極材料を堆積させる。ポリンリコン
上には、写真製版法により、レジスト１４がバターニン
グされ、このレジスト１４を用いて、ポリシリコンをエ
ツチングし、ゲート電極５を形成する。
体薄膜４を形成し、さらに、ＣＶＤ法により、ポリシリ
コンなどのゲート電極材料を堆積させる。ポリンリコン
上には、写真製版法により、レジスト１４がバターニン
グされ、このレジスト１４を用いて、ポリシリコンをエ
ツチングし、ゲート電極５を形成する。
次に、ゲート電極５およびレジスト１４をマスクとして
、たとえば燐などのｎ型の不純物を、たとえば１０１７
〜１０” ／ｃｍ３となるようにシリコン層３に導入し
、付加的ソース領域７ａおよび付加的ドレイン領域８ａ
を形成する（第８Ｃ図）。
、たとえば燐などのｎ型の不純物を、たとえば１０１７
〜１０” ／ｃｍ３となるようにシリコン層３に導入し
、付加的ソース領域７ａおよび付加的ドレイン領域８ａ
を形成する（第８Ｃ図）。
次に、ＣＶＤ法により、シリコン酸化膜１３ｇを堆積し
く第８Ｄ図）、反応性イオンエツチング法により、シリ
コン酸化膜１３ａを異方性エツチングし、ゲート電極５
の側壁にサイドウオールスペーサ１３を形成する。次に
、ゲート電極５およびサイドウオールスペーサ１３をマ
スクとして、たとえば燐や砒素などのｎ型不純物を、シ
リコン層３にイオン注入し、たとえば１０１９〜１０２
’／Ｃｍ”の濃度になるように、ソース領域７ｂおよび
ドレイン領域８ｂを形成する（第８Ｅ図）。
く第８Ｄ図）、反応性イオンエツチング法により、シリ
コン酸化膜１３ａを異方性エツチングし、ゲート電極５
の側壁にサイドウオールスペーサ１３を形成する。次に
、ゲート電極５およびサイドウオールスペーサ１３をマ
スクとして、たとえば燐や砒素などのｎ型不純物を、シ
リコン層３にイオン注入し、たとえば１０１９〜１０２
’／Ｃｍ”の濃度になるように、ソース領域７ｂおよび
ドレイン領域８ｂを形成する（第８Ｅ図）。
さらに、層間絶縁膜９を形成した後、たとえば反応性イ
オンエツチング法などによってコンタクトホール１０ａ
、１０ｂを形成し、さらに、アルミニウムなどからなる
導電配線層１．１．１２を形成することにより、第７図
に示す構造か完成する。
オンエツチング法などによってコンタクトホール１０ａ
、１０ｂを形成し、さらに、アルミニウムなどからなる
導電配線層１．１．１２を形成することにより、第７図
に示す構造か完成する。
上記第１の従来の薄膜５ＯＮ−ｋｉＯ８ＦＥＴは、上述
したように、電界緩和によるソース／ドレイン耐圧を向
上させるため、付加的ソース領域７ａおよび付加的ドレ
イン領域８ａは、１０”／Ｃｍ３程度にまで濃度を低減
している。そのため、キャリア濃度か低下して、付加的
ソース領域７ａおよび付加的ドレイン領域８ａの抵抗か
増加し５、第１０Ｂ図に示すように、電流駆動能力の著
しい低下を招くことになる。
したように、電界緩和によるソース／ドレイン耐圧を向
上させるため、付加的ソース領域７ａおよび付加的ドレ
イン領域８ａは、１０”／Ｃｍ３程度にまで濃度を低減
している。そのため、キャリア濃度か低下して、付加的
ソース領域７ａおよび付加的ドレイン領域８ａの抵抗か
増加し５、第１０Ｂ図に示すように、電流駆動能力の著
しい低下を招くことになる。
このような第１の従来例における問題点を改善するもの
として、たとえば、特開昭６０−１３ ｍ−３７５６号
公報などに開示された、いわゆるゲートオーバラップ型
のＬＤＤ構造を有する薄型５０１−ＭＯＳＦＥＴかある
（以下これを「第２の従来例」と称す）。
として、たとえば、特開昭６０−１３ ｍ−３７５６号
公報などに開示された、いわゆるゲートオーバラップ型
のＬＤＤ構造を有する薄型５０１−ＭＯＳＦＥＴかある
（以下これを「第２の従来例」と称す）。
第２の従来例の薄型５ｏｌ−１１０５ＦＥＴは、付加的
ソース／ドレイン領域である低濃度不純物領域を、ゲー
ト電極の領域とオーバラップさせたものである。これに
より、ゲート電圧が直接付加的ソース／ドレイン領域に
印加されるため、ｈｌｏＳＦＥＴの動作時においてチャ
ネル領域の導電型を反転させると同時に、付加的ソース
／トレイン領域のキャリア濃度を高することかできる。
ソース／ドレイン領域である低濃度不純物領域を、ゲー
ト電極の領域とオーバラップさせたものである。これに
より、ゲート電圧が直接付加的ソース／ドレイン領域に
印加されるため、ｈｌｏＳＦＥＴの動作時においてチャ
ネル領域の導電型を反転させると同時に、付加的ソース
／トレイン領域のキャリア濃度を高することかできる。
し７たかって、低濃度の付加的ソース／ドレイン領域の
抵抗値の増大による電流駆動特性の劣化を防止すること
ができる。
抵抗値の増大による電流駆動特性の劣化を防止すること
ができる。
次に、この第２の従来例の薄型５０１−ＭＯＳＦＥＴの
製造方法を、第９Ａ図ないし５第９Ｅ図に基づいて説明
する。
製造方法を、第９Ａ図ないし５第９Ｅ図に基づいて説明
する。
まず第９Ａ図を参照して、絶縁基板２１上に絶縁体層２
２を形成し２、次いて゛１導体層２３を形成する。
２を形成し２、次いて゛１導体層２３を形成する。
次に、第９Ｂ図を参照して、」、導体層２Ｂを！＜ター
ニングした後、ゲート絶縁層２４を形成する。
ニングした後、ゲート絶縁層２４を形成する。
その後、第９Ｃ図を参照して、不純物の熱拡散などで低
抵抗化したゲート電極２５を形成［７、次いでレジスト
層２６を第９Ｃ図に示すように、チャネル幅と同じ幅で
、チャネル長より数９６短くなるように、レジスト層２
６をエツチングして、イオン打込み用のマスクを形成す
る。
抵抗化したゲート電極２５を形成［７、次いでレジスト
層２６を第９Ｃ図に示すように、チャネル幅と同じ幅で
、チャネル長より数９６短くなるように、レジスト層２
６をエツチングして、イオン打込み用のマスクを形成す
る。
次に、第９Ｄ図を参照し、で、不純物イオン２７を照射
しで、レジスト層２６をマスクとしてイオン注入を行な
い、その後さらに熱処理を施して不純物を活性化する。
しで、レジスト層２６をマスクとしてイオン注入を行な
い、その後さらに熱処理を施して不純物を活性化する。
その後、第９Ｅ図を参照して、レジスト層２６を除去し
た後、層間絶縁層２８を形成する。その次にコンタクト
ホールを形成した後、電極２９を形成する。なお、イオ
ン注入により形成されたイ・１加的ソース／ドレイン領
域３０は、それに隣接するソース／ドレイン領域３１の
領域よりも、その濃度が低くなっている。それは、付加
的ソース／ドレイン領域３０への不純物イオンの打込み
か、ゲート電極２５を貫通してｉイなわれるため、ゲー
ト電極２５の厚さの影響に応し、て、打込まれるイオン
の量が少なくなるからである。
た後、層間絶縁層２８を形成する。その次にコンタクト
ホールを形成した後、電極２９を形成する。なお、イオ
ン注入により形成されたイ・１加的ソース／ドレイン領
域３０は、それに隣接するソース／ドレイン領域３１の
領域よりも、その濃度が低くなっている。それは、付加
的ソース／ドレイン領域３０への不純物イオンの打込み
か、ゲート電極２５を貫通してｉイなわれるため、ゲー
ト電極２５の厚さの影響に応し、て、打込まれるイオン
の量が少なくなるからである。
［発明が解決しようとする課題］
しかしながら、上記第２の従来例に示【７たような製造
方法では、付加的ソース／ドレイン耐圧３０を形成する
ためのイオンｌ＋人を、ゲート電極２５を貫通させて行
なっているため、レジスト層２６の形成」、程か必要と
なり、」］程か複雑になる。
方法では、付加的ソース／ドレイン耐圧３０を形成する
ためのイオンｌ＋人を、ゲート電極２５を貫通させて行
なっているため、レジスト層２６の形成」、程か必要と
なり、」］程か複雑になる。
また、ゲート電極２５の厚さによって、付加的ソース／
トレイン領域３０の濃度を調節することになるため、ゲ
ート電極１５の厚さやヰＪ質のばらつきによって影響さ
れやすい。ゲート電極２５とオーバラップする付加的ソ
ーニス／トレイン領域を有するＬＤＤ構造の薄型Ｓｏｌ
−ＭＯ５ＦＥＴの場合、良好なトランジスタ特性を得る
ためには、付加的ソース／トレイン領域の濃度を、ある
限られた範囲の値に精度よく設定する必要かある。しか
【７なから上記第２の従来例には、濃度設定についての
開示はなく、また、付加的ソース／ドレイン領域の濃度
の微妙な調節は困難であった。
トレイン領域３０の濃度を調節することになるため、ゲ
ート電極１５の厚さやヰＪ質のばらつきによって影響さ
れやすい。ゲート電極２５とオーバラップする付加的ソ
ーニス／トレイン領域を有するＬＤＤ構造の薄型Ｓｏｌ
−ＭＯ５ＦＥＴの場合、良好なトランジスタ特性を得る
ためには、付加的ソース／トレイン領域の濃度を、ある
限られた範囲の値に精度よく設定する必要かある。しか
【７なから上記第２の従来例には、濃度設定についての
開示はなく、また、付加的ソース／ドレイン領域の濃度
の微妙な調節は困難であった。
本発明は、上記従来の問題点に鑑み、良好なトランジス
タ特性を有するための最適な付加的ソース／ドレイン領
域の濃度を有するゲートオーバラップ型（７）ｆｉ型ｓ
０１− ＭＯＳ Ｆ Ｅ Ｔヲ３ム甲導体装置および
その製造方法を提供することをＬ１的とする。
タ特性を有するための最適な付加的ソース／ドレイン領
域の濃度を有するゲートオーバラップ型（７）ｆｉ型ｓ
０１− ＭＯＳ Ｆ Ｅ Ｔヲ３ム甲導体装置および
その製造方法を提供することをＬ１的とする。
［課題を解決するための手段〕
上記課題を解決するため本発明の半導体装置は、絶縁体
層上に３００人ないし１５００Ａの厚さの半導体層が形
成され、その半導体層上にゲート誘電体薄膜を介してゲ
ート電極が形成されている。
層上に３００人ないし１５００Ａの厚さの半導体層が形
成され、その半導体層上にゲート誘電体薄膜を介してゲ
ート電極が形成されている。
また、このゲート電極直下の領域の半導体層内において
、ゲート電極の左右両側端の直下から内側にかけて第１
導電型の１対の付加的ソース／ドレイン領域が形成され
、さらに、１対の付加的ソース／ドレイン領域に挾まれ
た領域の半導体層内に、第２導電型のチャネル領域が形
成されている。また、半導体装置内において、付加的ソ
ース／ドレイン領域のチャネル領域に接する側と反対側
の端部に隣接して、第１導電型の１対のソース／ドレイ
ン領域が形成されている。
、ゲート電極の左右両側端の直下から内側にかけて第１
導電型の１対の付加的ソース／ドレイン領域が形成され
、さらに、１対の付加的ソース／ドレイン領域に挾まれ
た領域の半導体層内に、第２導電型のチャネル領域が形
成されている。また、半導体装置内において、付加的ソ
ース／ドレイン領域のチャネル領域に接する側と反対側
の端部に隣接して、第１導電型の１対のソース／ドレイ
ン領域が形成されている。
この半導体装置における付加的ソース／ドレイン領域は
、３Ｘ１０”ないし３Ｘ１０１８／ｃｍ３の不純物濃度
を有し、ソース／ドレイン領域は、付加的ソース／ドレ
イン領域よりも高い不純物濃度を有している。
、３Ｘ１０”ないし３Ｘ１０１８／ｃｍ３の不純物濃度
を有し、ソース／ドレイン領域は、付加的ソース／ドレ
イン領域よりも高い不純物濃度を有している。
本発明の半導体装置の製造方法は、絶縁体層上に半導体
装置を形成する工程と、この半導体装置上にゲート誘電
体薄膜を形成する工程と、このゲート誘電体薄膜上にゲ
ート電極を形成する工程と、このゲート電極をマスクと
して、半導体装置をその表面に平行な市内で連続的に回
転させながら、第１導電型の不純物を、半導体層表面に
対して所定の角度をなす斜め方向から注入することによ
り、半導体層内のゲート電極の端部近傍直下に導入し、
付加的ソース／ドレイン領域を形成する工程と、半導体
装置上に、ゲート電極をマスクとして、半導体層の表面
に垂直な方向から第１導電型の不純物を注入し、ソース
／ドレイン領域を形成する工程とを備えている。
装置を形成する工程と、この半導体装置上にゲート誘電
体薄膜を形成する工程と、このゲート誘電体薄膜上にゲ
ート電極を形成する工程と、このゲート電極をマスクと
して、半導体装置をその表面に平行な市内で連続的に回
転させながら、第１導電型の不純物を、半導体層表面に
対して所定の角度をなす斜め方向から注入することによ
り、半導体層内のゲート電極の端部近傍直下に導入し、
付加的ソース／ドレイン領域を形成する工程と、半導体
装置上に、ゲート電極をマスクとして、半導体層の表面
に垂直な方向から第１導電型の不純物を注入し、ソース
／ドレイン領域を形成する工程とを備えている。
本発明の半導体装置の製造方法は、他の局面においては
、絶縁体層上に半導体装置を形成する工程と、この半導
体装置上にゲート誘電体薄膜を形成する工程と、このゲ
ート誘電体薄膜上にゲート電極を形成する工程と、この
ゲート電極をマスクとして、第１導電型の不純物をイオ
ン注入により導入する工程と、注入した第１導電型の不
純物を、所定の熱処理によりゲート電極の下方に拡散さ
せ、付加的ソース／ドレイン領域を形成する工程と、半
導体装置上に、ゲート電極をマスクとしてｔＪ１導電型
の不純物を注入し、ソース／ドレイン領域を形成する工
程とを備えている。
、絶縁体層上に半導体装置を形成する工程と、この半導
体装置上にゲート誘電体薄膜を形成する工程と、このゲ
ート誘電体薄膜上にゲート電極を形成する工程と、この
ゲート電極をマスクとして、第１導電型の不純物をイオ
ン注入により導入する工程と、注入した第１導電型の不
純物を、所定の熱処理によりゲート電極の下方に拡散さ
せ、付加的ソース／ドレイン領域を形成する工程と、半
導体装置上に、ゲート電極をマスクとしてｔＪ１導電型
の不純物を注入し、ソース／ドレイン領域を形成する工
程とを備えている。
［作用］
本発明の半導体装置によれば、ゲートオーバラップ型の
付加的ソース／ドレイン領域を有し、かつその濃度が３
ｘ １０” 〜３Ｘ １０” ／ｃｍ３に設定されてい
るため、次のような作用を有する。
付加的ソース／ドレイン領域を有し、かつその濃度が３
ｘ １０” 〜３Ｘ １０” ／ｃｍ３に設定されてい
るため、次のような作用を有する。
ゲート電極がＯＶで、ドレイン領域に所定の正のバイア
ス電圧が印加された状態において、付加的ソース／ドレ
イン領域が上記範囲の濃度に設定されていることにより
、付加的ソース／ドレイン領域のみがほぼすべて、ちょ
うど空乏化された状態が得られる。その結果、付加的ソ
ース／ドレイン領域の濃度が低すぎて、付加的ソース／
ドレイン領域が十分に空乏化されない場合や、その逆に
濃度が高すぎて、隣接するソース／ドレイン領域にまで
空乏化が進んだ場合に比べて、電界強度の緩和効果が大
きい。また、ゲートオーバラップ構造特有の効果を併せ
持つため、良好なトランジスタ特性を得ることができる
。
ス電圧が印加された状態において、付加的ソース／ドレ
イン領域が上記範囲の濃度に設定されていることにより
、付加的ソース／ドレイン領域のみがほぼすべて、ちょ
うど空乏化された状態が得られる。その結果、付加的ソ
ース／ドレイン領域の濃度が低すぎて、付加的ソース／
ドレイン領域が十分に空乏化されない場合や、その逆に
濃度が高すぎて、隣接するソース／ドレイン領域にまで
空乏化が進んだ場合に比べて、電界強度の緩和効果が大
きい。また、ゲートオーバラップ構造特有の効果を併せ
持つため、良好なトランジスタ特性を得ることができる
。
また、本発明の製造方法によれば、付加的ソース／ドレ
イン領域の形成を、ゲート電極のみをマスクとしたイオ
ン注入によって行なうため、上記第２の従来例のように
別途マスクをバターニングする必要がなく、製造工程が
簡略化される。
イン領域の形成を、ゲート電極のみをマスクとしたイオ
ン注入によって行なうため、上記第２の従来例のように
別途マスクをバターニングする必要がなく、製造工程が
簡略化される。
さらに、本発明の製造方法によれば、付加的ソース／ド
レイン領域の形成を、ゲート電極をマスクとした斜めイ
オン注入によって行なうことにより、熱拡散による場合
よりもさらに精度よく、付加的ソース／ドレイン領域の
ゲート電極とのオーバラップ長さや不純物濃度を、より
高精度に設定することかできる。
レイン領域の形成を、ゲート電極をマスクとした斜めイ
オン注入によって行なうことにより、熱拡散による場合
よりもさらに精度よく、付加的ソース／ドレイン領域の
ゲート電極とのオーバラップ長さや不純物濃度を、より
高精度に設定することかできる。
［実施例］
以下、本発明の一実施例を、図面に基づいて説明する。
本発明の一実施例の薄型Ｓｏｌ−ＭＯ３ＦＥＴを含む崖
導体装置の構造は、第９Ｅ図に示す第２の従来例の半導
体装置とほぼ同様である。すなわち、第１Ｅ図を参照Ｌ
７て、シリコン基板１上に絶縁体層２が形成されており
、この絶縁体層２」−にシリコン層３が形成されている
。シリコン層３内におい°Ｃ１低いｐ型不純物濃度（た
とえば、１０１６〜〕○”／ｅｍ３）を有するチャネル
領域６が形成されている。チャネル領域６の左右両側に
接したシリコン層３内には、ｎ型の付加的ソース領域７
ａと付加的ドレイン領域８ａが、ゲート電極５の左右両
端部近傍とオーバラップして形成されている。付加的ソ
ース領域７ａ、付加的ドレイン領域８ａの、チャネル領
域６とは反対側の端部に隣接したシリコン層３内には、
付加的ソース領域７ａ、４：ｉ加的ドレイン領域８ａよ
りも不純物濃度が高いｎ型のソース領域７ｂ、 ドレ
イン領域８ｂが形成されている。
導体装置の構造は、第９Ｅ図に示す第２の従来例の半導
体装置とほぼ同様である。すなわち、第１Ｅ図を参照Ｌ
７て、シリコン基板１上に絶縁体層２が形成されており
、この絶縁体層２」−にシリコン層３が形成されている
。シリコン層３内におい°Ｃ１低いｐ型不純物濃度（た
とえば、１０１６〜〕○”／ｅｍ３）を有するチャネル
領域６が形成されている。チャネル領域６の左右両側に
接したシリコン層３内には、ｎ型の付加的ソース領域７
ａと付加的ドレイン領域８ａが、ゲート電極５の左右両
端部近傍とオーバラップして形成されている。付加的ソ
ース領域７ａ、付加的ドレイン領域８ａの、チャネル領
域６とは反対側の端部に隣接したシリコン層３内には、
付加的ソース領域７ａ、４：ｉ加的ドレイン領域８ａよ
りも不純物濃度が高いｎ型のソース領域７ｂ、 ドレ
イン領域８ｂが形成されている。
本実施例の半導体装置の構造か上記第２の従来例と異な
るのは、付加的ソース領域７ａ、付加的ドレイン領域８
ａのｌａ１度を、シリコン層３の厚さに応じて、最適に
なる範囲内に設定している点である。すなわち、本実施
例においては、シリコン層３の厚さが３０ （、）〜］
５００人の薄膜ＳＯＩ−ＭＯ８ＦＥＴであり、イｊ加的
ソース領域７ａ、イー１加的ドレイン領域８ａの濃度を
、３Ｘ１（１”〜３ｘ１．Ｏ” ７ｃｍ３の範囲に設定
［、た点である。
るのは、付加的ソース領域７ａ、付加的ドレイン領域８
ａのｌａ１度を、シリコン層３の厚さに応じて、最適に
なる範囲内に設定している点である。すなわち、本実施
例においては、シリコン層３の厚さが３０ （、）〜］
５００人の薄膜ＳＯＩ−ＭＯ８ＦＥＴであり、イｊ加的
ソース領域７ａ、イー１加的ドレイン領域８ａの濃度を
、３Ｘ１（１”〜３ｘ１．Ｏ” ７ｃｍ３の範囲に設定
［、た点である。
本実施例において、イ・１加的ソース領域−“ａ、付加
的ドレイン領域８ａの濃度を上記範囲内に設定する理由
を以下に述べる。
的ドレイン領域８ａの濃度を上記範囲内に設定する理由
を以下に述べる。
付加的ドレイン領域８ａの濃度とソース／トレイン間耐
圧との関係は、第３Ａ図ないし第３Ｃ図、第４図および
第５図を用いて次のように考察される。ＭＯＳＦＥＴが
非動作状態、すなわち、ドレイン領域８ｂに正のパイ“
アスか印加され、ゲート電極が０■のとき、イ・１加的
ドレイン領域８ａは空乏化される。付加的ドレイン領域
８ａの濃度か１０”／ｃｒｎ”程度の所定の値よりも低
いと、第３Ａ図に斜線で示すように、空乏化がドレイン
領域８ｂまで進行し、第５図の矢印Ａで指し示すように
、付加的ドレイン領域８ａとドレイン領域８ｂの境界近
傍に高い電界強度のピークが発生ずる。
圧との関係は、第３Ａ図ないし第３Ｃ図、第４図および
第５図を用いて次のように考察される。ＭＯＳＦＥＴが
非動作状態、すなわち、ドレイン領域８ｂに正のパイ“
アスか印加され、ゲート電極が０■のとき、イ・１加的
ドレイン領域８ａは空乏化される。付加的ドレイン領域
８ａの濃度か１０”／ｃｒｎ”程度の所定の値よりも低
いと、第３Ａ図に斜線で示すように、空乏化がドレイン
領域８ｂまで進行し、第５図の矢印Ａで指し示すように
、付加的ドレイン領域８ａとドレイン領域８ｂの境界近
傍に高い電界強度のピークが発生ずる。
これは、付加的ドレイン領域８ａの濃度が低すぎると、
この領域のドレインとしての効果が薄れ、ドレインが実
質的に右側に移動したのと同様の状態になるためと考え
られる。
この領域のドレインとしての効果が薄れ、ドレインが実
質的に右側に移動したのと同様の状態になるためと考え
られる。
また、付加的ドレイン領域８ａの濃度が１０’８程度の
所定の値であれば、第３Ｂ図に斜線で示すように、付加
的ドレイン領域８ａかちょうどすべて空乏化され、その
結果第５図に矢印Ｂで指し示すように、電界強度のピー
クは、付加的ドレイン領域８ａの両端近傍に分散して、
その値も低くなる。
所定の値であれば、第３Ｂ図に斜線で示すように、付加
的ドレイン領域８ａかちょうどすべて空乏化され、その
結果第５図に矢印Ｂで指し示すように、電界強度のピー
クは、付加的ドレイン領域８ａの両端近傍に分散して、
その値も低くなる。
さらに、付加的ドレイン領域８ａの濃度が１０”、／ｃ
ｍ’程度の所定の値よりも高い場合には、第３Ｃ図に斜
線で示すように、付加的ドレイ〉領域８ａの空乏化がわ
ずかしか進まず、そのために、付加的ドレイン領域８ａ
における電界緩和効果が不十分で、その左端近傍に、第
５図に矢印Ｃで指し示すように、電界強度の高いピーク
が発生ずる。
ｍ’程度の所定の値よりも高い場合には、第３Ｃ図に斜
線で示すように、付加的ドレイ〉領域８ａの空乏化がわ
ずかしか進まず、そのために、付加的ドレイン領域８ａ
における電界緩和効果が不十分で、その左端近傍に、第
５図に矢印Ｃで指し示すように、電界強度の高いピーク
が発生ずる。
以上の考察の結果かられかるように、本実施例のＳＯＩ
−ＭＯＳＦＥＴのソース／ドレイン間耐圧は、第４図に
グラフで示すように、付加的ドレイン領域８１３．の濃
度か１０１８程度に設定したときに最適となり、それよ
り濃度が高くても、また低くても、ソース／ドレイン領
域間耐圧が低下する。なお、第４図のグラフは、ゲート
電極５の長さが０．３μＩｎ、 シリコシ層３の厚さが
３００人１ゲ一ト誘電体薄膜４の厚さが２００Ａの場合
に一ついての付加的ドレイン領域８ａの濃度とソース／
ドレイン領域間耐圧の関係を示している。
−ＭＯＳＦＥＴのソース／ドレイン間耐圧は、第４図に
グラフで示すように、付加的ドレイン領域８１３．の濃
度か１０１８程度に設定したときに最適となり、それよ
り濃度が高くても、また低くても、ソース／ドレイン領
域間耐圧が低下する。なお、第４図のグラフは、ゲート
電極５の長さが０．３μＩｎ、 シリコシ層３の厚さが
３００人１ゲ一ト誘電体薄膜４の厚さが２００Ａの場合
に一ついての付加的ドレイン領域８ａの濃度とソース／
ドレイン領域間耐圧の関係を示している。
次に、シリコン層３の膜厚と最適な付加的ドレイン領域
８ａの濃度との関係、すなわち、付加的ドレイン領域８
ａをちょうどすべて空乏化するだめの条件を考える。シ
リコン層３の膜厚が３００人の場合、ゲート電極５の長
さが０．３μｍ（いわゆる０、３μｍデザインルール）
より短いデバイス構造に対応するためには、電源電圧（
ドレイン領域８ｂ′＼の印加電圧）か通常１〜５ｖであ
るため、付加的ドレイン領域８ａが３Ｘ］、Ｏ”〜・３
Ｘ１０１８／ｃｍ”程度の不純物濃度を有する必要があ
る（第６Ａ図参照）。また、シリコン層３の膜厚が１０
００人〜１５０ＯＡの場合には、ゲート電極長さは０．
５μｍ（いわゆる０、 ５μｍデザインルール）程度
となり、電源電圧（ドレイン領域８ｂへの印加電圧）が
通常３．３〜５■となる。この場合には、付加的ドレイ
ン領域８ａがちょうどすべて空乏化されるためには、そ
の不純物濃度が３Ｘ１０” 〜５Ｘ１０” ／Ｃｍ’程
度に設定しなければならない（第６Ｂ図参照）。
８ａの濃度との関係、すなわち、付加的ドレイン領域８
ａをちょうどすべて空乏化するだめの条件を考える。シ
リコン層３の膜厚が３００人の場合、ゲート電極５の長
さが０．３μｍ（いわゆる０、３μｍデザインルール）
より短いデバイス構造に対応するためには、電源電圧（
ドレイン領域８ｂ′＼の印加電圧）か通常１〜５ｖであ
るため、付加的ドレイン領域８ａが３Ｘ］、Ｏ”〜・３
Ｘ１０１８／ｃｍ”程度の不純物濃度を有する必要があ
る（第６Ａ図参照）。また、シリコン層３の膜厚が１０
００人〜１５０ＯＡの場合には、ゲート電極長さは０．
５μｍ（いわゆる０、 ５μｍデザインルール）程度
となり、電源電圧（ドレイン領域８ｂへの印加電圧）が
通常３．３〜５■となる。この場合には、付加的ドレイ
ン領域８ａがちょうどすべて空乏化されるためには、そ
の不純物濃度が３Ｘ１０” 〜５Ｘ１０” ／Ｃｍ’程
度に設定しなければならない（第６Ｂ図参照）。
以上のことから、シリコン層３の厚さが３００Ａ〜１５
００人程度の薄型５０１−ＭＯＳＦＥＴの濃度としては
、３Ｘ１０”〜３Ｘ１０”’／ｃｍ”の範囲に設定する
のが最適である。
００人程度の薄型５０１−ＭＯＳＦＥＴの濃度としては
、３Ｘ１０”〜３Ｘ１０”’／ｃｍ”の範囲に設定する
のが最適である。
次に、本実施例の半導体装置の製造方法について、第１
Ａ図ないし第１Ｅ図に基づいて説明する。
Ａ図ないし第１Ｅ図に基づいて説明する。
まず、第１Ａ図を参照して、シリコン基板１上に、絶縁
体層２を挾んで、半導体装置としてのシリコン層３を３
００Ａ〜１５００人の厚さで形成する。絶縁体層２の形
成は、上記第１の従来例と同様に、ＳＩＭＯＸ法によっ
て行なわれる。
体層２を挾んで、半導体装置としてのシリコン層３を３
００Ａ〜１５００人の厚さで形成する。絶縁体層２の形
成は、上記第１の従来例と同様に、ＳＩＭＯＸ法によっ
て行なわれる。
次に、シリコン層３を島状に加工し、硼素などのｐ型の
不純物を、たとえば１０１６〜１０１７７ ｃ ｍ ”
の濃度になるように、イオン注入法などによって注入し
、チャネル領域６を形成する（第１Ｂ図）。
不純物を、たとえば１０１６〜１０１７７ ｃ ｍ ”
の濃度になるように、イオン注入法などによって注入し
、チャネル領域６を形成する（第１Ｂ図）。
次に、シリコン層３上に、熱酸化法などによって、ゲー
ト誘電体薄膜４を約３０ＯＡの厚さで形成し、その後さ
らにポリシリコンなどのゲート電極材料の層を、約２０
００Ａの厚さで、ＣＶＤ法などによって形成する。この
ポリシリコン層上に、写真製版法によってレジスト１４
をバターニングし、これをマスクとして、ポリシリコン
層をエツチングし、ゲート電極５を形成する。次に、こ
のゲート電極５をマスクとして、燐イオンなどのｎ型不
純物をイオン注入し、付加的ソース領域７ａと付加的ド
レイン領域８ａを、３ ｘ １０ Ｉ ７〜３Ｘ１０”
／ｃｍ”の濃度で形成する（第１Ｃ図）。このとき、注
入する不純物として燐を用いる場合には、シリコン層３
の厚さが約１００ＯＡの場合には、上記濃度に設定する
ために、イオン注入条件として、注入エネルギを約３０
ＫｅＶ、 ドーズ量を３Ｘ１０” 〜３Ｘ１０” ／
ｃｍ２を用いる。
ト誘電体薄膜４を約３０ＯＡの厚さで形成し、その後さ
らにポリシリコンなどのゲート電極材料の層を、約２０
００Ａの厚さで、ＣＶＤ法などによって形成する。この
ポリシリコン層上に、写真製版法によってレジスト１４
をバターニングし、これをマスクとして、ポリシリコン
層をエツチングし、ゲート電極５を形成する。次に、こ
のゲート電極５をマスクとして、燐イオンなどのｎ型不
純物をイオン注入し、付加的ソース領域７ａと付加的ド
レイン領域８ａを、３ ｘ １０ Ｉ ７〜３Ｘ１０”
／ｃｍ”の濃度で形成する（第１Ｃ図）。このとき、注
入する不純物として燐を用いる場合には、シリコン層３
の厚さが約１００ＯＡの場合には、上記濃度に設定する
ために、イオン注入条件として、注入エネルギを約３０
ＫｅＶ、 ドーズ量を３Ｘ１０” 〜３Ｘ１０” ／
ｃｍ２を用いる。
次に、所定の熱処理を行なうと、熱拡散によ一ンて、付
加的ソース領域７ａ、付加的ドレイン領域８ａが、ゲー
ト電極５の左右側端部直下から内側へ入り込む（第１Ｄ
図）。この場合の熱拡散のための熱処理条件として、シ
リコン層３の厚さが約１０００人の場合には、約１００
０℃の窒素雰囲気中で、約１時間熱処理を行なうことに
より、熱拡散によって、付加的ソース領域７ａおよび付
加的ドレイン領域８ａが、ゲート電極５の左右側端部直
下から内側へ約１５００Ａ程度入り込むことになる。
加的ソース領域７ａ、付加的ドレイン領域８ａが、ゲー
ト電極５の左右側端部直下から内側へ入り込む（第１Ｄ
図）。この場合の熱拡散のための熱処理条件として、シ
リコン層３の厚さが約１０００人の場合には、約１００
０℃の窒素雰囲気中で、約１時間熱処理を行なうことに
より、熱拡散によって、付加的ソース領域７ａおよび付
加的ドレイン領域８ａが、ゲート電極５の左右側端部直
下から内側へ約１５００Ａ程度入り込むことになる。
次に、ゲート電極５をマスクとして、ｎ型不純物である
燐イオンや砒素イオンなどをシリコン層３に注入し、１
０１９〜１０２°／ｃｍ”程度の濃度を有するソース領
域７ｂおよびドレイン領域８ｂを形成する（第１Ｅ図）
。
燐イオンや砒素イオンなどをシリコン層３に注入し、１
０１９〜１０２°／ｃｍ”程度の濃度を有するソース領
域７ｂおよびドレイン領域８ｂを形成する（第１Ｅ図）
。
その後、シリコシ基板１上全面に層間絶縁膜（図示せず
）を堆積させ、コンタクトホール（図示せず）を形成し
て、さらにアルミニウムなどの配線層（図示せず）を形
成すると、ｈｆ、９Ｂ図に示す構造と同様の薄膜Ｓｏｌ
−ＭＯ５ＦＥＴが出来上がる。
）を堆積させ、コンタクトホール（図示せず）を形成し
て、さらにアルミニウムなどの配線層（図示せず）を形
成すると、ｈｆ、９Ｂ図に示す構造と同様の薄膜Ｓｏｌ
−ＭＯ５ＦＥＴが出来上がる。
次に、第７図に示す構造を有するゲートオーバーラツプ
型ＬＤＤ構造の薄膜５０１−ＭＯＳＦＥＴを含む半導体
装置の製造方法の他の実施例を、第２Ａ図および第２Ｂ
図を用いて説明する。
型ＬＤＤ構造の薄膜５０１−ＭＯＳＦＥＴを含む半導体
装置の製造方法の他の実施例を、第２Ａ図および第２Ｂ
図を用いて説明する。
本実施例においては、半導体層としてのシリコン層３を
島状に形成するまでは、上記実施例の第１Ａ図および第
１Ｂ図と同様である。本実施例が上記実施例と異なるの
は、付加的ソース領域７ａと付加的ドレイン領域８ａの
形成を、第２Ａ図に示すように、たとえば燐イオンを、
シリコン層３表面に対して所定の傾斜角をなす方向から
イオンを照射する、いわゆる斜めイオン注入法を用いる
ことにより、ゲート電極５の端部近傍と付加的ソース領
域７ａおよび付加的ドレイン領域８ａとをオーバラップ
させる点である。この斜めイオン注入法においては、左
右１対の付加的ソース領域７ａ、付加的ドレイン領域８
ａを形成するために、シリコン基板１を、その表面に平
行な面内において定速で回転させながらイオン注入を行
なう。シリコン層３の厚さが約ｌυＯＯＡで、注入する
不純物として燐イオンを用いる場合、付加的ソース領域
７ａ、付加的ドレイン領域８ａの濃度を３×１０” 〜
３Ｘ１０” ／ｃｒｎ３に設定するためには、イオン注
入条件として、注入エネルギを約８０ＫｅＶ、イオン照
射方向がシリコン層３の法線方向と成す傾斜角を約６０
度、ドーズ童を１゜２×ＩＯ’ ” 〜１．２ｘｌＯ”
／ｃｍ２とする。
島状に形成するまでは、上記実施例の第１Ａ図および第
１Ｂ図と同様である。本実施例が上記実施例と異なるの
は、付加的ソース領域７ａと付加的ドレイン領域８ａの
形成を、第２Ａ図に示すように、たとえば燐イオンを、
シリコン層３表面に対して所定の傾斜角をなす方向から
イオンを照射する、いわゆる斜めイオン注入法を用いる
ことにより、ゲート電極５の端部近傍と付加的ソース領
域７ａおよび付加的ドレイン領域８ａとをオーバラップ
させる点である。この斜めイオン注入法においては、左
右１対の付加的ソース領域７ａ、付加的ドレイン領域８
ａを形成するために、シリコン基板１を、その表面に平
行な面内において定速で回転させながらイオン注入を行
なう。シリコン層３の厚さが約ｌυＯＯＡで、注入する
不純物として燐イオンを用いる場合、付加的ソース領域
７ａ、付加的ドレイン領域８ａの濃度を３×１０” 〜
３Ｘ１０” ／ｃｒｎ３に設定するためには、イオン注
入条件として、注入エネルギを約８０ＫｅＶ、イオン照
射方向がシリコン層３の法線方向と成す傾斜角を約６０
度、ドーズ童を１゜２×ＩＯ’ ” 〜１．２ｘｌＯ”
／ｃｍ２とする。
この注入条件によって、付加的ソース領域７ａおよび付
加的ドレイン領域８ａか、ゲート電極の左右両側端から
約１５００Ａ内側へ入り込むことになる。
加的ドレイン領域８ａか、ゲート電極の左右両側端から
約１５００Ａ内側へ入り込むことになる。
次に、レジスタ１４を除去し、ゲート電極５をマスクと
して、上記実施例の場合（第１Ｅ図）と合うように、シ
リコン層３の表面に垂直な方向から、たとえば砒素イオ
ンを注入し、ｆｆＯ’９〜１０２°／Ｃｍ３の濃度のソ
ース領域７ｂ、 ドレイン領域８ｂを形成する。
して、上記実施例の場合（第１Ｅ図）と合うように、シ
リコン層３の表面に垂直な方向から、たとえば砒素イオ
ンを注入し、ｆｆＯ’９〜１０２°／Ｃｍ３の濃度のソ
ース領域７ｂ、 ドレイン領域８ｂを形成する。
なお、本実施例において、付加的ソース領域７ａ、付加
的ドレイン領域８ａを形成するためのイオン注入におい
て、シリコン基板１を回転させながらイオン注入を行な
ったか、シリコン基板〕を静止させたまま、ゲート電極
５の一方の側壁の斜め上方から所定の角度傾斜させてイ
オン注入を行ない、付加的ソース領域７ａまたは付加的
ドレイン領域８ａのいずれか一方を形成した後に、シリ
コン基板１をその表面に平行な面内において１８０度回
転させて固定し、さらにイオン注入を行ない、他方の付
加的ドレイン領域８ａまたは付加的ソース領域７ｂを形
成してもよい。ただし、この方法を用いるのは、シリコ
ンウェハ上の多数の８０１−ＭＯＳＦＥＴの素子か、同
一方向を向いて整列している場合に限られる。
的ドレイン領域８ａを形成するためのイオン注入におい
て、シリコン基板１を回転させながらイオン注入を行な
ったか、シリコン基板〕を静止させたまま、ゲート電極
５の一方の側壁の斜め上方から所定の角度傾斜させてイ
オン注入を行ない、付加的ソース領域７ａまたは付加的
ドレイン領域８ａのいずれか一方を形成した後に、シリ
コン基板１をその表面に平行な面内において１８０度回
転させて固定し、さらにイオン注入を行ない、他方の付
加的ドレイン領域８ａまたは付加的ソース領域７ｂを形
成してもよい。ただし、この方法を用いるのは、シリコ
ンウェハ上の多数の８０１−ＭＯＳＦＥＴの素子か、同
一方向を向いて整列している場合に限られる。
［発明の効果］
以上述べたように、本発明の半導体装置によれば、薄膜
Ｓｌ］−ＭＯ５ＦＥＴにおい゛Ｃ１ゲート電極とオーバ
ラップした付加的ソース／ドレイン領域の濃度を３Ｘ１
０” 〜３Ｘ１０” ／ｃｍ３に設定することにより、
ＭＯＳＦＥＴの非動作状態において、付加的ソース／ド
レイン領域がちょうどすべて空乏化し、その結果電界強
度のピークが分散してその値が低下し、良好なソース／
ドレイン耐圧特性を得ることができる。また、ゲートオ
ーバラップ構造を有することから、ＭＯＳＦＥＴの動作
状態における電流駆動特性も良好に保たれることと併せ
て、優れたトランジスタ特性を得ることができる。
Ｓｌ］−ＭＯ５ＦＥＴにおい゛Ｃ１ゲート電極とオーバ
ラップした付加的ソース／ドレイン領域の濃度を３Ｘ１
０” 〜３Ｘ１０” ／ｃｍ３に設定することにより、
ＭＯＳＦＥＴの非動作状態において、付加的ソース／ド
レイン領域がちょうどすべて空乏化し、その結果電界強
度のピークが分散してその値が低下し、良好なソース／
ドレイン耐圧特性を得ることができる。また、ゲートオ
ーバラップ構造を有することから、ＭＯＳＦＥＴの動作
状態における電流駆動特性も良好に保たれることと併せ
て、優れたトランジスタ特性を得ることができる。
また、本発明の半導体装置の製造方法によれば、ゲート
電極のみをマスクとして、付加的ソース／ドレイン領域
およびソース／ドレイン領域を形成するため、比較的簡
単な工程で、ゲートオーバラップ型のＬＤＤ構造を有す
るＳｏｌ−ＭＯＳＦＥＴを形成することができる。
電極のみをマスクとして、付加的ソース／ドレイン領域
およびソース／ドレイン領域を形成するため、比較的簡
単な工程で、ゲートオーバラップ型のＬＤＤ構造を有す
るＳｏｌ−ＭＯＳＦＥＴを形成することができる。
さらに、本発明の半導体装置の製造方法において、斜め
イオン注入法を用いて付加的ソース／ドレイン領域を形
成することにより、熱拡散上程を含む場合に比べて、よ
り高精度に、付加的ソース／ドレイン領域のゲートオー
バラップ長さおよび濃度を調節することかできる。
イオン注入法を用いて付加的ソース／ドレイン領域を形
成することにより、熱拡散上程を含む場合に比べて、よ
り高精度に、付加的ソース／ドレイン領域のゲートオー
バラップ長さおよび濃度を調節することかできる。
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図および第１Ｅ
図は、本発明の一実施例における半導体装置の製造方法
を、その主要工程ごとに順次示す断面図である。 第２Ａ図および第２Ｂ図は、本発明の他の実施例におけ
る半導体装置の製造方法の主要工程を示す断面図である
。 第３Ａ図、第３Ｂ図および第３Ｃ図は、ゲートオーバラ
ップ型の薄膜Ｓｏｌ−ＭＯ，５ＦＥＴの非動作状態にお
ける、付加的ドレイン領域８ａの濃度とその空乏化の様
子を示す模式的断面図である。 第４図は、薄膜ＳＯＮ−ＭＯ３ＦＥＴの付加的ドレイン
領域の濃度とソース／トレイン間耐圧との関係を示す図
である。 第５図は、第３Ａ図、第３Ｂ図および第３０図のそれぞ
れに対応する、付加的ドレイン領域近傍における電界強
度分布を示す図である。 第６Ａ図および第６Ｂ図は、薄膜Ｓ ＯＩ −ＭＯＳＦ
ＥＴの付加的ソース／ドレイン領域濃度と、付加的ドレ
イン領域が完全に空乏化するゲート７１１４２間電圧と
の関係を、シリコン膜厚が３００Ａの場合および１００
０Ａの場合について示す図である。 第７図は、第１の従来例における薄膜ＳＯＩ−ＭＯ３Ｆ
ＥＴの断面構造を示す図である。 第８Ａ図１第８Ｂ図、第８Ｃ図、第８Ｄ図および第８Ｅ
図は、第１の従来例における半導体装置の製造方法を、
主要工程ごとに順次示す断面図である。 第９Ａ図、第９Ｂ図、第９Ｃ図、第９Ｄ図および第９Ｅ
図は、第２の従来例における半導体装置の製造工程を順
次示す断面図である。 第１０Ａ図は、ＬＤＤ構造を有しない薄膜ＳＯＩ−ＭＯ
９ＦＥＴのソースフ１１４２間耐圧特性を示す図、第１
０Ｂ図は、第１の従来例における、ゲートオーバラップ
構造を有しないＬＤＤ型薄膜ＳＯＩ−ＭＯＳＦＥＴの、
電流偶特性を示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層（半導体層）、４はゲート誘電体薄膜、５はゲ
ート電極、６はチャネル領域、７ａは付加的ソース領域
、７ｂはソース領域、８ａは付加的ドレイン領域、８ｂ
はドレイン領域である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。 第１Ａ図 ２：＃！線４本令 ｖ、、ｔ Ｂｏ 、
３ ：”−シ・ノコ；・λ−；（梱７）ノ ｇ（Ｌ：４才力υ１１奸レン領域 第１Ｄ図 第１Ｅ図 ７ｂ：ソース＠域 ８ｂ ： ドレイ７領セ（ 第２Ａ図 第２８図 第３Ｃ図 ２３″ ６ ？５伏 第４図 Δ寸力Ｕ的ドしイ〉４負セ’ｓ １ｋＡ−Ｖｃｘ”）第
７５図 °−４■糺４１緘−−−−行〜ど゛”””’−ｂ〕１；
壷吃。 ドしイ〕Ａ−レ−（ Ａ’ｊｆＭＪ的ソース、／Ｆ’し、イン＊”ｌ、 １
４ （／ｃ−ｓ’）イ寸力υ皇す／−ス／Ｆシ２イン砿
ｆｆ）、４４−（１０−〇第８Ａ図 第８Ｃ図 第８Ｄ図 第ｑＡ図
図は、本発明の一実施例における半導体装置の製造方法
を、その主要工程ごとに順次示す断面図である。 第２Ａ図および第２Ｂ図は、本発明の他の実施例におけ
る半導体装置の製造方法の主要工程を示す断面図である
。 第３Ａ図、第３Ｂ図および第３Ｃ図は、ゲートオーバラ
ップ型の薄膜Ｓｏｌ−ＭＯ，５ＦＥＴの非動作状態にお
ける、付加的ドレイン領域８ａの濃度とその空乏化の様
子を示す模式的断面図である。 第４図は、薄膜ＳＯＮ−ＭＯ３ＦＥＴの付加的ドレイン
領域の濃度とソース／トレイン間耐圧との関係を示す図
である。 第５図は、第３Ａ図、第３Ｂ図および第３０図のそれぞ
れに対応する、付加的ドレイン領域近傍における電界強
度分布を示す図である。 第６Ａ図および第６Ｂ図は、薄膜Ｓ ＯＩ −ＭＯＳＦ
ＥＴの付加的ソース／ドレイン領域濃度と、付加的ドレ
イン領域が完全に空乏化するゲート７１１４２間電圧と
の関係を、シリコン膜厚が３００Ａの場合および１００
０Ａの場合について示す図である。 第７図は、第１の従来例における薄膜ＳＯＩ−ＭＯ３Ｆ
ＥＴの断面構造を示す図である。 第８Ａ図１第８Ｂ図、第８Ｃ図、第８Ｄ図および第８Ｅ
図は、第１の従来例における半導体装置の製造方法を、
主要工程ごとに順次示す断面図である。 第９Ａ図、第９Ｂ図、第９Ｃ図、第９Ｄ図および第９Ｅ
図は、第２の従来例における半導体装置の製造工程を順
次示す断面図である。 第１０Ａ図は、ＬＤＤ構造を有しない薄膜ＳＯＩ−ＭＯ
９ＦＥＴのソースフ１１４２間耐圧特性を示す図、第１
０Ｂ図は、第１の従来例における、ゲートオーバラップ
構造を有しないＬＤＤ型薄膜ＳＯＩ−ＭＯＳＦＥＴの、
電流偶特性を示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層（半導体層）、４はゲート誘電体薄膜、５はゲ
ート電極、６はチャネル領域、７ａは付加的ソース領域
、７ｂはソース領域、８ａは付加的ドレイン領域、８ｂ
はドレイン領域である。 なお、図中、同一符号を付した部分は同一または相当の
要素を示す。 第１Ａ図 ２：＃！線４本令 ｖ、、ｔ Ｂｏ 、
３ ：”−シ・ノコ；・λ−；（梱７）ノ ｇ（Ｌ：４才力υ１１奸レン領域 第１Ｄ図 第１Ｅ図 ７ｂ：ソース＠域 ８ｂ ： ドレイ７領セ（ 第２Ａ図 第２８図 第３Ｃ図 ２３″ ６ ？５伏 第４図 Δ寸力Ｕ的ドしイ〉４負セ’ｓ １ｋＡ−Ｖｃｘ”）第
７５図 °−４■糺４１緘−−−−行〜ど゛”””’−ｂ〕１；
壷吃。 ドしイ〕Ａ−レ−（ Ａ’ｊｆＭＪ的ソース、／Ｆ’し、イン＊”ｌ、 １
４ （／ｃ−ｓ’）イ寸力υ皇す／−ス／Ｆシ２イン砿
ｆｆ）、４４−（１０−〇第８Ａ図 第８Ｃ図 第８Ｄ図 第ｑＡ図
Claims (3)
- （１）絶縁体層上に形成された、３００Åないし１５０
０Åの厚さの半導体層と、 この半導体層上にゲート誘電体薄膜を介して形成された
ゲート電極と、 このゲート電極直下の領域の前記半導体層内において、
前記ゲート電極の左右両側端の直下から内側にかけて形
成された、第１導電型の１対の付加的ソース／ドレイン
領域と、 前記１対の付加的ソース／ドレイン領域に挾まれた領域
の前記半導体層内に形成された、第２導電型のチャネル
領域と、 前記半導体層内において、前記付加的ソース／ドレイン
領域の前記チャネル領域に接する側と反対側の端部に隣
接して形成された、第１導電型の１対のソース／ドレイ
ン領域と を備え、 前記付加的ソース／ドレイン領域は、３×１０＾１＾７
ないし３×１０＾１＾８／ｃｍ＾３の不純物濃度を有し
、 前記ソース／ドレイン領域は、前記付加的ソース／ドレ
イン領域よりも高い不純物濃度を有する半導体装置。 - （２）絶縁体層上に半導体層を形成する工程と、 この半導体層上にゲート誘電体薄膜を形成する工程と、 このゲート誘電体薄膜上にゲート電極を形成する工程と
、 このゲート電極をマスクとして、前記半導体層をその表
面に平行な面内で連続的に回転させながら、第１導電型
の不純物を、前記半導体層表面に対して所定の角度をな
す斜め方向から注入することにより、前記半導体層内の
前記ゲート電極の端部近傍直下に導入し、付加的ソース
／ドレイン領域を形成する工程と、 前記半導体層上に、前記ゲート電極をマスクとして、前
記半導体層の表面に垂直な方向から第１導電型の不純物
を注入し、ソース／ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。 - （３）絶縁体層上に半導体層を形成する工程と、 この半導体層上にゲート誘電体薄膜を形成する工程と、 このゲート誘電体薄膜上にゲート電極を形成する工程と
、 このゲート電極をマスクとして、第１導電型の不純物を
イオン注入により導入する工程と、注入した第１導電型
の不純物を、所定の熱処理により前記ゲート電極の下方
に拡散させ、付加的ソース／ドレイン領域を形成する工
程と、 前記半導体層に、前記ゲート電極をマスクとして、第１
導電型の不純物を注入し、ソース／ドレイン領域を形成
する工程と を備えた半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314544A JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
| DE69123950T DE69123950T2 (de) | 1990-11-19 | 1991-10-31 | SOI-Feldeffekttransistor und dessen Herstellungsverfahren |
| EP91310089A EP0487220B1 (en) | 1990-11-19 | 1991-10-31 | SOI-Field effect transistor and method of manufacturing the same |
| US09/233,212 US6358783B1 (en) | 1990-11-19 | 1999-01-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314544A JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188633A true JPH04188633A (ja) | 1992-07-07 |
| JP2660451B2 JP2660451B2 (ja) | 1997-10-08 |
Family
ID=18054572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314544A Expired - Lifetime JP2660451B2 (ja) | 1990-11-19 | 1990-11-19 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6358783B1 (ja) |
| EP (1) | EP0487220B1 (ja) |
| JP (1) | JP2660451B2 (ja) |
| DE (1) | DE69123950T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162011A (ja) * | 1993-10-26 | 1995-06-23 | Internatl Business Mach Corp <Ibm> | 放射耐性を有する回路を形成する方法 |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001007110A (ja) * | 1999-06-22 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法 |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US8357611B2 (en) | 1999-06-22 | 2013-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US5705405A (en) * | 1994-09-30 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of making the film transistor with all-around gate electrode |
| KR100227644B1 (ko) * | 1995-06-20 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| KR0150105B1 (ko) * | 1995-06-20 | 1998-12-01 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| KR100209937B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| JP3222380B2 (ja) * | 1996-04-25 | 2001-10-29 | シャープ株式会社 | 電界効果トランジスタ、および、ｃｍｏｓトランジスタ |
| US6291325B1 (en) * | 1998-11-18 | 2001-09-18 | Sharp Laboratories Of America, Inc. | Asymmetric MOS channel structure with drain extension and method for same |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6576924B1 (en) * | 1999-02-12 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate |
| KR100654927B1 (ko) * | 1999-03-04 | 2006-12-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그의 제작방법 |
| JP2002185011A (ja) * | 2000-12-19 | 2002-06-28 | Seiko Epson Corp | 半導体装置 |
| JP3634320B2 (ja) * | 2002-03-29 | 2005-03-30 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP2004079735A (ja) * | 2002-08-15 | 2004-03-11 | Nec Corp | 薄膜トランジスタの製造方法 |
| CN109888021A (zh) * | 2019-02-27 | 2019-06-14 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142566A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 薄膜半導体装置 |
| JPH01307266A (ja) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0274077A (ja) * | 1988-09-09 | 1990-03-14 | Sony Corp | Ｍｉｓ型トランジスタ |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087902A (en) | 1976-06-23 | 1978-05-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Field effect transistor and method of construction thereof |
| JPS60133756A (ja) | 1983-12-21 | 1985-07-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS61104671A (ja) | 1984-10-29 | 1986-05-22 | Sharp Corp | 電界効果トランジスタ |
| US4649629A (en) * | 1985-07-29 | 1987-03-17 | Thomson Components - Mostek Corp. | Method of late programming a read only memory |
| JPS6276776A (ja) | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体装置 |
| US4922315A (en) | 1987-11-13 | 1990-05-01 | Kopin Corporation | Control gate lateral silicon-on-insulator bipolar transistor |
| JPH0227772A (ja) | 1988-07-15 | 1990-01-30 | Sony Corp | 電界効果型薄膜トランジスタ |
| JP2507567B2 (ja) | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH0783127B2 (ja) | 1989-04-20 | 1995-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH03129764A (ja) | 1989-05-26 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置 |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| US5241211A (en) * | 1989-12-20 | 1993-08-31 | Nec Corporation | Semiconductor device |
| US5102809A (en) | 1990-10-11 | 1992-04-07 | Texas Instruments Incorporated | SOI BICMOS process |
| JP2735041B2 (ja) * | 1995-07-28 | 1998-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-11-19 JP JP2314544A patent/JP2660451B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-31 EP EP91310089A patent/EP0487220B1/en not_active Expired - Lifetime
- 1991-10-31 DE DE69123950T patent/DE69123950T2/de not_active Expired - Fee Related
-
1999
- 1999-01-20 US US09/233,212 patent/US6358783B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142566A (ja) * | 1982-02-19 | 1983-08-24 | Seiko Epson Corp | 薄膜半導体装置 |
| JPH01307266A (ja) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0274077A (ja) * | 1988-09-09 | 1990-03-14 | Sony Corp | Ｍｉｓ型トランジスタ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162011A (ja) * | 1993-10-26 | 1995-06-23 | Internatl Business Mach Corp <Ibm> | 放射耐性を有する回路を形成する方法 |
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7183614B2 (en) | 1994-07-14 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7635895B2 (en) | 1994-07-14 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8273613B2 (en) | 1994-07-14 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| JP2000349299A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001007110A (ja) * | 1999-06-22 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | 配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法 |
| US8357611B2 (en) | 1999-06-22 | 2013-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
| US9660159B2 (en) | 1999-06-22 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69123950T2 (de) | 1997-05-28 |
| JP2660451B2 (ja) | 1997-10-08 |
| EP0487220A3 (en) | 1992-07-29 |
| DE69123950D1 (de) | 1997-02-13 |
| EP0487220B1 (en) | 1997-01-02 |
| US6358783B1 (en) | 2002-03-19 |
| EP0487220A2 (en) | 1992-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4935379A (en) | Semiconductor device and method of manufacturing the same | |
| JP3049492B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| US5286664A (en) | Method for fabricating the LDD-MOSFET | |
| JP2660451B2 (ja) | 半導体装置およびその製造方法 | |
| EP0198336B1 (en) | Hybrid extended drain concept for reduced hot electron effect | |
| JPH0532911B2 (ja) | ||
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPH08264789A (ja) | 絶縁ゲート半導体装置および製造方法 | |
| JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3057439B2 (ja) | 半導体デバイスの製造方法 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS62104172A (ja) | 半導体装置の製造方法 | |
| JP2703883B2 (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH0613606A (ja) | 半導体装置 | |
| JPH0414262A (ja) | 半導体装置及びその製造方法 | |
| JPH06302817A (ja) | 半導体装置 | |
| JP2950557B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JPH1012886A (ja) | 半導体装置 | |
| JP3426587B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61259574A (ja) | ホツト電子の効果を低減する延長ドレイン構造 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPH0348428A (ja) | 半導体装置 | |
| JP2000332255A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 14 |