JPH06347754A - 液晶表示装置の画素行駆動回路及び駆動方法 - Google Patents
液晶表示装置の画素行駆動回路及び駆動方法Info
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- JPH06347754A JPH06347754A JP5181832A JP18183293A JPH06347754A JP H06347754 A JPH06347754 A JP H06347754A JP 5181832 A JP5181832 A JP 5181832A JP 18183293 A JP18183293 A JP 18183293A JP H06347754 A JPH06347754 A JP H06347754A
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Abstract
(57)【要約】
【目的】 ガラス基板上集積化薄膜トランジスタ使用し
た複数の行駆動選択駆動回路をシフトレジタのように逐
次制御することで外部リード数を極めて減少する結果、
製造コストを低下し、性能、融通性を向上する。 【構成】 液晶表示装置の画素行に対応する数の行選択
駆動回路１４は、段１から段２４０のように画素行に対
応して配置され、これらの画素行を電気的に駆動する。
各行選択駆動回路は、この基板上に堆積され、複数の薄
膜トランジスタ１６、１８〜２０、２２、２４、２６を
含み、その出力を対応する画素行に接続し、かつ活性化
入力として次順の行選択駆動回路に接続し、外部スイッ
チング装置からの外部リード９を通してクロック信号Φ
２、Φ１，ｏ、Φ１，ｅ、Φ３，ｏ、Φ３，ｅ及びシフ
ト信号ＳＤＩＮを受け、リード９の数は、例えば、画素
行の数２４０に対して信号数だけの１０本で済む。
た複数の行駆動選択駆動回路をシフトレジタのように逐
次制御することで外部リード数を極めて減少する結果、
製造コストを低下し、性能、融通性を向上する。 【構成】 液晶表示装置の画素行に対応する数の行選択
駆動回路１４は、段１から段２４０のように画素行に対
応して配置され、これらの画素行を電気的に駆動する。
各行選択駆動回路は、この基板上に堆積され、複数の薄
膜トランジスタ１６、１８〜２０、２２、２４、２６を
含み、その出力を対応する画素行に接続し、かつ活性化
入力として次順の行選択駆動回路に接続し、外部スイッ
チング装置からの外部リード９を通してクロック信号Φ
２、Φ１，ｏ、Φ１，ｅ、Φ３，ｏ、Φ３，ｅ及びシフ
ト信号ＳＤＩＮを受け、リード９の数は、例えば、画素
行の数２４０に対して信号数だけの１０本で済む。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置内の画素
の行を選択的に駆動する回路、特に、液晶表示装置の基
板上に堆積された薄膜トランジスタを使用する行選択駆
動回路に関する。
の行を選択的に駆動する回路、特に、液晶表示装置の基
板上に堆積された薄膜トランジスタを使用する行選択駆
動回路に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）を使用する表示
装置又はこれに類似の装置は、ガラス基板上に堆積され
た薄膜トランジスタを含む。現在、ほとんど全ての市販
の活性マトリックス液晶表示装置（ＡＭＬＣＤ）は、無
走査である。
装置又はこれに類似の装置は、ガラス基板上に堆積され
た薄膜トランジスタを含む。現在、ほとんど全ての市販
の活性マトリックス液晶表示装置（ＡＭＬＣＤ）は、無
走査である。
【０００３】無走査活性マトリックス液晶表示装置は、
各列線及び各行線ごとに１本の外部リードを必要とす
る。例えば、白黒７６８×１０２４ ＸＧＡコンピュー
タ用直接回線インタフェース駆動回路は、１，７９２本
のリードを必要とするであろう。表示装置駆動回路に対
するこの極めて多数のリードの必要性は、表示装置の解
像度及び複雑性が高まるに従い事態を悪化する主要な問
題である。この問題を解決する２つの主要な目標は、必
要とされるリードの数を減らすこと、及びシフトレジス
タ及びラッチのような駆動回路素子を表示装置基板上に
直接集積化することである。
各列線及び各行線ごとに１本の外部リードを必要とす
る。例えば、白黒７６８×１０２４ ＸＧＡコンピュー
タ用直接回線インタフェース駆動回路は、１，７９２本
のリードを必要とするであろう。表示装置駆動回路に対
するこの極めて多数のリードの必要性は、表示装置の解
像度及び複雑性が高まるに従い事態を悪化する主要な問
題である。この問題を解決する２つの主要な目標は、必
要とされるリードの数を減らすこと、及びシフトレジス
タ及びラッチのような駆動回路素子を表示装置基板上に
直接集積化することである。
【０００４】米国特許第５，０３４，７３５号は、画素
の行ごとに２つのトランジスタを使用する駆動装置であ
って、選択及び非選択信号を発生し、これら前記トラン
ジスタの制御ゲートを通して逐次アドレス指定する駆動
装置を開示している。これらのトランジスタは、スイッ
チング回路４３、スイッチング信号発生ユニット４１、
走査選択信号バス４１１、及び走査非選択バス４１２と
共にガラス基板上に薄膜トランジスタとして形成される
ことがある。
の行ごとに２つのトランジスタを使用する駆動装置であ
って、選択及び非選択信号を発生し、これら前記トラン
ジスタの制御ゲートを通して逐次アドレス指定する駆動
装置を開示している。これらのトランジスタは、スイッ
チング回路４３、スイッチング信号発生ユニット４１、
走査選択信号バス４１１、及び走査非選択バス４１２と
共にガラス基板上に薄膜トランジスタとして形成される
ことがある。
【０００５】米国特許第５，１５７，３８６号は、Ｋビ
ットのビデオディジタルデータによってＭ行、Ｎ列を持
つ活性マトリックス液晶表示装置を駆動する回路を開示
している。オン、オフ状態をとる能力のあるアナログス
イッチが、ビデオ電圧及び制御信号を受信し、かつこの
制御信号に応答して各列へこのビデオ電圧を選択的に出
力する。これは、表示装置の行を選択的に駆動する回路
ではない。
ットのビデオディジタルデータによってＭ行、Ｎ列を持
つ活性マトリックス液晶表示装置を駆動する回路を開示
している。オン、オフ状態をとる能力のあるアナログス
イッチが、ビデオ電圧及び制御信号を受信し、かつこの
制御信号に応答して各列へこのビデオ電圧を選択的に出
力する。これは、表示装置の行を選択的に駆動する回路
ではない。
【０００６】米国特許第５，１１３，１８１号は、行と
列に配置された複数の画素を含む表示装置を開示してい
る。これには、データ駆動回路マルチプレクサが開示さ
れている。
列に配置された複数の画素を含む表示装置を開示してい
る。これには、データ駆動回路マルチプレクサが開示さ
れている。
【０００７】上掲の米国特許は、関連先行技術の周知の
例のうち本願の発明者の知っているものである。他の市
販の活性化マトリックス液晶表示装置のほとんど全て
は、無走査である。
例のうち本願の発明者の知っているものである。他の市
販の活性化マトリックス液晶表示装置のほとんど全て
は、無走査である。
【０００８】
【発明が解決しようとする課題】本発明の目的は、分離
基板上に集積回路を取り付ける必要性を除去することに
よて製造コストを低下させかつ性能信頼性を増大するこ
とにある。
基板上に集積回路を取り付ける必要性を除去することに
よて製造コストを低下させかつ性能信頼性を増大するこ
とにある。
【０００９】本発明の目的は、更に、表示装置基板上に
直接集積することのできる新規な選択駆動回路方式を提
供することにある。このことは、無走査活性マトリック
ス液晶表示装置によって必要とされる周辺集積回路及び
ハイブリッド組立てのコストを除去する。
直接集積することのできる新規な選択駆動回路方式を提
供することにある。このことは、無走査活性マトリック
ス液晶表示装置によって必要とされる周辺集積回路及び
ハイブリッド組立てのコストを除去する。
【００１０】
【発明を解決するための手段】本発明は、集積化された
行選択駆動回路の使用を通して上掲の問題を解決する。
その新規な行選択駆動回路の機能は、シフトレジスタに
類似している。
行選択駆動回路の使用を通して上掲の問題を解決する。
その新規な行選択駆動回路の機能は、シフトレジスタに
類似している。
【００１１】液昌表示装置に使用される回路が提供さ
れ、ここで、この液晶表示装置は、いずれも第１の複数
の画素列と第２の複数の画素行を含み、これらは全てガ
ラス等のような基板上に堆積される。この回路は、画素
行の数に対応する複数の行選択駆動回路を含み、これら
の行選択駆動回路はこれらの画素行を電気的に駆動す
る。これらの行選択駆動回路は、これらの画素列及び画
素行と共にそのガラス基板上に堆積される。これらの行
選択駆動回路の各々の出力は、その対応する画素行に接
続され、又、活性化入力として次順の行選択駆動回路に
接続される。この液晶表示装置の外部のスイッチング装
置は、これらの行選択駆動回路に電気的に接続されるリ
ード有し、これらのリートの数は画素行の数よりはるか
に少ない。１例では、リードの数は、２４０から１０へ
減少される。
れ、ここで、この液晶表示装置は、いずれも第１の複数
の画素列と第２の複数の画素行を含み、これらは全てガ
ラス等のような基板上に堆積される。この回路は、画素
行の数に対応する複数の行選択駆動回路を含み、これら
の行選択駆動回路はこれらの画素行を電気的に駆動す
る。これらの行選択駆動回路は、これらの画素列及び画
素行と共にそのガラス基板上に堆積される。これらの行
選択駆動回路の各々の出力は、その対応する画素行に接
続され、又、活性化入力として次順の行選択駆動回路に
接続される。この液晶表示装置の外部のスイッチング装
置は、これらの行選択駆動回路に電気的に接続されるリ
ード有し、これらのリートの数は画素行の数よりはるか
に少ない。１例では、リードの数は、２４０から１０へ
減少される。
【００１２】
【実施例】本発明のこれら及び他の目的が更に明確に理
解されるように図面に関連して本発明を詳しく説明す
る。図１は、本発明の行選択駆動回路を使用することが
できる回路の回路図であり、図２は本発明による実施例
の行選択駆動回路の概略回路図であり、図３は図２の回
路の入力及び出力のタイミング線図であり、図４は、図
２の回路の全ての偶数番段内の共通疑似接地電圧ＶＳＳ
ｘを追加疑似接地電圧ＶＳＳｙによって置換した場合の
入力及び出力の代替タイミング線図であり、及び図５
は、図２の回の全ての偶数番段内の共通疑似接地電圧Ｖ
ＳＳｘを追加疑似接地電圧ＶＳＳｙによって置換した場
合の本発明による代替実施例の概略回路図である。
解されるように図面に関連して本発明を詳しく説明す
る。図１は、本発明の行選択駆動回路を使用することが
できる回路の回路図であり、図２は本発明による実施例
の行選択駆動回路の概略回路図であり、図３は図２の回
路の入力及び出力のタイミング線図であり、図４は、図
２の回路の全ての偶数番段内の共通疑似接地電圧ＶＳＳ
ｘを追加疑似接地電圧ＶＳＳｙによって置換した場合の
入力及び出力の代替タイミング線図であり、及び図５
は、図２の回の全ての偶数番段内の共通疑似接地電圧Ｖ
ＳＳｘを追加疑似接地電圧ＶＳＳｙによって置換した場
合の本発明による代替実施例の概略回路図である。
【００１３】本発明は、単に例として、３８４×２４０
画素の携帯カラーテレジジョン受像機を使用して説明す
る。図１の回路図は、本願譲受入に共に譲渡された同時
係属米国特許出願第９７１，７２１号、１９９２年１１
月３日提出、発明の名称、液晶表示装置用データ駆動回
路（ＤＡＴＡ ＤＲＩＶＮＧ ＣＩＲ−ＣＵＩＴ ＦＯ
Ｒ ＬＣＤ ＤＩＳＰＬＡＹ）に詳細に開示されてお
り、この米国出願は参考資料としてその全部が本願明細
書に組み込まれる。行選択駆動回路というラベルが付さ
れたブロック１４は、本発明を表し、かつ画素トランジ
スタ１０及びコンデンサ１２の最初の２つの行及び最終
行にのみ結合されて示されている。この行選択駆動回路
１４は、上記の同時係属米国特許出願に説明されている
ように外部の表示装置制御回路８内のスイッチング装置
又は制御ロジックに結合される。リード９は、このスイ
ッチング装置又は制御ロジックを、この液晶表示装置上
の行選択駆動回路１４に結合する。本発明の行選択駆動
回路の詳細は、図２に示されている。
画素の携帯カラーテレジジョン受像機を使用して説明す
る。図１の回路図は、本願譲受入に共に譲渡された同時
係属米国特許出願第９７１，７２１号、１９９２年１１
月３日提出、発明の名称、液晶表示装置用データ駆動回
路（ＤＡＴＡ ＤＲＩＶＮＧ ＣＩＲ−ＣＵＩＴ ＦＯ
Ｒ ＬＣＤ ＤＩＳＰＬＡＹ）に詳細に開示されてお
り、この米国出願は参考資料としてその全部が本願明細
書に組み込まれる。行選択駆動回路というラベルが付さ
れたブロック１４は、本発明を表し、かつ画素トランジ
スタ１０及びコンデンサ１２の最初の２つの行及び最終
行にのみ結合されて示されている。この行選択駆動回路
１４は、上記の同時係属米国特許出願に説明されている
ように外部の表示装置制御回路８内のスイッチング装置
又は制御ロジックに結合される。リード９は、このスイ
ッチング装置又は制御ロジックを、この液晶表示装置上
の行選択駆動回路１４に結合する。本発明の行選択駆動
回路の詳細は、図２に示されている。
【００１４】注意すべきは、行選択駆動回路１４は、図
１内のガラス基板液晶表示装置の一方の側上においての
み示されているが、この表示装置の反対側の画素行に接
続された第２の同等の行選択駆動回路を含むこともでき
るとことである。この第２の行選択駆動回路は、回路の
冗長性を提供し、かつ修理を要するときに回路診断を強
化可能とする。
１内のガラス基板液晶表示装置の一方の側上においての
み示されているが、この表示装置の反対側の画素行に接
続された第２の同等の行選択駆動回路を含むこともでき
るとことである。この第２の行選択駆動回路は、回路の
冗長性を提供し、かつ修理を要するときに回路診断を強
化可能とする。
【００１５】行選択駆動回路１４内に２４０の同等の回
路の段がある。各段の回路は、方形の破線によって指示
され、かつ第１段、第２段、第３段、から第２４０段の
ように表される。第３段と第２４０との間の段を含め
て、全ての段は同等である。行選択駆動回路１４は、こ
の液晶表示装置に対する信号を発生して画素トランジス
タ１０の選択行をオン、オフさせるためにこの液晶表示
装置の基板上の薄膜トランジスタを用いて製造される。
路の段がある。各段の回路は、方形の破線によって指示
され、かつ第１段、第２段、第３段、から第２４０段の
ように表される。第３段と第２４０との間の段を含め
て、全ての段は同等である。行選択駆動回路１４は、こ
の液晶表示装置に対する信号を発生して画素トランジス
タ１０の選択行をオン、オフさせるためにこの液晶表示
装置の基板上の薄膜トランジスタを用いて製造される。
【００１６】本発明は、行選択駆動回路への外部リード
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできる薄膜
トランジスタを使用して、この問題を解決する。
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできる薄膜
トランジスタを使用して、この問題を解決する。
【００１７】図２に示されるように、複数の行選択駆動
回路１４は、それぞれ、奇数段と偶数段とに分けられ
る。各段、すなわち、各行撰択駆動回路は、好適には、
７つのトランジスタを含む。第１段の出力は、第２段の
入力及び画素トランジスタ１０の第１行線に接続され
る。第２段の出力は、第３段の入力及び画素の第２行線
に接続され、以下等々、第２４０段まで同前である。全
ての段は共通又は第１クロック信号Φ２を受信し、全て
の奇数番段は第２クロック信号Φ１，ｏ及び第４クロッ
ク信号Φ３，ｏをそれぞれ受信し、全ての偶数番段は第
３クロック信号Φ１，ｅ及び第５クロック信号Φ３，ｅ
をそれぞれ受信する。全ての段は、共通電源ＶＣＣ、共
通接地電圧ＶＳＳ、共通疑似接地電圧ＶＳＳｘとＶＳＳ
ｙに接続される。第６クロック信号、すなわち、初期化
シフト信号ＳＤＩＮは、行選択駆動回路１４の第１段に
接続される。したがって、制御回路８内のスイッチング
装置又は制御論理装置からの入力リード９は、信号ＳＤ
ＩＮ、Φ１，ｏ、Φ２、Φ３，ｏ、Φ３，ｅ、電圧ＶＣ
Ｃ、ＶＳＳ、ＶＳＳｘ、及びＶＳＳｌリードを含む。以
下に説明されるように、２４０の行選択駆動回路を制御
するために僅か１０本の制御リードしか必要でない。
回路１４は、それぞれ、奇数段と偶数段とに分けられ
る。各段、すなわち、各行撰択駆動回路は、好適には、
７つのトランジスタを含む。第１段の出力は、第２段の
入力及び画素トランジスタ１０の第１行線に接続され
る。第２段の出力は、第３段の入力及び画素の第２行線
に接続され、以下等々、第２４０段まで同前である。全
ての段は共通又は第１クロック信号Φ２を受信し、全て
の奇数番段は第２クロック信号Φ１，ｏ及び第４クロッ
ク信号Φ３，ｏをそれぞれ受信し、全ての偶数番段は第
３クロック信号Φ１，ｅ及び第５クロック信号Φ３，ｅ
をそれぞれ受信する。全ての段は、共通電源ＶＣＣ、共
通接地電圧ＶＳＳ、共通疑似接地電圧ＶＳＳｘとＶＳＳ
ｙに接続される。第６クロック信号、すなわち、初期化
シフト信号ＳＤＩＮは、行選択駆動回路１４の第１段に
接続される。したがって、制御回路８内のスイッチング
装置又は制御論理装置からの入力リード９は、信号ＳＤ
ＩＮ、Φ１，ｏ、Φ２、Φ３，ｏ、Φ３，ｅ、電圧ＶＣ
Ｃ、ＶＳＳ、ＶＳＳｘ、及びＶＳＳｌリードを含む。以
下に説明されるように、２４０の行選択駆動回路を制御
するために僅か１０本の制御リードしか必要でない。
【００１８】制御クロック信号の波形が図３に示されて
いる。クロック信号Φ２の期間、すなわち１つのΦ２パ
ルスの開始から次のΦ２パルスの開始までの時間は、こ
の例では、テレビジョンの走査線期間と同じであり、こ
れはＮＴＳＣ方式を使用する場合、約６３μｓである。
他のクロック信号、すなわち、Φ１，ｏ、Φ３，ｏ、Φ
１，ｅ、Φ３，ｅは、Φ２の長さの２倍の期間を有す
る。各段、すなわち、第１素行、第２行、第３行、…第
２４０行の出力は、図１に示されたようにこの表示装置
の画素ゲート線の行に接続される。
いる。クロック信号Φ２の期間、すなわち１つのΦ２パ
ルスの開始から次のΦ２パルスの開始までの時間は、こ
の例では、テレビジョンの走査線期間と同じであり、こ
れはＮＴＳＣ方式を使用する場合、約６３μｓである。
他のクロック信号、すなわち、Φ１，ｏ、Φ３，ｏ、Φ
１，ｅ、Φ３，ｅは、Φ２の長さの２倍の期間を有す
る。各段、すなわち、第１素行、第２行、第３行、…第
２４０行の出力は、図１に示されたようにこの表示装置
の画素ゲート線の行に接続される。
【００１９】ヒデオ情報は、図１のシステムに１回に１
行ずつ供給される当業者ならば承知しているように、図
２の薄膜トランジスタの低速性のため、図１のシステム
はこの例では６３μｓの１走査線期間中に行選択時間に
不足し勝ちになる。したがって、画素コンデンサ１２を
充電又は放電させる一層長い行選択時間を達成するため
に、先行の行が不活性化されるに前に次順の行が実際に
活性化される。しかしながら、１つの情報線のみ、すな
わち、１つの画素の行のみがどの所定の走査線期間にお
いてもロックされるので、同時に１つの情報線のみが提
供される。この動作は、“線予撰択”と称される。ここ
に開示されたこの新しい行選択駆動回路素子の利点は、
外部リード接続の数を減少させることにある。この例に
おいては、リード接続の数を２４０から１０に滅少す
る。このリードの滅少が、また、外部リード接続の数を
大幅に減少させることによって液晶表示装置組立て乃び
その実装を顕著に簡単化する。この新規な行選択駆動回
路は、１段当たり７つのトランジスタを必要とし、これ
らのトランジシタは、もとより、極めて小形でありかつ
ガラス基板上に容易に製造される。この結果、この新し
い行選択駆動回路は、そのガラス基板へのリード接続の
顕著な減少のゆえに製造コストを低下させる。
行ずつ供給される当業者ならば承知しているように、図
２の薄膜トランジスタの低速性のため、図１のシステム
はこの例では６３μｓの１走査線期間中に行選択時間に
不足し勝ちになる。したがって、画素コンデンサ１２を
充電又は放電させる一層長い行選択時間を達成するため
に、先行の行が不活性化されるに前に次順の行が実際に
活性化される。しかしながら、１つの情報線のみ、すな
わち、１つの画素の行のみがどの所定の走査線期間にお
いてもロックされるので、同時に１つの情報線のみが提
供される。この動作は、“線予撰択”と称される。ここ
に開示されたこの新しい行選択駆動回路素子の利点は、
外部リード接続の数を減少させることにある。この例に
おいては、リード接続の数を２４０から１０に滅少す
る。このリードの滅少が、また、外部リード接続の数を
大幅に減少させることによって液晶表示装置組立て乃び
その実装を顕著に簡単化する。この新規な行選択駆動回
路は、１段当たり７つのトランジスタを必要とし、これ
らのトランジシタは、もとより、極めて小形でありかつ
ガラス基板上に容易に製造される。この結果、この新し
い行選択駆動回路は、そのガラス基板へのリード接続の
顕著な減少のゆえに製造コストを低下させる。
【００２０】図２及び図３のタイミング線図に示されて
いるように、クロック信号Φ１，ｏ及びΦ １，ｅの間始
において、クロック線は時刻ｔｏに初期化パルスを発生
する。クロック信号Φ１，ｏ及びΦ１，ｅは初期化クロ
ックのインパルスを有し、これは全ての段のトランジス
タ１６をオンし、これによって全ての内部接続点ａ１、
ａ２、…、ａ２４０を約ＶＣＣ−Ｖｔの電圧レベル（論
理“１”レベル）に充電させ、ここに、Ｖ はトランジ
スタ１６のしきい値電圧である。この時点で、全ての接
続点ａ１からａ２４０は、全ての段内の全てのトランジ
スタ１８を導通させ、この結果、第１行から第２４０に
対する全ての走査線を共通接地ＶＳＳレベル（論理
“０”レベル）へ放電させる。注意を要するのは、クロ
ック信号Φ１，ｏは時刻ｔ１に発生し、時刻ｔ１時刻ｔ
２の間にわたり存在して、行選択駆動回路１４にはなん
ら影響しないが、これは、このクロック信号が初期化信
号パルスの直後に到来し、これらの行は全て接地レベル
（論理“０”レベル）にあるからである。
いるように、クロック信号Φ１，ｏ及びΦ １，ｅの間始
において、クロック線は時刻ｔｏに初期化パルスを発生
する。クロック信号Φ１，ｏ及びΦ１，ｅは初期化クロ
ックのインパルスを有し、これは全ての段のトランジス
タ１６をオンし、これによって全ての内部接続点ａ１、
ａ２、…、ａ２４０を約ＶＣＣ−Ｖｔの電圧レベル（論
理“１”レベル）に充電させ、ここに、Ｖ はトランジ
スタ１６のしきい値電圧である。この時点で、全ての接
続点ａ１からａ２４０は、全ての段内の全てのトランジ
スタ１８を導通させ、この結果、第１行から第２４０に
対する全ての走査線を共通接地ＶＳＳレベル（論理
“０”レベル）へ放電させる。注意を要するのは、クロ
ック信号Φ１，ｏは時刻ｔ１に発生し、時刻ｔ１時刻ｔ
２の間にわたり存在して、行選択駆動回路１４にはなん
ら影響しないが、これは、このクロック信号が初期化信
号パルスの直後に到来し、これらの行は全て接地レベル
（論理“０”レベル）にあるからである。
【００２１】時刻ｔ２において、初期化シフト信号ＳＤ
ＩＮは高レベルに立ち上がり、これが第１段のトランジ
スタ１９をオンし、これによって、第１段の接続点ａ１
を共通疑似接地電圧ＶＳＳ１レベル、すなわち、論理
“０”レベルへ放電させる。次いで、時刻ｔ３に、クロ
ック信号Φ２が高レベル（論理“１”レベル）に立ち上
がり、全ての段内のトランジスタ２０をオンし、これが
接続点ｂ１を論理“１”レベルへ引き上げる。
ＩＮは高レベルに立ち上がり、これが第１段のトランジ
スタ１９をオンし、これによって、第１段の接続点ａ１
を共通疑似接地電圧ＶＳＳ１レベル、すなわち、論理
“０”レベルへ放電させる。次いで、時刻ｔ３に、クロ
ック信号Φ２が高レベル（論理“１”レベル）に立ち上
がり、全ての段内のトランジスタ２０をオンし、これが
接続点ｂ１を論理“１”レベルへ引き上げる。
【００２２】接地点ｂ２からｂ２４０は電圧ＶＳＳｘに
近いレベルにあるが、これは、シフト信号ＳＤＩＮパル
スのゆえに時刻ｔ３では接地点ａ１のみが論理“０”レ
ベルにあり、他方、接地点ａ２からａ２４０は論理
“０”に留まっているからである。このことが、段２か
ら段２４０内のトランジスタ２０及び２２をオンさせ、
かつトランジスタ２２はトランジスタ２０よりも遥かに
大形に、好適には、１０：１に設計されているので、接
続点ｂ２からｂ２４０は電圧ＶＳＳｘに近い電圧レベル
へ引き下げられる。トランジスタ２０と２２との間の寸
法差が顕著であるが、これは、当業者にとって知られて
いるように、トランジスタ２２の大きな物理的寸法がト
ランジスタ２２の両端間の電圧降下をトランジスタ２０
のそれに比較して小さくし、したがって、この回路段の
より安定した動作を保証するからである。クロック信号
Φ２パルスが論理“０”レベルに復帰した後、接続点ｂ
１のみが論理“１”レベルに留まるが、これは、接続点
ａ１が論理“０”にあることにより第１段内のトランジ
スタ２２及び１８をオフし、その他のどの段のトランジ
スタもオフしないからである。
近いレベルにあるが、これは、シフト信号ＳＤＩＮパル
スのゆえに時刻ｔ３では接地点ａ１のみが論理“０”レ
ベルにあり、他方、接地点ａ２からａ２４０は論理
“０”に留まっているからである。このことが、段２か
ら段２４０内のトランジスタ２０及び２２をオンさせ、
かつトランジスタ２２はトランジスタ２０よりも遥かに
大形に、好適には、１０：１に設計されているので、接
続点ｂ２からｂ２４０は電圧ＶＳＳｘに近い電圧レベル
へ引き下げられる。トランジスタ２０と２２との間の寸
法差が顕著であるが、これは、当業者にとって知られて
いるように、トランジスタ２２の大きな物理的寸法がト
ランジスタ２２の両端間の電圧降下をトランジスタ２０
のそれに比較して小さくし、したがって、この回路段の
より安定した動作を保証するからである。クロック信号
Φ２パルスが論理“０”レベルに復帰した後、接続点ｂ
１のみが論理“１”レベルに留まるが、これは、接続点
ａ１が論理“０”にあることにより第１段内のトランジ
スタ２２及び１８をオフし、その他のどの段のトランジ
スタもオフしないからである。
【００２３】時刻ｔ４において、クロック信号Φ３，ｃ
が電源電圧ＶＣＣレベルへ立ち上がって接続点Ｃ１を論
理“１”レベルへ充電させるが、これは、接続点ｂ１が
論理“１”レベルにあって第１段のみのトランジスタ２
４をオンするからである。いったん、クロック信号Φ
３，ｏが論理“１”レベルへ立ち上がると、第１段のみ
のトランジスタ２６がオンされ、これによって第１行内
を論理“１”レベルへ充電する。第１行が論理“１”レ
ベルにある時間期間中、図１の第１行の全ての画素トラ
ンジスタ１０はオンされる。
が電源電圧ＶＣＣレベルへ立ち上がって接続点Ｃ１を論
理“１”レベルへ充電させるが、これは、接続点ｂ１が
論理“１”レベルにあって第１段のみのトランジスタ２
４をオンするからである。いったん、クロック信号Φ
３，ｏが論理“１”レベルへ立ち上がると、第１段のみ
のトランジスタ２６がオンされ、これによって第１行内
を論理“１”レベルへ充電する。第１行が論理“１”レ
ベルにある時間期間中、図１の第１行の全ての画素トラ
ンジスタ１０はオンされる。
【００２４】時刻ｔ１から６３μｓの時間期間の後、時
刻ｔ５において、クロック信号Φ１，ｅが高レベルへパ
ルスされると、これによって全ての偶数番段内のトラン
ジスタ１６をオンし、かつ接続点ａ２、ａ４、ａ６、
…、ａ２４０を論理“１”レベルへ充電する。この時刻
に、第１行は論理“１”レベルにあって第２段のトラン
ジスタ１９をオンし、したがって、信号Φ１，ｅが論理
“０”レベルへ復帰した後間もなく接地点ａ２は論理
“０”レベルへ復帰する。クロック信号Φ２が時刻ｔ６
に高レベルへ立ち上げられて全ての段内のトランジスタ
２０をオンし、これによって接続点ｂ１及びｂ２を論理
“１”レベルへ引き上げ、他方接続点ｂ３からｂ２４０
は電圧ＶＳＳｘ近くの電圧にある。この時点で、接続点
ａ１及びａ２は論理“０”レベルにあり、かつ接続点ａ
３からａ２４０は論理“１”レベルにあり、したがっ
て、信号Φ２の論理“０”レベレへの復帰後、接続点ｂ
１及びｂ２は論理“１”レベルに留まる。時刻ｔ７にお
いて、クロック信号Φ３，ｅ電圧ＶＣＣレベルへ立ち上
がり、これによって接続点ｃは論理“１”へ充電される
が、これは、接地点ｂ２が論理“１”レベルにあり第２
段のトランジスタ２４をオンしたからである。次いで、
更に、接続点ｃ２が第２段のトランジスタ２６をオンさ
せ、かつ第２行を論理“１”レベルへ充電し、したがっ
て、第２行内の全ての画素トランジスタ１０をオンさせ
る。
刻ｔ５において、クロック信号Φ１，ｅが高レベルへパ
ルスされると、これによって全ての偶数番段内のトラン
ジスタ１６をオンし、かつ接続点ａ２、ａ４、ａ６、
…、ａ２４０を論理“１”レベルへ充電する。この時刻
に、第１行は論理“１”レベルにあって第２段のトラン
ジスタ１９をオンし、したがって、信号Φ１，ｅが論理
“０”レベルへ復帰した後間もなく接地点ａ２は論理
“０”レベルへ復帰する。クロック信号Φ２が時刻ｔ６
に高レベルへ立ち上げられて全ての段内のトランジスタ
２０をオンし、これによって接続点ｂ１及びｂ２を論理
“１”レベルへ引き上げ、他方接続点ｂ３からｂ２４０
は電圧ＶＳＳｘ近くの電圧にある。この時点で、接続点
ａ１及びａ２は論理“０”レベルにあり、かつ接続点ａ
３からａ２４０は論理“１”レベルにあり、したがっ
て、信号Φ２の論理“０”レベレへの復帰後、接続点ｂ
１及びｂ２は論理“１”レベルに留まる。時刻ｔ７にお
いて、クロック信号Φ３，ｅ電圧ＶＣＣレベルへ立ち上
がり、これによって接続点ｃは論理“１”へ充電される
が、これは、接地点ｂ２が論理“１”レベルにあり第２
段のトランジスタ２４をオンしたからである。次いで、
更に、接続点ｃ２が第２段のトランジスタ２６をオンさ
せ、かつ第２行を論理“１”レベルへ充電し、したがっ
て、第２行内の全ての画素トランジスタ１０をオンさせ
る。
【００２５】時刻ｔ１から１２６μｓの時間期間後、時
刻ｔ９において、クロック信号Φ、１，ｏが高レベルへ
立ち上がって、第３段以外の全ての奇数段内のトランジ
スタ１６をオンさせて、全ての奇数番接地点ａ１からａ
２３９までを、接地点ａ３を除き、論理“１”レベルへ
充電させる。接続点ａ３は、電圧ＶＣＣと電圧ＶＳＳ１
との中間電圧レベルにある。これは、時刻ｔ９におい
て、トランジスタ１６及び１９の両方共がクロック信号
Φ１，ｏ及び行２の信号によってオンされるからであ
る。接地点ａ３は、信号Φ１，ｏ論理“０”レベルへ復
帰した後間もなく電圧ＶＳＳ１へ復帰する。いったん、
接続点ａ１が論理“１”レベルになると、第１段のトラ
ンジスタ１８はオンし、したがって、第１行を論理
“０”レベルへ放電させ、それゆえ、第１行はこの時点
で非選択される。
刻ｔ９において、クロック信号Φ、１，ｏが高レベルへ
立ち上がって、第３段以外の全ての奇数段内のトランジ
スタ１６をオンさせて、全ての奇数番接地点ａ１からａ
２３９までを、接地点ａ３を除き、論理“１”レベルへ
充電させる。接続点ａ３は、電圧ＶＣＣと電圧ＶＳＳ１
との中間電圧レベルにある。これは、時刻ｔ９におい
て、トランジスタ１６及び１９の両方共がクロック信号
Φ１，ｏ及び行２の信号によってオンされるからであ
る。接地点ａ３は、信号Φ１，ｏ論理“０”レベルへ復
帰した後間もなく電圧ＶＳＳ１へ復帰する。いったん、
接続点ａ１が論理“１”レベルになると、第１段のトラ
ンジスタ１８はオンし、したがって、第１行を論理
“０”レベルへ放電させ、それゆえ、第１行はこの時点
で非選択される。
【００２６】残りフレーム期間中の制御及びクロック信
号は、上に説明されたのと同じ仕方で走査線の第３行か
ら第２４０行を、逐次、選択又は非選択されるようにす
る。
号は、上に説明されたのと同じ仕方で走査線の第３行か
ら第２４０行を、逐次、選択又は非選択されるようにす
る。
【００２７】注意を要するのは当業者ならば認めるよう
に、正規動作においては、表示情報の第１フレームは無
視されるので、時刻ｔ０とｔ１との間の初期化パルスは
必要ではないと云うことである。これは、表示情報の第
１フレームは非常に敏速に立ち上がり、その表示出力に
悪影響を及ぼすことはないからである。
に、正規動作においては、表示情報の第１フレームは無
視されるので、時刻ｔ０とｔ１との間の初期化パルスは
必要ではないと云うことである。これは、表示情報の第
１フレームは非常に敏速に立ち上がり、その表示出力に
悪影響を及ぼすことはないからである。
【００２８】好適には、上の説明との関連における電源
電圧ＶＣＣ、及び疑似接地線電圧ＶＳＳ１、ＶＳＳｘ、
並びに接地線電圧ＶＳＳのレベルは全て、データ駆動方
式に従って調節される。好適には、全ての接地線電圧
は、怪の回路によって導入される雑音を低減させるため
に互いに分離して維持される。例えば、列反転方式が使
用されるならば、１５Ｖから２５Ｖの間の電源電圧ＶＣ
Ｃを選択する必要があり、その際は、接地電圧レベルは
−１０Ｖから−０Ｖの間になる。
電圧ＶＣＣ、及び疑似接地線電圧ＶＳＳ１、ＶＳＳｘ、
並びに接地線電圧ＶＳＳのレベルは全て、データ駆動方
式に従って調節される。好適には、全ての接地線電圧
は、怪の回路によって導入される雑音を低減させるため
に互いに分離して維持される。例えば、列反転方式が使
用されるならば、１５Ｖから２５Ｖの間の電源電圧ＶＣ
Ｃを選択する必要があり、その際は、接地電圧レベルは
−１０Ｖから−０Ｖの間になる。
【００２９】当業者が理解するように、上述の全ての制
御及びクロック信号のパルス幅は動作のタイミシグ予定
計画に従って決定される。それらの薄膜トランジスタデ
バイスの寸法も、その性能要件を満たすのに最適である
必要がある。
御及びクロック信号のパルス幅は動作のタイミシグ予定
計画に従って決定される。それらの薄膜トランジスタデ
バイスの寸法も、その性能要件を満たすのに最適である
必要がある。
【００３０】本発明による行選択駆動回路の動作は、Ｎ
ＴＳＣテレビジョンシステムとインタフェースする３８
０×２４０画素表示装置のための６３μｓの走査線時間
間隔に関連して上に説明された。云うまでもなく、これ
は本発明の１実施例に過ぎず、他の実施例及びタイミン
グ方式も本発明に反することなく使用することができ
る。例えば、テレビジョン表示装置又は他の高解像度表
示装置用以外の液晶表示装置も、本発明の範囲内に含む
ことができる。
ＴＳＣテレビジョンシステムとインタフェースする３８
０×２４０画素表示装置のための６３μｓの走査線時間
間隔に関連して上に説明された。云うまでもなく、これ
は本発明の１実施例に過ぎず、他の実施例及びタイミン
グ方式も本発明に反することなく使用することができ
る。例えば、テレビジョン表示装置又は他の高解像度表
示装置用以外の液晶表示装置も、本発明の範囲内に含む
ことができる。
【００３１】全ての重要なタイミング及び電圧レベル制
御信号がガラス基板集積回路外部から与えられるなら
ば、この回路は、表示システムの最適化に当たり便宜性
と融通性を提供する。また、動作上の簡単性のために、
この回路は製造面において高い生産性を当然持たらす。
御信号がガラス基板集積回路外部から与えられるなら
ば、この回路は、表示システムの最適化に当たり便宜性
と融通性を提供する。また、動作上の簡単性のために、
この回路は製造面において高い生産性を当然持たらす。
【００３２】したがって、図１及び図２に示された回路
は液晶表示装置と共に使用されるのであるが、ここで
は、この液晶表示装置は基板上の第１の数の画素列と第
２の数の画素行を含む。この回路は、複数の行選択駆動
回路１４、すなわち、第１段から第２４０段までを含み
これらは画素行の数に対応する。これらは、画素行を電
気的に駆動する。これらの行選択駆動回路はこの液晶表
示装置の基板上に堆積されて各々が出力を発生し、この
出力は対応する画素行に電気的に接続され、又、活性化
入力としてその次順の行選択駆動回路に電気的に接続さ
れる。この液晶表示装置の外部の制御回路８内のスイッ
チング手段又は制御ロジックは、行選択駆動回路１４に
電気的に接続されたリード９を有する。それにより、全
ての行選択駆動回路に第１クロック信号Φ２を提供し、
全ての奇数番号の行選択駆動回路にのみ結合される第２
クロック信号Φ１，ｏを提供し、全ての偶数番号の行選
択駆動回路にのみ結合される第３クロック信号Φ１，ｅ
を提供し、全ての奇数番号の行選択駆動回路にのみ結合
される第４クロック信号Φ３，ｏを提供し、全ての偶数
番号の行選択駆動回路にのみ結合される第５クロック信
号Φ３，ｅを提供し、シフト信号として第１の行選択駆
動回路のみに結合される第６クロック信号、すなわち、
初期化シフト信号ＳＤＩＮを提供する。ここで、第６ク
ロック信号は、各画素行が、逐次、駆動されるように、
各行選択駆動回路から出力信号を発生させる。制御回路
８内のこのスイッチング装置又は制御論理装置からのリ
ード９の数は、画素の数より少ないことが分る。先に説
明されように、接地及び疑似接地リードを含めて、全部
で２４０の行選択駆動回路を制御するためにこのスイッ
チング手段から僅か１０本のリードがあるだけである。
は液晶表示装置と共に使用されるのであるが、ここで
は、この液晶表示装置は基板上の第１の数の画素列と第
２の数の画素行を含む。この回路は、複数の行選択駆動
回路１４、すなわち、第１段から第２４０段までを含み
これらは画素行の数に対応する。これらは、画素行を電
気的に駆動する。これらの行選択駆動回路はこの液晶表
示装置の基板上に堆積されて各々が出力を発生し、この
出力は対応する画素行に電気的に接続され、又、活性化
入力としてその次順の行選択駆動回路に電気的に接続さ
れる。この液晶表示装置の外部の制御回路８内のスイッ
チング手段又は制御ロジックは、行選択駆動回路１４に
電気的に接続されたリード９を有する。それにより、全
ての行選択駆動回路に第１クロック信号Φ２を提供し、
全ての奇数番号の行選択駆動回路にのみ結合される第２
クロック信号Φ１，ｏを提供し、全ての偶数番号の行選
択駆動回路にのみ結合される第３クロック信号Φ１，ｅ
を提供し、全ての奇数番号の行選択駆動回路にのみ結合
される第４クロック信号Φ３，ｏを提供し、全ての偶数
番号の行選択駆動回路にのみ結合される第５クロック信
号Φ３，ｅを提供し、シフト信号として第１の行選択駆
動回路のみに結合される第６クロック信号、すなわち、
初期化シフト信号ＳＤＩＮを提供する。ここで、第６ク
ロック信号は、各画素行が、逐次、駆動されるように、
各行選択駆動回路から出力信号を発生させる。制御回路
８内のこのスイッチング装置又は制御論理装置からのリ
ード９の数は、画素の数より少ないことが分る。先に説
明されように、接地及び疑似接地リードを含めて、全部
で２４０の行選択駆動回路を制御するためにこのスイッ
チング手段から僅か１０本のリードがあるだけである。
【００３３】これらの行選択駆動回路の各々は、ガラス
基板上に形成されかつ各画素行の逐次活性化を起こさせ
るように相互接続された複数の薄膜トランジスタを含
む。
基板上に形成されかつ各画素行の逐次活性化を起こさせ
るように相互接続された複数の薄膜トランジスタを含
む。
【００３４】先に説明されように、第１の行選択駆動回
路段は、第１の所定期間中第１の画素行を活性化する。
第２の隣接行選択駆動回路段は対応する画素行の画素を
充電又は、放電させるための一層長い行選択時間が各行
ごとに提供されるように、第１の所定期間の終了に先立
って第２の所定期間中次順の画素行を活性化する。
路段は、第１の所定期間中第１の画素行を活性化する。
第２の隣接行選択駆動回路段は対応する画素行の画素を
充電又は、放電させるための一層長い行選択時間が各行
ごとに提供されるように、第１の所定期間の終了に先立
って第２の所定期間中次順の画素行を活性化する。
【００３５】また、判るように、各々の行選択駆動回路
からの出力信号は、その対応する画素行を駆動するのみ
ならず、その次順の行選択駆動回路へのシフト信号とし
てもまた作用する。各々の行選択駆動回路は、その対応
する画素行上で論理“０”を生成しかつ第１内部接続点
ａ１、ａ２、…、ａ２４０において論理“１”を生成す
るために、第２クロック信号Φ１，ｏと第３クロック信
号Φ１，ｅの１つを受信する第１群の相互接続トランジ
スタ１６及び１８を含む。第２群の相互接続トランジス
タ１９、２０、及び２２は、その先行する行選択駆動回
路からのこのシフト信号、すなわち、ＳＤＩＮ又は行信
号、及び第１クロック信号Φ２を受信して、選択第１接
続点ａにおいて論理“０”を生成しかつ選択第２接続点
ｂにおいて論理“１”を生成する。第３群のトランジス
タ２４及び２６は、第１内部接続点ａ１に論理“１”を
有する行選択駆動回路に対応する画素行においてのみ論
理“１”を生成するように第２内部接続点ｂ１の論理
“０”、及び第４クロック信号Φ３，ｏと第５クロック
信号Φ３，ｅの１つを受信するために、トランジスタの
第１群及び第２群に接続される。各行選択駆動回路のそ
の対応する行への出力は論理“０”でありかつこの出力
信号はその次順の段への入力としても働くので、シスト
信号ＳＤＩＮが最初に出現するときは第１段のみがその
第１内部接続点ａにおいて論理“０”を有する。
からの出力信号は、その対応する画素行を駆動するのみ
ならず、その次順の行選択駆動回路へのシフト信号とし
てもまた作用する。各々の行選択駆動回路は、その対応
する画素行上で論理“０”を生成しかつ第１内部接続点
ａ１、ａ２、…、ａ２４０において論理“１”を生成す
るために、第２クロック信号Φ１，ｏと第３クロック信
号Φ１，ｅの１つを受信する第１群の相互接続トランジ
スタ１６及び１８を含む。第２群の相互接続トランジス
タ１９、２０、及び２２は、その先行する行選択駆動回
路からのこのシフト信号、すなわち、ＳＤＩＮ又は行信
号、及び第１クロック信号Φ２を受信して、選択第１接
続点ａにおいて論理“０”を生成しかつ選択第２接続点
ｂにおいて論理“１”を生成する。第３群のトランジス
タ２４及び２６は、第１内部接続点ａ１に論理“１”を
有する行選択駆動回路に対応する画素行においてのみ論
理“１”を生成するように第２内部接続点ｂ１の論理
“０”、及び第４クロック信号Φ３，ｏと第５クロック
信号Φ３，ｅの１つを受信するために、トランジスタの
第１群及び第２群に接続される。各行選択駆動回路のそ
の対応する行への出力は論理“０”でありかつこの出力
信号はその次順の段への入力としても働くので、シスト
信号ＳＤＩＮが最初に出現するときは第１段のみがその
第１内部接続点ａにおいて論理“０”を有する。
【００３６】各々の次順行選択駆動回路は、第１段への
初期化シフト信号ＳＤＩＮに疑似の等価“シフト”信号
を提供するその先行段の出力によって同じように動作す
る。これら次順の段の全ては、これらがその先行段から
出力を受信するまでオフ状熊に留まり、この出力を受信
した時刻に上記サイクルをそれ自体で繰り返す。
初期化シフト信号ＳＤＩＮに疑似の等価“シフト”信号
を提供するその先行段の出力によって同じように動作す
る。これら次順の段の全ては、これらがその先行段から
出力を受信するまでオフ状熊に留まり、この出力を受信
した時刻に上記サイクルをそれ自体で繰り返す。
【００３７】この新規な回路は、次のことを可能とす
る、すなわち、第１の画素行を第１の所定期間中活性化
させると共に、各々の次順の行選択駆動回路に、対応す
る画素行をの画素を充電又は放電させるために一層長い
行選択時間が各行ごとに提供されるように第１の所定期
間の終了に先立って第２の所定期間中その対応する画素
行を活性化させる。図３のタイミング線図で判るよう
に、信号Φ２、電圧ＶＳＳｘ、及び信号Φ３，ｏは、そ
の先行の行が依然駆動されている間に次順の行が選択さ
れるようにクロック制御される。したがって、信号Φ２
のパルス間の期間は６３μｓであるにもかかわらず、図
３で判るように行駆動期間はその２倍も長い。
る、すなわち、第１の画素行を第１の所定期間中活性化
させると共に、各々の次順の行選択駆動回路に、対応す
る画素行をの画素を充電又は放電させるために一層長い
行選択時間が各行ごとに提供されるように第１の所定期
間の終了に先立って第２の所定期間中その対応する画素
行を活性化させる。図３のタイミング線図で判るよう
に、信号Φ２、電圧ＶＳＳｘ、及び信号Φ３，ｏは、そ
の先行の行が依然駆動されている間に次順の行が選択さ
れるようにクロック制御される。したがって、信号Φ２
のパルス間の期間は６３μｓであるにもかかわらず、図
３で判るように行駆動期間はその２倍も長い。
【００３８】図２の行選択駆動回路１４は、基板上のＭ
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｃ、及びΦ３，ｅ
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間の接続の総数は、これらのクロック信号
共通接続数と第１行撰択駆動ユニットへの初期化クロッ
ク信号接続との数の和に等しい。
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｃ、及びΦ３，ｅ
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間の接続の総数は、これらのクロック信号
共通接続数と第１行撰択駆動ユニットへの初期化クロッ
ク信号接続との数の和に等しい。
【００３９】その液晶表示装置と共にガラス基板上に堆
積することのできる薄膜トランジスタを採用する表示装
置用の新規な行選択駆動回路が開示されたが、この回路
は、入力リード、すなわち、制御及び電圧リード両方共
の数をこの所与の例における２４０本のような或る所定
数から１０本に減少させる。したがって、開示の行選択
駆動回路の利点は、外部リードの数を減少させ、及び接
続器ピツチの制限に起因する薄膜トランジスタ液晶表示
装置組立て及び実装問題を顕著に解決する。
積することのできる薄膜トランジスタを採用する表示装
置用の新規な行選択駆動回路が開示されたが、この回路
は、入力リード、すなわち、制御及び電圧リード両方共
の数をこの所与の例における２４０本のような或る所定
数から１０本に減少させる。したがって、開示の行選択
駆動回路の利点は、外部リードの数を減少させ、及び接
続器ピツチの制限に起因する薄膜トランジスタ液晶表示
装置組立て及び実装問題を顕著に解決する。
【００４０】更に、この表示システムはそのビデオ情報
を１回に１行ずつ得ると云うことから、また薄膜トラン
ジスタの低速性に起因して、ここで与えられた例におけ
る６３μｓの行選択時間は、極めて充分とは云えない。
したがって、画素コンデンサを充放電するために一層長
い行選択時間を達成する目的で、本発明は、同時に２行
選択するが、しかし１走査線期間に１情報線のみロック
する。この動作は、線予選択と呼ばれる。
を１回に１行ずつ得ると云うことから、また薄膜トラン
ジスタの低速性に起因して、ここで与えられた例におけ
る６３μｓの行選択時間は、極めて充分とは云えない。
したがって、画素コンデンサを充放電するために一層長
い行選択時間を達成する目的で、本発明は、同時に２行
選択するが、しかし１走査線期間に１情報線のみロック
する。この動作は、線予選択と呼ばれる。
【００４１】上に説明された実施例は、正規薄膜トラン
ジスタ（ＴＦＴ）デバイスを使用して設計され、これら
のデバイスはオフ状態にあるとき非常に低い漏れ電流
（チャンネル幅の各μｍ当たり０．１ｐＡ）を有する。
図２の回路は、図５に示されたように回路を変更するこ
とによって更に漏れ電流耐性を大きくとるように改善す
ることもできる。しかしながら、時刻トランジスタｔ８
の後、第１段のトランジスタ２４がそのフレームのリセ
ットに対してオフされるから、接続点ｃ１はトランジス
タ２４の漏れから充分な電荷を集結してこれがトランジ
スタ２６に或る電流を導通させことがある。これは、第
１行の出力信号に雑音等の望ましくない影響を起こすお
それがある。同様に、望ましくない影響は、接続点
ｃ１、…ｃ２４０上の結合電荷から他の行の出力信号上
に発生されるおそれがある。
ジスタ（ＴＦＴ）デバイスを使用して設計され、これら
のデバイスはオフ状態にあるとき非常に低い漏れ電流
（チャンネル幅の各μｍ当たり０．１ｐＡ）を有する。
図２の回路は、図５に示されたように回路を変更するこ
とによって更に漏れ電流耐性を大きくとるように改善す
ることもできる。しかしながら、時刻トランジスタｔ８
の後、第１段のトランジスタ２４がそのフレームのリセ
ットに対してオフされるから、接続点ｃ１はトランジス
タ２４の漏れから充分な電荷を集結してこれがトランジ
スタ２６に或る電流を導通させことがある。これは、第
１行の出力信号に雑音等の望ましくない影響を起こすお
それがある。同様に、望ましくない影響は、接続点
ｃ１、…ｃ２４０上の結合電荷から他の行の出力信号上
に発生されるおそれがある。
【００４２】内部接続点ｃ１、…、ｃ２４０の漏れ制御
を改善しかつ接続点ｃ１、…、ｃ２ ４０の電荷結合によ
って導入される望ましくない影響の多くを除去するため
に、図５に示すように、図２を全ての偶数段においてＶ
ＳＳｘを付加的な分離疑似接地電圧ＶＳＳｙで以て置換
することによって修正してもよい。さらに、信号Φ２の
各パルスごとにＶＳＳｘとＶＳＳｙを交互に高レベルに
パルスし、それによって１つ置きのΦ２のパルスごと
に、すなわち、１つ置きの走査線時間ごとに接続点ｃ１
からｃ２４０を放電させるために、図４のタイミング線
図を図５に示す付加的な疑似接地電圧ＶＳＳｙと関連し
て使用する。
を改善しかつ接続点ｃ１、…、ｃ２ ４０の電荷結合によ
って導入される望ましくない影響の多くを除去するため
に、図５に示すように、図２を全ての偶数段においてＶ
ＳＳｘを付加的な分離疑似接地電圧ＶＳＳｙで以て置換
することによって修正してもよい。さらに、信号Φ２の
各パルスごとにＶＳＳｘとＶＳＳｙを交互に高レベルに
パルスし、それによって１つ置きのΦ２のパルスごと
に、すなわち、１つ置きの走査線時間ごとに接続点ｃ１
からｃ２４０を放電させるために、図４のタイミング線
図を図５に示す付加的な疑似接地電圧ＶＳＳｙと関連し
て使用する。
【００４３】本発明はその好適実施例及び代替実施例と
関連して説明されたが、この説明は本発明の範囲を記載
の特定の形式に限定することを意図するのではなく、逆
に、添付の特許請求の範囲によって規定された本発明の
精神と範囲に含まれると規定されたこのような代替、変
形、及び等価実施例に適用を及ぼすことを意図する。
関連して説明されたが、この説明は本発明の範囲を記載
の特定の形式に限定することを意図するのではなく、逆
に、添付の特許請求の範囲によって規定された本発明の
精神と範囲に含まれると規定されたこのような代替、変
形、及び等価実施例に適用を及ぼすことを意図する。
【図１】本発明の行選択駆動回路を使用することができ
る回路の回路図。
る回路の回路図。
【図２】本発明による実施例の行選択駆動回路の概略回
路図。
路図。
【図３】図２の回路の入力及び出力のタイミング線図。
【図４】図２の回路の全ての偶数段内の疑似接地電圧Ｖ
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の入力及び出力の代替タイミング線図。
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の入力及び出力の代替タイミング線図。
【図５】図２の回路の全ての偶数番段内の疑似接地電圧
ＶＳＳＸを付加的な疑似接地電圧ＶＳＳｙによって置換
した場合の本発明の代替実施例の概略回路図。
ＶＳＳＸを付加的な疑似接地電圧ＶＳＳｙによって置換
した場合の本発明の代替実施例の概略回路図。
８ 液晶表示装置の外部の制御回路 ９ 外部リード １０ 画素トランジスタ １４ 行選択駆動回路 １６、１８ 第１群の相互接続トランジスタ １９、２０、２２ 第２群の相互接続トランジスタ ２４、２６ 第３群の相互接続トランジスタ
【手続補正書】
【提出日】平成５年８月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 液晶表示装置の画素行駆動回路及び駆
動方法
動方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置内の画素
の行を選択的に駆動する回路、特に、液晶表示装置の基
板上に堆積された薄膜トランジスタを使用する行選択駆
動回路に関する。
の行を選択的に駆動する回路、特に、液晶表示装置の基
板上に堆積された薄膜トランジスタを使用する行選択駆
動回路に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）を使用する表示
装置又はこれに類似の装置は、ガラス基板上に堆積され
た薄膜トランジスタを含む。現在、ほとんど全ての市販
の活性マトリックス液晶表示装置（ＡＭＬＣＤ）は、無
走査である。
装置又はこれに類似の装置は、ガラス基板上に堆積され
た薄膜トランジスタを含む。現在、ほとんど全ての市販
の活性マトリックス液晶表示装置（ＡＭＬＣＤ）は、無
走査である。
【０００３】無走査活性マトリックス液晶表示装置は、
各列線及び各行線ごとに１本の外部リードを必要とす
る。例えば、白黒７６８×１０２４ ＸＧＡコンピュー
タ用直接回線インタフェース駆動回路は、１，７９２本
のリードを必要とするであろう。表示装置駆動回路に対
するこの極めて多数のリードの必要性は、表示装置の解
像度及び複雑性が高まるに従い事態を悪化する主要な問
題である。この問題を解決する２つの主要な目標は、必
要とされるリードの数を減らすこと、及びシフトレジス
タ及びラッチのような駆動回路素子を表示装置基板上に
直接集積化することである。
各列線及び各行線ごとに１本の外部リードを必要とす
る。例えば、白黒７６８×１０２４ ＸＧＡコンピュー
タ用直接回線インタフェース駆動回路は、１，７９２本
のリードを必要とするであろう。表示装置駆動回路に対
するこの極めて多数のリードの必要性は、表示装置の解
像度及び複雑性が高まるに従い事態を悪化する主要な問
題である。この問題を解決する２つの主要な目標は、必
要とされるリードの数を減らすこと、及びシフトレジス
タ及びラッチのような駆動回路素子を表示装置基板上に
直接集積化することである。
【０００４】米国特許第５，０３４，７３５号は、画素
の行ごとに２つのトランジスタを使用する駆動装置であ
って、選択及び非選択信号を発生し、これらを前記トラ
ンジスタの制御ゲートを通して逐次アドレス指定する駆
動装置を開示している。これらのトランジスタは、スイ
ッチング回路４３、スイッチング信号発生ユニット４
１、走査選択信号バス４１１、及び走査非選択バス４１
２と共にガラス基板上に薄膜トランジスタとして形成さ
れることがある。
の行ごとに２つのトランジスタを使用する駆動装置であ
って、選択及び非選択信号を発生し、これらを前記トラ
ンジスタの制御ゲートを通して逐次アドレス指定する駆
動装置を開示している。これらのトランジスタは、スイ
ッチング回路４３、スイッチング信号発生ユニット４
１、走査選択信号バス４１１、及び走査非選択バス４１
２と共にガラス基板上に薄膜トランジスタとして形成さ
れることがある。
【０００５】米国特許第５，１５７，３８６号は、Ｋビ
ットのビデオディジタルデータによってＭ行、Ｎ列を持
つ活性マトリックス液晶表示装置を駆動する回路を開示
している。オン、オフ状態をとる能力のあるアナログス
イッチが、ビデオ電圧及び制御信号を受信し、かつこの
制御信号に応答して各列へこのビデオ電圧を選択的に出
力する。これは、表示装置の行を選択的に駆動する回路
ではない。
ットのビデオディジタルデータによってＭ行、Ｎ列を持
つ活性マトリックス液晶表示装置を駆動する回路を開示
している。オン、オフ状態をとる能力のあるアナログス
イッチが、ビデオ電圧及び制御信号を受信し、かつこの
制御信号に応答して各列へこのビデオ電圧を選択的に出
力する。これは、表示装置の行を選択的に駆動する回路
ではない。
【０００６】米国特許第５，１１３，１８１号は、行と
列に配置された複数の画素を含む表示装置を開示してい
る。これには、データ駆動回路マルチプレクサが開示さ
れている。
列に配置された複数の画素を含む表示装置を開示してい
る。これには、データ駆動回路マルチプレクサが開示さ
れている。
【０００７】上掲の米国特許は、関連先行技術の周知の
例のうち本願の発明者の知っているものである。他の市
販の活性化マトリックス液晶表示装置のほとんど全て
は、無走査である。
例のうち本願の発明者の知っているものである。他の市
販の活性化マトリックス液晶表示装置のほとんど全て
は、無走査である。
【０００８】
【発明が解決しようとする課題】本発明の目的は、分離
基板上に集積回路を取り付ける必要性を除去することに
よて製造コストを低下させかつ性能信頼性を増大するこ
とにある。
基板上に集積回路を取り付ける必要性を除去することに
よて製造コストを低下させかつ性能信頼性を増大するこ
とにある。
【０００９】本発明の目的は、更に、表示装置基板上に
直接集積することのできる新規な選択駆動回路方式を提
供することにある。このことは、無走査活性マトリック
ス液晶表示装置によって必要とされる周辺集積回路及び
ハイブリッド組立てのコストを除去する。
直接集積することのできる新規な選択駆動回路方式を提
供することにある。このことは、無走査活性マトリック
ス液晶表示装置によって必要とされる周辺集積回路及び
ハイブリッド組立てのコストを除去する。
【００１０】
【発明を解決するための手段】本発明は、集積化された
行選択駆動回路の使用を通して上掲の問題を解決する。
その新規な行選択駆動回路の機能は、シフトレジスタに
類似している。
行選択駆動回路の使用を通して上掲の問題を解決する。
その新規な行選択駆動回路の機能は、シフトレジスタに
類似している。
【００１１】液晶表示装置に使用される回路が提供さ
れ、ここで、この液晶表示装置は、いずれも第１の複数
の画素列と第２の複数の画素行を含み、これらは全てガ
ラス等のような基板上に堆積される。この回路は、画素
行の数に対応する複数の行選択駆動回路を含み、これら
の行選択駆動回路はこれらの画素行を電気的に駆動す
る。これらの行選択駆動回路は、これらの画素列及び画
素行と共にそのガラス基板上に堆積される。これらの行
選択駆動回路の各々の出力は、その対応する画素行に接
続され、又、活性化入力として次順の行選択駆動回路に
接続される。この液晶表示装置の外部のスイッチング装
置は、これらの行選択駆動回路に電気的に接続されるリ
ード有し、これらのリードの数は画素行の数よりはるか
に少ない。１例では、リードの数は、２４０から１０へ
減少される。
れ、ここで、この液晶表示装置は、いずれも第１の複数
の画素列と第２の複数の画素行を含み、これらは全てガ
ラス等のような基板上に堆積される。この回路は、画素
行の数に対応する複数の行選択駆動回路を含み、これら
の行選択駆動回路はこれらの画素行を電気的に駆動す
る。これらの行選択駆動回路は、これらの画素列及び画
素行と共にそのガラス基板上に堆積される。これらの行
選択駆動回路の各々の出力は、その対応する画素行に接
続され、又、活性化入力として次順の行選択駆動回路に
接続される。この液晶表示装置の外部のスイッチング装
置は、これらの行選択駆動回路に電気的に接続されるリ
ード有し、これらのリードの数は画素行の数よりはるか
に少ない。１例では、リードの数は、２４０から１０へ
減少される。
【００１２】
【実施例】本発明のこれら及び他の目的が更に明確に理
解されるように図面に関連して本発明を詳しく説明す
る。図１は、本発明の行選択駆動回路を使用することが
できる回路の回路図であり、図２は本発明による実施例
の行選択駆動回路の概略回路図であり、図３は図２の回
路の入力及び出力のタイミング線図であり、図４は、図
２の回路の全ての偶数番段内の共通疑似接地電圧ＶＳＳ
ｘを追加疑似接地電圧ＶＳＳｙによって置換した場合の
入力及び出力の代替タイミング線図であり、及び図５
は、図２の回の全ての偶数番段内の共通疑似接地電圧Ｖ
ＳＳｘを追加疑似接地電圧ＶＳＳｙによって置換した場
合の本発明による代替実施例の概略回路図である。
解されるように図面に関連して本発明を詳しく説明す
る。図１は、本発明の行選択駆動回路を使用することが
できる回路の回路図であり、図２は本発明による実施例
の行選択駆動回路の概略回路図であり、図３は図２の回
路の入力及び出力のタイミング線図であり、図４は、図
２の回路の全ての偶数番段内の共通疑似接地電圧ＶＳＳ
ｘを追加疑似接地電圧ＶＳＳｙによって置換した場合の
入力及び出力の代替タイミング線図であり、及び図５
は、図２の回の全ての偶数番段内の共通疑似接地電圧Ｖ
ＳＳｘを追加疑似接地電圧ＶＳＳｙによって置換した場
合の本発明による代替実施例の概略回路図である。
【００１３】本発明は、単に例として、３８４×２４０
画素の携帯カラーテレビジョン受像機を使用して説明す
る。図１の回路図は、本願譲受人に共に譲渡された同時
係属米国特許出願第９７１，７２１号、１９９２年１１
月３日提出、発明の名称、液晶表示装置用データ駆動回
路（ＤＡＴＡ ＤＲＩＶＩＮＧ ＣＩＲＣＵＩＴ ＦＯ
Ｒ ＬＣＤ ＤＩＳＰＬＡＹ）に詳細に開示されてお
り、この米国出願は参考資料としてその全部が本願明細
書に組み込まれる。行選択駆動回路というラベルが付さ
れたブロック１４は、本発明を表し、かつ画素トランジ
スタ１０及びコンデンサ１２の最初の２つの行及び最終
行にのみ結合されて示されている。この行選択駆動回路
１４は、上記の同時係属米国特許出願に説明されている
ように、外部の表示装置制御回路８内のスイッチング装
置又は制御ロジックに結合される。リード９は、このス
イッチング装置又は制御ロジックを、この液晶表示装置
上の行選択駆動回路１４に結合する。本発明の行選択駆
動回路の詳細は、図２に示されている。
画素の携帯カラーテレビジョン受像機を使用して説明す
る。図１の回路図は、本願譲受人に共に譲渡された同時
係属米国特許出願第９７１，７２１号、１９９２年１１
月３日提出、発明の名称、液晶表示装置用データ駆動回
路（ＤＡＴＡ ＤＲＩＶＩＮＧ ＣＩＲＣＵＩＴ ＦＯ
Ｒ ＬＣＤ ＤＩＳＰＬＡＹ）に詳細に開示されてお
り、この米国出願は参考資料としてその全部が本願明細
書に組み込まれる。行選択駆動回路というラベルが付さ
れたブロック１４は、本発明を表し、かつ画素トランジ
スタ１０及びコンデンサ１２の最初の２つの行及び最終
行にのみ結合されて示されている。この行選択駆動回路
１４は、上記の同時係属米国特許出願に説明されている
ように、外部の表示装置制御回路８内のスイッチング装
置又は制御ロジックに結合される。リード９は、このス
イッチング装置又は制御ロジックを、この液晶表示装置
上の行選択駆動回路１４に結合する。本発明の行選択駆
動回路の詳細は、図２に示されている。
【００１４】注意すべきは、行選択駆動回路１４は、図
１内のガラス基板液晶表示装置の一方の側上においての
み示されているが、この表示装置の反対側の画素行に接
続された第２の同等の行選択駆動回路を含むこともでき
るとことである。この第２の行選択駆動回路は、回路の
冗長性を提供し、かつ修理を要するときに回路診断を可
能とする。
１内のガラス基板液晶表示装置の一方の側上においての
み示されているが、この表示装置の反対側の画素行に接
続された第２の同等の行選択駆動回路を含むこともでき
るとことである。この第２の行選択駆動回路は、回路の
冗長性を提供し、かつ修理を要するときに回路診断を可
能とする。
【００１５】行選択駆動回路１４内に２４０の同等の回
路の段がある。各段の回路段は、方形の破線によって指
示され、かつ第１段、第２段、第３段から第２４０段の
ように表される。第３段と第２４０段との間の段を含め
て、全ての段は同等である。行選択駆動回路１４は、こ
の液晶表示装置に対する信号を発生して画素トランジス
タ１０の選択行をオン、オフさせるためにこの液晶表示
装置の基板上の薄膜トランジスタを用いて製造される。
路の段がある。各段の回路段は、方形の破線によって指
示され、かつ第１段、第２段、第３段から第２４０段の
ように表される。第３段と第２４０段との間の段を含め
て、全ての段は同等である。行選択駆動回路１４は、こ
の液晶表示装置に対する信号を発生して画素トランジス
タ１０の選択行をオン、オフさせるためにこの液晶表示
装置の基板上の薄膜トランジスタを用いて製造される。
【００１６】本発明は、行選択駆動回路への外部リード
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできる薄膜
トランジスタを使用して、この問題を解決する。
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできる薄膜
トランジスタを使用して、この問題を解決する。
【００１７】図２に示されるように、複数の行選択駆動
回路１４は、それぞれ、奇数段と偶数段とに分けられ
る。各段、すなわち、各行選択駆動回路は、好適には、
７つのトランジスタを含む。第１段の出力は、第２段の
入力及び画素トランジスタ１０の第１行線に接続され
る。第２段の出力は、第３段の入力及び画素の第２行線
に接続され、以下等々、第２４０段まで同前である。全
ての段は共通又は第１クロック信号Φ２を受信し、全て
の奇数番段は第２クロック信号Φ１，ｏ及び第４クロッ
ク信号Φ３，ｏをそれぞれ受信し、全ての偶数番段は第
３クロック信号Φ１，ｅ及び第５クロック信号Φ３，ｅ
をそれぞれ受信する。全ての段は、共通電源ＶＣＣ、共
通接地電圧ＶＳＳ、共通疑似接地電圧ＶＳＳｘとＶＳＳ
ｙに接続される。第６クロック信号、すなわち、初期化
シフト信号ＳＤＩＮは、行選択駆動回路１４の第１段に
接続される。したがって、制御回路８内のスイッチング
装置又は制御論理装置からの入力リード９は、信号ＳＤ
ＩＮ、Φ１，ｏ、Φ２、Φ３，ｏ、Φ３，ｅ、電圧ＶＣ
Ｃ、ＶＳＳ、ＶＳＳｘ、及びＶＳＳ１リードを含む。以
下に説明されるように、２４０の行選択駆動回路を制御
するために僅か１０本の制御リードしか必要でない。
回路１４は、それぞれ、奇数段と偶数段とに分けられ
る。各段、すなわち、各行選択駆動回路は、好適には、
７つのトランジスタを含む。第１段の出力は、第２段の
入力及び画素トランジスタ１０の第１行線に接続され
る。第２段の出力は、第３段の入力及び画素の第２行線
に接続され、以下等々、第２４０段まで同前である。全
ての段は共通又は第１クロック信号Φ２を受信し、全て
の奇数番段は第２クロック信号Φ１，ｏ及び第４クロッ
ク信号Φ３，ｏをそれぞれ受信し、全ての偶数番段は第
３クロック信号Φ１，ｅ及び第５クロック信号Φ３，ｅ
をそれぞれ受信する。全ての段は、共通電源ＶＣＣ、共
通接地電圧ＶＳＳ、共通疑似接地電圧ＶＳＳｘとＶＳＳ
ｙに接続される。第６クロック信号、すなわち、初期化
シフト信号ＳＤＩＮは、行選択駆動回路１４の第１段に
接続される。したがって、制御回路８内のスイッチング
装置又は制御論理装置からの入力リード９は、信号ＳＤ
ＩＮ、Φ１，ｏ、Φ２、Φ３，ｏ、Φ３，ｅ、電圧ＶＣ
Ｃ、ＶＳＳ、ＶＳＳｘ、及びＶＳＳ１リードを含む。以
下に説明されるように、２４０の行選択駆動回路を制御
するために僅か１０本の制御リードしか必要でない。
【００１８】制御クロック信号の波形が図３に示されて
いる。クロック信号Φ２の期間、すなわち１つのΦ２パ
ルスの開始から次のΦ２パルスの開始までの時間は、こ
の例では、テレビジョンの走査線期間と同じであり、こ
れはＮＴＳＣ方式を使用する場合、約６３μｓである。
他のクロック信号、すなわち、Φ１，ｏ、Φ３，ｏ、Φ
１，ｅ、Φ３，ｅは、Φ２の長さの２倍の期間を有す
る。各段、すなわち、第１行、第２行、第３行、…、第
２４０行の出力は、図１に示されたようにこの表示装置
の画素ゲート線の行に接続される。
いる。クロック信号Φ２の期間、すなわち１つのΦ２パ
ルスの開始から次のΦ２パルスの開始までの時間は、こ
の例では、テレビジョンの走査線期間と同じであり、こ
れはＮＴＳＣ方式を使用する場合、約６３μｓである。
他のクロック信号、すなわち、Φ１，ｏ、Φ３，ｏ、Φ
１，ｅ、Φ３，ｅは、Φ２の長さの２倍の期間を有す
る。各段、すなわち、第１行、第２行、第３行、…、第
２４０行の出力は、図１に示されたようにこの表示装置
の画素ゲート線の行に接続される。
【００１９】ビデオ情報は、図１のシステムに１回に１
行ずつ供給される。当業者ならば承知しているように、
図２の薄膜トランジスタの低速性のため、図１のシステ
ムはこの例では６３μｓの１走査線期間中に行選択時間
に不足し勝ちになる。したがって、画素コンデンサ１２
を充電又は放電させる一層長い行選択時間を達成するた
めに、先行の行が不活性化されるに前に次順の行が実際
に活性化される。しかしながら、１つの情報線のみ、す
なわち、１つの画素の行のみがどの所定の走査線期間に
おいてもロックされるので、同時に１つの情報線のみが
提供される。この動作は、“線予選択”と称される。こ
こに開示されたこの新しい行選択駆動回路素子の利点
は、外部リード接続の数を減少させることにある。この
例においては、リード接続の数を２４０から１０に減少
する。このリードの減少が、また、外部リード接続の数
を大幅に減少させることによって液晶表示装置組立て及
びその実装を顕著に簡単化する。この新規な行選択駆動
回路は、１段当たり７つのトランジスタを必要とし、こ
れらのトランジスタは、もとより、極めて小形でありか
つガラス基板上に容易に製造される。この結果、この新
しい行選択駆動回路は、そのガラス基板へのリード接続
の顕著な減少のゆえに製造コストを低下させる。
行ずつ供給される。当業者ならば承知しているように、
図２の薄膜トランジスタの低速性のため、図１のシステ
ムはこの例では６３μｓの１走査線期間中に行選択時間
に不足し勝ちになる。したがって、画素コンデンサ１２
を充電又は放電させる一層長い行選択時間を達成するた
めに、先行の行が不活性化されるに前に次順の行が実際
に活性化される。しかしながら、１つの情報線のみ、す
なわち、１つの画素の行のみがどの所定の走査線期間に
おいてもロックされるので、同時に１つの情報線のみが
提供される。この動作は、“線予選択”と称される。こ
こに開示されたこの新しい行選択駆動回路素子の利点
は、外部リード接続の数を減少させることにある。この
例においては、リード接続の数を２４０から１０に減少
する。このリードの減少が、また、外部リード接続の数
を大幅に減少させることによって液晶表示装置組立て及
びその実装を顕著に簡単化する。この新規な行選択駆動
回路は、１段当たり７つのトランジスタを必要とし、こ
れらのトランジスタは、もとより、極めて小形でありか
つガラス基板上に容易に製造される。この結果、この新
しい行選択駆動回路は、そのガラス基板へのリード接続
の顕著な減少のゆえに製造コストを低下させる。
【００２０】図２及び図３のタイミング線図に示されて
いるように、クロック信号Φ１，ｏ及びΦ１，ｅの開始
において、クロック線は時刻ｔ０に初期化パルスを発生
する。クロック信号Φ１，ｏ及びΦ１，ｅは初期化クロ
ックのインパルスを有し、これは全ての段のトランジス
タ１６をオンし、これによって全ての内部接続点ａ１、
ａ２、…、ａ２４０を約ＶＣＣ−Ｖ１の電圧レベル（論
理“１”レベル）に充電させ、ここに、Ｖはトランジス
タ１６のしきい値電圧である。この時点で、全ての接続
点ａ１からａ２４０は、全ての段内の全てのトランジス
タ１８を導通させ、この結果、第１行から第２４０行に
対する全ての走査線を共通接地ＶＳＳレベル（論裡
“０”レベル）へ放電させる。注意を要するのは、クロ
ック信号Φ１，ｏは時刻ｔ１に発生し、時刻ｔ１と時刻
ｔ２の間にわたり存在して、行選択駆動回路１４にはな
んら影響しないが、これは、このクロック信号が初期化
信号パルスの直後に到来し、これらの行は全て接地レベ
ル（論理“０”レベル）にあるからである。
いるように、クロック信号Φ１，ｏ及びΦ１，ｅの開始
において、クロック線は時刻ｔ０に初期化パルスを発生
する。クロック信号Φ１，ｏ及びΦ１，ｅは初期化クロ
ックのインパルスを有し、これは全ての段のトランジス
タ１６をオンし、これによって全ての内部接続点ａ１、
ａ２、…、ａ２４０を約ＶＣＣ−Ｖ１の電圧レベル（論
理“１”レベル）に充電させ、ここに、Ｖはトランジス
タ１６のしきい値電圧である。この時点で、全ての接続
点ａ１からａ２４０は、全ての段内の全てのトランジス
タ１８を導通させ、この結果、第１行から第２４０行に
対する全ての走査線を共通接地ＶＳＳレベル（論裡
“０”レベル）へ放電させる。注意を要するのは、クロ
ック信号Φ１，ｏは時刻ｔ１に発生し、時刻ｔ１と時刻
ｔ２の間にわたり存在して、行選択駆動回路１４にはな
んら影響しないが、これは、このクロック信号が初期化
信号パルスの直後に到来し、これらの行は全て接地レベ
ル（論理“０”レベル）にあるからである。
【００２１】時刻ｔ２において、初期化シフト信号ＳＤ
ＩＮは高レベルに立ち上がり、これが第１段のトランジ
スタ１９をオンし、これによって、第１段の接続点ａ１
を共通疑似接地電圧ＶＳＳ１レベル、すなわち、論理
“０”レベルへ放電させる。次いで、時刻ｔ３に、クロ
ック信号Φ２が高レベル（論理“１”レベル）に立ち上
がり、全ての段内のトランジスタ２０をオンし、これが
接続点ｂ１を論理“１”レベルへ引き上げる。
ＩＮは高レベルに立ち上がり、これが第１段のトランジ
スタ１９をオンし、これによって、第１段の接続点ａ１
を共通疑似接地電圧ＶＳＳ１レベル、すなわち、論理
“０”レベルへ放電させる。次いで、時刻ｔ３に、クロ
ック信号Φ２が高レベル（論理“１”レベル）に立ち上
がり、全ての段内のトランジスタ２０をオンし、これが
接続点ｂ１を論理“１”レベルへ引き上げる。
【００２２】接続点ｂ２からｂ２４０は電圧ＶＳＳｘに
近いレベルにあるが、これは、シフト信号ＳＤＩＮパル
スのゆえに時刻ｔ３では接続点ａ１のみが論理“０”レ
ベルにあり、他方、接続点ａ２からａ２４０は論理
“０”に留まっているからである。このことが、第２段
から第２４０段内のトランジスタ２０及び２２をオンさ
せ、かつトランジスタ２２はトランジスタ２０よりも遥
かに大形に、好適には、１０：１に設計されているの
で、接続点ｂ２からｂ２４０は電圧ＶＳＳｘに近い電圧
レベルへ引き下げられる。トランジスタ２０と２２との
間の寸法差が顕著であるが、これは、当業者にとって知
られているように、トランジスタ２２の大きな物理的寸
法がトランジスタ２２の両端間の電圧降下をトランジス
タ２０のそれに比較して小さくし、したがって、この回
路段のより安定した動作を保証するからである。クロッ
ク信号Φ２パルスが論理“０”レベルに復帰した後、接
続点ｂ１のみが論理“１”レベルに留まるが、これは、
接続点ａ１が論理“０にあることにより第１段内のトラ
ンジスタ２２及び１８をオフし、その他のどの段のトラ
ンジスタもオフしないからである。
近いレベルにあるが、これは、シフト信号ＳＤＩＮパル
スのゆえに時刻ｔ３では接続点ａ１のみが論理“０”レ
ベルにあり、他方、接続点ａ２からａ２４０は論理
“０”に留まっているからである。このことが、第２段
から第２４０段内のトランジスタ２０及び２２をオンさ
せ、かつトランジスタ２２はトランジスタ２０よりも遥
かに大形に、好適には、１０：１に設計されているの
で、接続点ｂ２からｂ２４０は電圧ＶＳＳｘに近い電圧
レベルへ引き下げられる。トランジスタ２０と２２との
間の寸法差が顕著であるが、これは、当業者にとって知
られているように、トランジスタ２２の大きな物理的寸
法がトランジスタ２２の両端間の電圧降下をトランジス
タ２０のそれに比較して小さくし、したがって、この回
路段のより安定した動作を保証するからである。クロッ
ク信号Φ２パルスが論理“０”レベルに復帰した後、接
続点ｂ１のみが論理“１”レベルに留まるが、これは、
接続点ａ１が論理“０にあることにより第１段内のトラ
ンジスタ２２及び１８をオフし、その他のどの段のトラ
ンジスタもオフしないからである。
【００２３】時刻ｔ４において、クロック信号Φ３，ｏ
が電源電圧ＶＣＣレベルへ立上がって接続点Ｃ１を論理
“１”レベルへ充電させるが、これは、接続点ｂ１が論
理“１”レベルにあって第１段のみのトランジスタ２４
をオンするからである。いったん、クロック信号Φ
３，ｏが論理“１”レベルへ立ち上がると、第１段のみ
のトランジスタ２６がオンされ、これによって第１行内
を論理“１”レベルへ充電する。第１行が論理“１”レ
ベルにある時間期間中、図１の第１行の全ての画素トラ
ンジスタ１０はオンされる。
が電源電圧ＶＣＣレベルへ立上がって接続点Ｃ１を論理
“１”レベルへ充電させるが、これは、接続点ｂ１が論
理“１”レベルにあって第１段のみのトランジスタ２４
をオンするからである。いったん、クロック信号Φ
３，ｏが論理“１”レベルへ立ち上がると、第１段のみ
のトランジスタ２６がオンされ、これによって第１行内
を論理“１”レベルへ充電する。第１行が論理“１”レ
ベルにある時間期間中、図１の第１行の全ての画素トラ
ンジスタ１０はオンされる。
【００２４】時刻ｔ１から６３μｓの時間期間の後、時
刻ｔ５において、クロック信号Φ１，ｅが高レベルへパ
ルスされると、これによって全ての偶数番段内のトラン
ジスタ１６をオンし、かつ接続点ａ２、ａ４、ａ６、
…、ａ２４０を論理“１”レベルへ充電する。この時刻
に、第１行は論理“１”レベルにあって第２段のトラン
ジスタ１９をオンし、したがって、信号Φ１，ｅが論理
“０”レベルへ復帰した後間もなく接続点ａ２は論理
“０”レベルへ復帰する。クロック信号Φ２が時刻ｔ６
に高レベルへ立ち上げられて全ての段内のトランジスタ
２０をオンし、これによって接続点ｂ１及びｂ２を論理
“１”レベルへ引き上げ、他方接続点ｂ３からｂ２４０
は電圧ＶＳＳｘ近くの電圧にある。この時点で、接続点
ａ１及びａ２は論理“０”レベルにあり、かつ接続点ａ
３からａ２４０は論理“１”レベルにあり、したがっ
て、信号Φ２の論理“０”レベレへの復帰後、接続点ｂ
１及びｂ２は論理“１”レベルに留まる。時刻ｔ７にお
いて、クロック信号Φ３，ｅが電圧ＶＣＣレベルへ立ち
上がり、これによって接続点ｃ２は論理“１”へ充電さ
れるが、これは、接続点ｂ２が論理“１”レベルにあり
第２段のトランジスタ２４をオンしたからである。次い
で、更に、接続点ｃ２が第２段のトランジスタ２６をオ
ンさせ、かつ第２行を論理“１”レベルへ充電し、した
がって、第２行内の全ての画素トランジスタ１０をオン
させる。
刻ｔ５において、クロック信号Φ１，ｅが高レベルへパ
ルスされると、これによって全ての偶数番段内のトラン
ジスタ１６をオンし、かつ接続点ａ２、ａ４、ａ６、
…、ａ２４０を論理“１”レベルへ充電する。この時刻
に、第１行は論理“１”レベルにあって第２段のトラン
ジスタ１９をオンし、したがって、信号Φ１，ｅが論理
“０”レベルへ復帰した後間もなく接続点ａ２は論理
“０”レベルへ復帰する。クロック信号Φ２が時刻ｔ６
に高レベルへ立ち上げられて全ての段内のトランジスタ
２０をオンし、これによって接続点ｂ１及びｂ２を論理
“１”レベルへ引き上げ、他方接続点ｂ３からｂ２４０
は電圧ＶＳＳｘ近くの電圧にある。この時点で、接続点
ａ１及びａ２は論理“０”レベルにあり、かつ接続点ａ
３からａ２４０は論理“１”レベルにあり、したがっ
て、信号Φ２の論理“０”レベレへの復帰後、接続点ｂ
１及びｂ２は論理“１”レベルに留まる。時刻ｔ７にお
いて、クロック信号Φ３，ｅが電圧ＶＣＣレベルへ立ち
上がり、これによって接続点ｃ２は論理“１”へ充電さ
れるが、これは、接続点ｂ２が論理“１”レベルにあり
第２段のトランジスタ２４をオンしたからである。次い
で、更に、接続点ｃ２が第２段のトランジスタ２６をオ
ンさせ、かつ第２行を論理“１”レベルへ充電し、した
がって、第２行内の全ての画素トランジスタ１０をオン
させる。
【００２５】時刻ｔ１から１２６μｓの時間期間後、時
刻ｔ９において、クロック信号Φ１，ｏが高レベルへ立
ち上がって、第３段以外の全ての奇数段内のトランジス
タ１６をオンさせて、全ての奇数番接続点ａ１からａ
２３９までを、接続点ａ３を除き、論理“１”レベルへ
充電させる。接続点ａ３は、電圧ＶＣＣとＶＳＳ１との
中間電圧レベルにある。これは、時刻ｔ９において、ト
ランジスタ１６及び１９の両方共がクロック信号Φ
１，ｏ及び第２行の信号によってオンされるからであ
る。接続点ａ３は、信号Φ１，ｏが論理“０”レベルへ
復帰した後間もなく電圧ＶＳＳ１へ復帰する。いった
ん、接続点ａ１が論理“１”レベルになると、第１段の
トランジスタ１８はオンし、したがって、第１行を論理
“０”レベルへ放電させ、それゆえ、第１行はこの時点
で非選択される。
刻ｔ９において、クロック信号Φ１，ｏが高レベルへ立
ち上がって、第３段以外の全ての奇数段内のトランジス
タ１６をオンさせて、全ての奇数番接続点ａ１からａ
２３９までを、接続点ａ３を除き、論理“１”レベルへ
充電させる。接続点ａ３は、電圧ＶＣＣとＶＳＳ１との
中間電圧レベルにある。これは、時刻ｔ９において、ト
ランジスタ１６及び１９の両方共がクロック信号Φ
１，ｏ及び第２行の信号によってオンされるからであ
る。接続点ａ３は、信号Φ１，ｏが論理“０”レベルへ
復帰した後間もなく電圧ＶＳＳ１へ復帰する。いった
ん、接続点ａ１が論理“１”レベルになると、第１段の
トランジスタ１８はオンし、したがって、第１行を論理
“０”レベルへ放電させ、それゆえ、第１行はこの時点
で非選択される。
【００２６】残りフレーム期間中の制御及びクロック信
号は、上に説明されたのと同じ仕方で走査線の第３行か
ら第２４０行を、逐次、選択又は非選択される様にす
る。
号は、上に説明されたのと同じ仕方で走査線の第３行か
ら第２４０行を、逐次、選択又は非選択される様にす
る。
【００２７】注意を要するのは、当業者ならば認めるよ
うに、正規動作においては、表示情報の第１フレームは
無視されるので、時刻ｔ０とｔ１との間の初期化パルス
は必要ではないと云うことである。これは、表示情報の
第１フレームは非常に敏速に立ち上がり、その表示出力
に悪影響を及ぼすことはないからである。
うに、正規動作においては、表示情報の第１フレームは
無視されるので、時刻ｔ０とｔ１との間の初期化パルス
は必要ではないと云うことである。これは、表示情報の
第１フレームは非常に敏速に立ち上がり、その表示出力
に悪影響を及ぼすことはないからである。
【００２８】好適には、上の説明との関連における電源
電圧ＶＣＣ、及び疑似接地線電圧ＶＳＳ１、ＶＳＳｘ、
並びに接地線電圧ＶＳＳのレベルは全て、データ駆動方
式に従って調節される。好適には、全ての接地線電圧
は、この回路によって導入される雑音を低減させるため
に互いに分離して維持される。例えば、列反転方式が使
用されるならば、１５Ｖから２５Ｖの間の電源電圧ＶＣ
Ｃを選択する必要があり、その際は、接地電圧レベルは
−１０Ｖから−０Ｖの間になる。
電圧ＶＣＣ、及び疑似接地線電圧ＶＳＳ１、ＶＳＳｘ、
並びに接地線電圧ＶＳＳのレベルは全て、データ駆動方
式に従って調節される。好適には、全ての接地線電圧
は、この回路によって導入される雑音を低減させるため
に互いに分離して維持される。例えば、列反転方式が使
用されるならば、１５Ｖから２５Ｖの間の電源電圧ＶＣ
Ｃを選択する必要があり、その際は、接地電圧レベルは
−１０Ｖから−０Ｖの間になる。
【００２９】当業者が理解するように、上述の全ての制
御及びクロック信号のパルス幅は、動作のタイミング予
定計画に従って決定される。それらの薄膜トランジスタ
デバイスの寸法も、その性能要件を満たすのに最適であ
る必要がある。
御及びクロック信号のパルス幅は、動作のタイミング予
定計画に従って決定される。それらの薄膜トランジスタ
デバイスの寸法も、その性能要件を満たすのに最適であ
る必要がある。
【００３０】本発明による行選択駆動回路の動作は、Ｎ
ＴＳＣテレビジョンシステムとインタフェースする３８
０×２４０画素表示装置のための６３μｓの走査線時間
間隔に関連して上に説明された。云うまでもなく、これ
は本発明の１実施例に過ぎず、他の実施例及びタイミン
グ方式も本発明に反することなく使用することができ
る。例えば、テレビジョン表示装置又は他の高解像度表
示装置用以外の液晶表示装置も、本発明の範囲内に含む
ことができる。
ＴＳＣテレビジョンシステムとインタフェースする３８
０×２４０画素表示装置のための６３μｓの走査線時間
間隔に関連して上に説明された。云うまでもなく、これ
は本発明の１実施例に過ぎず、他の実施例及びタイミン
グ方式も本発明に反することなく使用することができ
る。例えば、テレビジョン表示装置又は他の高解像度表
示装置用以外の液晶表示装置も、本発明の範囲内に含む
ことができる。
【００３１】全ての重要なタイミング及び電圧レベル制
御信号がガラス基板集積回路外部から与えられるなら
ば、この回路は、表示システムの最適化に当たり便宜性
と融通性を提供する。また、動作上の簡単性のために、
この回路は製造面において高い生産性を当然持たらす。
御信号がガラス基板集積回路外部から与えられるなら
ば、この回路は、表示システムの最適化に当たり便宜性
と融通性を提供する。また、動作上の簡単性のために、
この回路は製造面において高い生産性を当然持たらす。
【００３２】したがって、図１及び図２に示された回路
は液晶表示装置と共に使用されるものであるが、ここで
は、この液晶表示装置は基板上の第１の数の画素列と第
２の数の画素行を含む。この回路は、複数の行選択駆動
回路１４、すなわち、第１段から第２４０段までを含
み、これらは画素行の数に対応する。これらは、画素行
を電気的に駆動する。これらの行選択駆動回路はこの液
晶表示装置の基板上に堆積されて各々が出力を発生し、
この出力は対応する画素行に電気的に接続され、又、活
性化入力としてその次順の行選択駆動回路に電気的に接
続される。この液晶表示装置の外部の制御回路８内のス
イッチング手段又は制御ロジックは、行選択駆動回路１
４に電気的に接続されたリード９を有する。それによ
り、全ての行選択駆動回路に第１クロック信号Φ２を提
供し、全ての奇数番号の行選択駆動回路にのみ結合され
る第２クロック信号Φ１，ｏを提供し、全ての偶数番号
の行選択駆動回路にのみ結合される第３クロック信号Φ
１，ｅを提供し、全ての奇数番号の行選択駆動回路にの
み結合される第４クロック信号Φ３，ｏを提供し、全て
の偶数番行選択駆動回路にのみ結合される第５クロック
信号Φ３，ｅを提供し、シフト信号として第１の行選択
駆動回路のみに結合される第６クロック信号、すなわ
ち、初期化シフト信号ＳＤＩＮを提供する。ここで、第
６クロック信号は、各画素行が、逐次、駆動されるよう
に、各行選択駆動回路から出力信号を発生させる。制御
回路８内のこのスイッチング装置又は制御論理装置から
のリード９の数は、画素の数より少ないことが分る。先
に説明されように、接地及び疑似接地リードを含めて、
全部で２４０の行選択駆動回路を制御するためにこのス
イッチング手段から僅か１０本のリードがあるだけであ
る。
は液晶表示装置と共に使用されるものであるが、ここで
は、この液晶表示装置は基板上の第１の数の画素列と第
２の数の画素行を含む。この回路は、複数の行選択駆動
回路１４、すなわち、第１段から第２４０段までを含
み、これらは画素行の数に対応する。これらは、画素行
を電気的に駆動する。これらの行選択駆動回路はこの液
晶表示装置の基板上に堆積されて各々が出力を発生し、
この出力は対応する画素行に電気的に接続され、又、活
性化入力としてその次順の行選択駆動回路に電気的に接
続される。この液晶表示装置の外部の制御回路８内のス
イッチング手段又は制御ロジックは、行選択駆動回路１
４に電気的に接続されたリード９を有する。それによ
り、全ての行選択駆動回路に第１クロック信号Φ２を提
供し、全ての奇数番号の行選択駆動回路にのみ結合され
る第２クロック信号Φ１，ｏを提供し、全ての偶数番号
の行選択駆動回路にのみ結合される第３クロック信号Φ
１，ｅを提供し、全ての奇数番号の行選択駆動回路にの
み結合される第４クロック信号Φ３，ｏを提供し、全て
の偶数番行選択駆動回路にのみ結合される第５クロック
信号Φ３，ｅを提供し、シフト信号として第１の行選択
駆動回路のみに結合される第６クロック信号、すなわ
ち、初期化シフト信号ＳＤＩＮを提供する。ここで、第
６クロック信号は、各画素行が、逐次、駆動されるよう
に、各行選択駆動回路から出力信号を発生させる。制御
回路８内のこのスイッチング装置又は制御論理装置から
のリード９の数は、画素の数より少ないことが分る。先
に説明されように、接地及び疑似接地リードを含めて、
全部で２４０の行選択駆動回路を制御するためにこのス
イッチング手段から僅か１０本のリードがあるだけであ
る。
【００３３】これらの行選択駆動回路の各々は、ガラス
基板上に形成されかつ各画素行の逐次活性化を起こさせ
るように相互接続された複数の薄膜トランジスタを含
む。
基板上に形成されかつ各画素行の逐次活性化を起こさせ
るように相互接続された複数の薄膜トランジスタを含
む。
【００３４】先に説明されように、第１の行選択駆動回
路段は、第１の所定時間期間中第１の画素行を活性化す
る。第２の隣接行選択駆動回路段は、対応する画素行の
画素を充電又は放電させるための一層長い行選択時間が
各行ごとに提供されるように、第１の所定期間の終了に
先立って第２の所定期間中次順の画素行を活性化する。
路段は、第１の所定時間期間中第１の画素行を活性化す
る。第２の隣接行選択駆動回路段は、対応する画素行の
画素を充電又は放電させるための一層長い行選択時間が
各行ごとに提供されるように、第１の所定期間の終了に
先立って第２の所定期間中次順の画素行を活性化する。
【００３５】また、判るように、各々の行選択駆動回路
からの出力信号は、その対応する画素行を駆動するのみ
ならず、その次順の行選択駆動回路へのシフト信号とし
てもまた作用する。各々の行選択駆動回路は、その対応
する画素行上で論理“０”を生成しかつ第１内部接続点
ａ１、ａ２、…、ａ２４０において論理“１”を生成す
るために、第２クロック信号Φ１，ｏと第３クロック信
号Φ１，ｅの１つを受信する第１群の相互接続トランジ
スタ１６及び１８を含む。第２群の相互接続トランジス
タ１９、２０、及び２２は、その先行する行選択駆動回
路からのこのシフト信号、すなわち、ＳＤＩＮ又は行信
号、及び第１クロック信号Φ２を受信して、選択第１接
続点ａにおいて論理“０”を生成しかつ選択第２接続点
ｂにおいて論理“１”を生成する。第３群のトランジス
タ２４及び２６は、第１内部接続点ａ１に論理“１”を
有する行選択駆動回路に対応する画素行においてのみ論
理“１”を生成するように第２内部接続点ｂ１の論理
“０”、及び第４クロック信号Φ３，ｏと第５クロック
信号Φ３，ｅの１つを受信するために、トランジスタの
第１群及び第２群に接続される。各行選択駆動回路のそ
の対応する行への出力は論理“０”でありかつこの出力
信号はその次順の段への入力としても働くので、シフト
信号ＳＤＩＮが最初に出現するときは第１段のみがその
第１内部接続点ａ１において論理“０”を有する。
からの出力信号は、その対応する画素行を駆動するのみ
ならず、その次順の行選択駆動回路へのシフト信号とし
てもまた作用する。各々の行選択駆動回路は、その対応
する画素行上で論理“０”を生成しかつ第１内部接続点
ａ１、ａ２、…、ａ２４０において論理“１”を生成す
るために、第２クロック信号Φ１，ｏと第３クロック信
号Φ１，ｅの１つを受信する第１群の相互接続トランジ
スタ１６及び１８を含む。第２群の相互接続トランジス
タ１９、２０、及び２２は、その先行する行選択駆動回
路からのこのシフト信号、すなわち、ＳＤＩＮ又は行信
号、及び第１クロック信号Φ２を受信して、選択第１接
続点ａにおいて論理“０”を生成しかつ選択第２接続点
ｂにおいて論理“１”を生成する。第３群のトランジス
タ２４及び２６は、第１内部接続点ａ１に論理“１”を
有する行選択駆動回路に対応する画素行においてのみ論
理“１”を生成するように第２内部接続点ｂ１の論理
“０”、及び第４クロック信号Φ３，ｏと第５クロック
信号Φ３，ｅの１つを受信するために、トランジスタの
第１群及び第２群に接続される。各行選択駆動回路のそ
の対応する行への出力は論理“０”でありかつこの出力
信号はその次順の段への入力としても働くので、シフト
信号ＳＤＩＮが最初に出現するときは第１段のみがその
第１内部接続点ａ１において論理“０”を有する。
【００３６】各々の次順の行選択駆動回路は、第１段へ
の初期化シフト信号ＳＤＩＮに類似の等価“シフト”信
号を提供するその先行段の出力によって同じように動作
する。これら次順の段の全ては、これらがその先行段か
ら出力を受信するまでオフ状態に留まり、この出力を受
信した時刻に上記サイクルをそれ自体で繰り返す。
の初期化シフト信号ＳＤＩＮに類似の等価“シフト”信
号を提供するその先行段の出力によって同じように動作
する。これら次順の段の全ては、これらがその先行段か
ら出力を受信するまでオフ状態に留まり、この出力を受
信した時刻に上記サイクルをそれ自体で繰り返す。
【００３７】この新規な回路は、次のことを可能とす
る、すなわち、第１の画素行を第１の所定期間中活性化
させると共に、各々の次順の行選択駆動回路に、対応す
る画素行の画素を充電又は放電させるために一層長い行
選択時間が各行ごとに提供されるように第１の所定期間
の終了に先立って第２の所定期間中その対応する画素行
を活性化させる。図３のタイミング線図で判るように、
信号Φ２、電圧ＶＳＳｘ、及び信号Φ３，ｏは、その先
行の行が依然駆動されている間に次順の行が選択される
ようにクロック制御される。したがって、信号Φ２のパ
ルス間の期間は６３μｓであるにもかかわらず、図３で
判るように行駆動期間はその２倍も長い。
る、すなわち、第１の画素行を第１の所定期間中活性化
させると共に、各々の次順の行選択駆動回路に、対応す
る画素行の画素を充電又は放電させるために一層長い行
選択時間が各行ごとに提供されるように第１の所定期間
の終了に先立って第２の所定期間中その対応する画素行
を活性化させる。図３のタイミング線図で判るように、
信号Φ２、電圧ＶＳＳｘ、及び信号Φ３，ｏは、その先
行の行が依然駆動されている間に次順の行が選択される
ようにクロック制御される。したがって、信号Φ２のパ
ルス間の期間は６３μｓであるにもかかわらず、図３で
判るように行駆動期間はその２倍も長い。
【００３８】図２の行選択駆動回路１４は、基板上のＭ
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｏ、及びΦ３，ｅ
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間の接続の総数は、これらのクロック信号
共通接続数と第１行選択駆動ユニットへの初期化クロッ
ク信号接続との数の和に等しい。
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｏ、及びΦ３，ｅ
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間の接続の総数は、これらのクロック信号
共通接続数と第１行選択駆動ユニットへの初期化クロッ
ク信号接続との数の和に等しい。
【００３９】その液晶表示装置と共にガラス基板上に堆
積することのできる薄膜トランジスタを採用する表示装
置用の新規な行選択駆動回路が開示されたが、この回路
は、入力リード、すなわち、制御及び電圧リード両方共
の数をこの所与の例における２４０本のような或る所定
数から１０本に減少させる。したがって、開示の行選択
駆動回路の利点は、外部リードの数を減少させ、及び接
続器ピッチの制限に起因する薄膜トランジスタ液晶表示
装置組立て及び実装問題を顕著に解決する。
積することのできる薄膜トランジスタを採用する表示装
置用の新規な行選択駆動回路が開示されたが、この回路
は、入力リード、すなわち、制御及び電圧リード両方共
の数をこの所与の例における２４０本のような或る所定
数から１０本に減少させる。したがって、開示の行選択
駆動回路の利点は、外部リードの数を減少させ、及び接
続器ピッチの制限に起因する薄膜トランジスタ液晶表示
装置組立て及び実装問題を顕著に解決する。
【００４０】更に、この表示システムはそのビデオ情報
を１回に１行ずつ得ると云うことから、また薄膜トラン
ジスタの低速性に起因して、ここで与えられた例におけ
る６３μｓの行選択時間は、極めて充分とは云えない。
したがって、画素コンデンサを充放電するために一層長
い行選択時間を達成する目的で、本発明は、同時に２行
選択するが、しかし１走査線期間に１情報線のみロック
する。この動作は、線予選択と呼ばれる。
を１回に１行ずつ得ると云うことから、また薄膜トラン
ジスタの低速性に起因して、ここで与えられた例におけ
る６３μｓの行選択時間は、極めて充分とは云えない。
したがって、画素コンデンサを充放電するために一層長
い行選択時間を達成する目的で、本発明は、同時に２行
選択するが、しかし１走査線期間に１情報線のみロック
する。この動作は、線予選択と呼ばれる。
【００４１】上に説明された実施例は、正規薄膜トラン
ジスタ（ＴＦＴ）デバイスを使用して設計され、これら
のデバイスはオフ状態にあるとき非常に低い漏れ電流
（チャンネル幅の各μｍ当たり０．１ｐＡ）を有する。
図２の回路は、図５に示されたように回路を変更するこ
とによって更に漏れ電流耐性を大きくとるように改善す
ることもできる。しかしながら、時刻トランジスタｔ８
の後、第１段のトランジスタ２４がそのフレームのリセ
ットに対してオフされるから、接続点ｃ１はトランジス
タ２４の漏れから充分な電荷を集結してこれがトランジ
スタ２６に或る電流を導通させことがある。これは、第
１行の出力信号に雑音等の望ましくない影響を起こすお
それがある。同様に、望ましくない影響は、接続点
ｃ１、…、ｃ２４０上の結合電荷から他の行の出力信号
上に発生されるおそれがある。
ジスタ（ＴＦＴ）デバイスを使用して設計され、これら
のデバイスはオフ状態にあるとき非常に低い漏れ電流
（チャンネル幅の各μｍ当たり０．１ｐＡ）を有する。
図２の回路は、図５に示されたように回路を変更するこ
とによって更に漏れ電流耐性を大きくとるように改善す
ることもできる。しかしながら、時刻トランジスタｔ８
の後、第１段のトランジスタ２４がそのフレームのリセ
ットに対してオフされるから、接続点ｃ１はトランジス
タ２４の漏れから充分な電荷を集結してこれがトランジ
スタ２６に或る電流を導通させことがある。これは、第
１行の出力信号に雑音等の望ましくない影響を起こすお
それがある。同様に、望ましくない影響は、接続点
ｃ１、…、ｃ２４０上の結合電荷から他の行の出力信号
上に発生されるおそれがある。
【００４２】内部接続点ｃ１、…、ｃ２４０の漏れ制御
を改善しかつ接続点ｃ１、…、ｃ２４０の電荷結合によ
って導入される望ましくない影響の多くを除去するため
に、図５に示すように、図２を全ての偶数段において共
通疑似接地電圧ＶＳＳｘを付加的な分離疑似接地電圧Ｖ
ＳＳｙで以て置換することによって修正してもよい。更
に、信号Φ２の各パルスごとにＶＳＳｘとＶＳＳｙを交
互に高レベルにパルスし、それによって１つ置きのΦ２
のパルスごとに、すなわち、１つ置きの走査線時間ごと
に接続点ｃ１からｃ２４０を放電させるために、図４の
タイミング線図を図５に示す付加的な疑似接地電圧ＶＳ
Ｓｙと関連して使用する。
を改善しかつ接続点ｃ１、…、ｃ２４０の電荷結合によ
って導入される望ましくない影響の多くを除去するため
に、図５に示すように、図２を全ての偶数段において共
通疑似接地電圧ＶＳＳｘを付加的な分離疑似接地電圧Ｖ
ＳＳｙで以て置換することによって修正してもよい。更
に、信号Φ２の各パルスごとにＶＳＳｘとＶＳＳｙを交
互に高レベルにパルスし、それによって１つ置きのΦ２
のパルスごとに、すなわち、１つ置きの走査線時間ごと
に接続点ｃ１からｃ２４０を放電させるために、図４の
タイミング線図を図５に示す付加的な疑似接地電圧ＶＳ
Ｓｙと関連して使用する。
【００４３】本発明はその好適実施例及び代替実施例と
関連して説明されたが、この説明は本発明の範囲を記載
の特定の形式に限定することを意図するのではなく、逆
に、添付の特許請求の範囲によって規定された本発明の
精神と範囲に含まれると規定されたこのような代替、変
形、及び等価実施例に適用を及ぼすことを意図する。
関連して説明されたが、この説明は本発明の範囲を記載
の特定の形式に限定することを意図するのではなく、逆
に、添付の特許請求の範囲によって規定された本発明の
精神と範囲に含まれると規定されたこのような代替、変
形、及び等価実施例に適用を及ぼすことを意図する。
【図面の簡単な説明】
【図１】本発明の行選択駆動回路を使用することができ
る回路の回路図。
る回路の回路図。
【図２】本発明による実施例の行選択駆動回路の概略回
路図。
路図。
【図３】図２の回路の入力及び出力のタイミング線図。
【図４】図２の回路の全ての偶数段内の疑似接地電圧Ｖ
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の入力及び出力の代替タイミング線図。
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の入力及び出力の代替タイミング線図。
【図５】図２の回路の全ての偶数段内の疑似接地電圧Ｖ
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の本発明の代替実施例の概略回路図。
ＳＳｘを付加的な疑似接地電圧ＶＳＳｙによって置換し
た場合の本発明の代替実施例の概略回路図。
【符号の説明】 ８ 液晶表示装置の外部の制御回路 ９ 外部リード １０ 画素トランジスタ １４ 行選択駆動回路 １６、１８ 第１群の相互接続トランジスタ １９、２０、２２ 第２群の相互接続トランジスタ ２４、２６ 第３群の相互接続トランジスタ
─────────────────────────────────────────────────────
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】木発明は、行選択駆動回路への外部リード
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできるアモ
ルファスシリコン薄膜トランジスタを使用して、この問
題を解決する。
接続の数を減少させることに特に焦点を当てており、使
用されるこの例においては２４０のような数から１０に
減少させる。この回路は、低速性、非均一しきい値電
圧、しきい値電圧変動のような劣ったデバイス性能特性
を有し、ガラス基板上に直接堆積することのできるアモ
ルファスシリコン薄膜トランジスタを使用して、この問
題を解決する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】図２の行選択駆動回路１４は、基板上のＭ
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｏ、及びΦ３，４
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間のクロック信号の接続の総数は、これら
のクロック信号共通接続数と第１行選択駆動ユニットへ
の初期化クロック信号接続との数の和に等しい。
行駆動ユニットであり、その各々が出力信号を生成する
と見ることができる。各出力信号は、その対応する画素
行及び次順の行駆動ユニットに電気的に結合される。こ
の表示装置の外部の制御回路８内のスイッチング装置又
は制御ロジックは、第１の行選択駆動ユニットのみへの
初期化クロック信号を提供する。また、このスイッチン
グ装置は、全ての行選択駆動ユニットに共通クロック信
号Φ１，ｏ、Φ１，ｅ、Φ２、Φ３，ｏ、及びΦ３，４
接続を提供する。各行駆動ユニット１からＭ−１の出力
信号はその次順の駆動ユニットへの初期化クロック信号
として働き、したがって、このスイッチング手段とこの
表示装置との間のクロック信号の接続の総数は、これら
のクロック信号共通接続数と第１行選択駆動ユニットへ
の初期化クロック信号接続との数の和に等しい。
Claims (15)
- 【請求項１】 液晶表示装置が基板上の第１数の画素列
と第２数の画素行とを含み、前記液晶表示装置に使用さ
れる回路であって、 前記画素行を電気的に附勢するために前記画素行の前記
数に対応する複数の行選択駆動回路（段１〜２４０）が
前記液晶表示装置の前記基板上に堆積され、各前記行選
択駆動回路の出力が対応する前記画素行に電気的に接続
されかつ活性化入力として次順の前記行選択駆動回路に
電気的に接続される前記複数の行選択駆動回路と、 前記液晶表示装置の外部にあり、かつ全ての前記行選択
駆動回路に第１クロック信号（Φ２）を提供し、全ての
奇数番前記行選択駆動回路にのみ結合される第２クロッ
ク信号（Φ１，ｏ）を提供し、全ての偶数番前記行選択
駆動回路にのみ結合される第３クロック信号
（Φ１，ｅ）を提供し、前記全ての奇数番行選択駆動回
路にのみ結合される第４クロック信号（Φ３，ｏ）を提
供し、前記全ての偶数番行選択駆動回路のみに結合され
る第５クロック信号（Φ３，ｅ）を提供し、かつシフト
信号として第１行前記選択駆動回路のみに結合される第
６クロック信号であって各前記画素行が、逐次、附勢さ
れるように前記各行選択駆動回路から出力信号を起こさ
せる前記第６クロック信号を提供するために、前記行選
択駆動回路に電気的に接続された外部リードを有するス
イッチング手段とを含む、液晶表示装置に使用される回
路。 - 【請求項２】 請求項１記載の液晶表示装置用の回路に
おいて、前記スイッチング手段からの外部リードの数は
前記画素行の前記数より少ない、液晶表示装置に使用さ
れる回路。 - 【請求項３】 請求項１記載の液晶表示装置用の回路に
おいて、前記行選択駆動回路の各々は各前記画素行の逐
次活性化を起こさせるように相互接続された複数の薄膜
トランジスタを含む、液晶表示装置に使用される回路。 - 【請求項４】 請求項３記載の液晶表示装置に使用され
る回路であって、 第１所定時間期間中第１画素行を活性化する第１選択駆
動回路段と、 前記対応する画素行の画素を充電又は放電させるために
一層長い行選択時間が前記各画素行ごとに提供されるよ
うに前記第１所定時間期間の終端以前に第２所定時間期
間中次順の画素行を活性化すや隣接第２行選択駆動回路
段とを更に含む、液晶表示装置に使用される回路。 - 【請求項５】 請求項１記載の液晶表示装置に使用され
る回路であって、 前記液晶表示装置の外部にありかつ前記奇数番行選択駆
動回路の各々に電気的に接続された第１疑似接地手段
と、 前記液晶表示装置の外部にありかつ前記偶数番行選択駆
動回路の各々に電気的に接続された第２疑似接地手段と
を更に含み、前記第１疑似接地手段と前記第２疑似接地
手段の各々は前記行選択駆動回路によって発生される雑
音を低減させるために前記第１クロック信号の各々で交
互に高レベルへパルスされる、液晶表示装置に使用され
る回路。 - 【請求項６】 請求項１記載の液晶表示装置に使用され
る回路において、 各前記行選択駆動回路からの出力信号は該駆動回路の対
応する前記画素行を附勢しかつ前記次順の行選択駆動回
路にシトフト信号として作用する、液晶表示装置に使用
される回路。 - 【請求項７】 請求項６記載の液晶表示装置に使用され
る回路において、前記各行選択駆動回路は、 対応する前記画素行上に論理“０”を生成しかつ第１内
部接続点（ａ１、ａ２、…ａ２４０）に論理“１”を生
成するために前記第２クロック信号（Φ１，ｏ）と第３
クロツク信号（Φ１，３）の１つを受信する相互接続ト
ランジスタ（１６、１８）の第１群と、 シフト信号（ＳＤＩＮ又は行信号）と第１クロック信号
（Φ２）とを受信し、選択内部接続点（ａ）において論
理“０”を生成させかつ選択内部接続点（ｂ）において
論理“１”を生成させる相互接続トランジスタ（１９、
２０、２２）の第２群と、 前記第１内部接続点において論理“０”を有する前記行
選択駆動回路に対応する前記画素においてのみ論理
“１”を生成するように前記第２接続点上の論理“１”
及び前記第４クロック信号と前記第５クロック信号の１
つを受信するために前記トランジスタの前記第１群と前
記第２郡とに接続された第３のトランジスタ（２４、２
６）とを含む、液晶使用装置に使用される回路。 - 【請求項８】 請求項１記載の液晶使用装置に使用され
る回路において、前記基板はガラスである、液晶使用装
置に使用される回路。 - 【請求項９】 液晶表示装置が基板上の第１数の画素列
と第２数の画素行とを含み、前記液晶使用装置に使用さ
れる回路であって、 前記画素行を電気的に附勢するために前記画素行の前記
数に対応する複数の行選択駆動回路であって、各前記行
選択駆動回路の出力が対応する前記画素行に電気的に接
続されかつ活性化入力として次順の前記行選択駆動回路
に電気的に接続されるように前記液晶表示装置の前記基
板上に堆積される前記複数の行選択駆動回路と、を含
み、 対応する前記画素行は第１所定時間期間中前記行選択駆
動回路によって活性化され、 各前記次順の行選択駆動回路は対応する前記画素行の画
素を充電又は放電させるために一層長い行選択時間が各
行ごとに提供されるように前記第１所定時間期間の終端
以前に第２所定時間期間中前記対応する画素行を活性化
し、 前記液晶使用装置に使用される回路は、更に前記液晶表
示装置の外部にあり、かつ全ての前記行選択駆動回路に
電気的に接続された第１共通クロックパスルスリード
と、全ての偶数番前記行選択駆動回路に電気的に接続さ
れた第２共通クロックパルスリードと、全ての奇数番前
記行選択駆動回路に電気的に接続された第３共通クロッ
クパルスリードと、前記次順の行選択駆動回路への初期
化信号として作用する出力信号で以て前記各画素行が、
逐次、附勢されるように第１前記行選択駆動回路を電気
的にスイッチングするための初期化信号として前記第１
行選択駆動回路にのみ結合された単一入力クロックパル
スリードとを有する前記スイッチンク手段であって、前
記共通クロックパルスリードと前記単一入力クロックパ
スルリードとの総数は前記画素の数より少ない前記スイ
ツチング手段とを含む、液晶使用装置に使用される回
路。 - 【請求項１０】 請求項９記載の液晶使用装置に使用さ
れる回路において、前記各行選択駆動回路は、 前記初期化信号を受信し、第１内部接続点において論理
“１”を生成しかつ対応する前記画素行において論理
“０”を生成する第１郡の相互接続トランジスタと、 第１クロックパルスを受信し、前記第１内部接続点にお
いて論理“０”を生成しかつ第２内部接続点において論
理“１”を生成する第２群の相互接続トランジスタと、 前記第１内部接続点における前記論理“０”を維持する
前記行選択駆動回路に対応する前記画素行において論理
“１”を生成するように第２クロックパルスと前記第２
内部接続点からの前記論理“１”とを受信するために前
記トランジスタの前記第１群と前記第２群とに接続され
た第３群の相互接続トランジスタとを含む、液晶使用装
置に使用される回路。 - 【請求項１１】 基板上の第１数の画素列と第２数の画
素行を含む液晶表示装置内の画素行を選択的に駆動する
方法であって、 前記画素行を電気的に附勢するために前記画素行の前記
数に対応する複数の行選択駆動回路を前記基板上に堆積
するステップと、 対応する前記画素行上の前記行選択駆動回路の各々の出
力を活性入力として次順の前記行選択駆動回路に接続す
るステップと、 各前記画素行が、逐次、附勢され、かつスイッチング手
段からのリードの数が前記画素の前記数より少ないよう
に前記液晶表示装置の外部のかつ前記リードを経由して
前記行選択軌道回路に接続された前記スイッチング手段
によって前記行選択駆動回路をスイッチツグするステツ
プと、を含む駆動する方法。 - 【請求項１２】 請求項１１記載の駆動する方法であっ
て、 第１所定時間期間中対応する前記行選択駆動回路で以て
前記画素行を附勢するステップと、 前記第１所定時間期間の終端以前に第２所定時間期間中
次順の前記画素行に対応する次順の前記行選択駆動回路
で以て次順の前記画素行を附勢するステップであって、
前記附勢によって対応する前記画素行の画素を充電又は
放電するように各行ごとに一層長い行選択時間を提供す
る前記附勢するステップと、を更に含む駆動する方法。 - 【請求項１３】 請求項１２記載の駆動する方法であっ
て、 前記液晶表示装置の外部の第１疑似接地手段と第２疑似
接地手段とを前記行選択駆動回路の各々に電気的に接続
しかつ前記第１疑似接地手段と前記第２疑似接地手段と
を交互にパルスすることによって前記行選択駆動回路が
発生する望ましくない効果を低減するステップを更に含
む駆動する方法。 - 【請求項１４】 請求項１３記載の駆動する方法におい
て、 前記望ましくない効果は雑音を含む、駆動する方法。 - 【請求項１５】 液晶表示装置が基板上にＮ列の画素と
Ｍ行の画素を有し、前記液晶使用装置に使用される行駆
動回路であって、 基板上のＭ個の行駆動ユニットの各々が出力信号を生成
し、各前記出力信号は対応する画素行と前記次順の行選
択駆動ユニツトに電気的に接続される前記Ｍ個の行駆動
ユニットと、 第１行駆動ユニットのみに初期化クロック信号接続を提
供し、かつ全ての行駆動ユニットに共通クロック信号接
続を提供するために前記液晶表示装置の外部にあるスイ
ッチンクデバイスであって、前記各行駆動ユニツトの出
力信号１からＭ−１は、前記スイッチンクデバイスと前
記液晶表示装置との間の接続総数が前記共通クロック信
号接続と前記第１行駆動ユニットへの初期化クロック信
号接続の数の和に等しいように、前記次順の行駆動ユニ
ットに対する前記初期化クロック信号として働く前記ス
イッチングデバイスとを含む行駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/996,979 US5313222A (en) | 1992-12-24 | 1992-12-24 | Select driver circuit for an LCD display |
| US996979 | 1992-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06347754A true JPH06347754A (ja) | 1994-12-22 |
| JP2996428B2 JP2996428B2 (ja) | 1999-12-27 |
Family
ID=25543503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181832A Expired - Lifetime JP2996428B2 (ja) | 1992-12-24 | 1993-06-16 | 液晶表示装置の画素行駆動回路及び駆動方法 |
Country Status (16)
| Country | Link |
|---|---|
| US (1) | US5313222A (ja) |
| EP (1) | EP0676078B1 (ja) |
| JP (1) | JP2996428B2 (ja) |
| KR (1) | KR100358846B1 (ja) |
| CN (1) | CN1041130C (ja) |
| AT (1) | ATE182228T1 (ja) |
| AU (1) | AU671181B2 (ja) |
| BR (1) | BR9307740A (ja) |
| CA (1) | CA2150223C (ja) |
| DE (1) | DE69325666T2 (ja) |
| DK (1) | DK0676078T3 (ja) |
| ES (1) | ES2138655T3 (ja) |
| GR (1) | GR3031175T3 (ja) |
| MY (1) | MY115143A (ja) |
| RU (1) | RU2121170C1 (ja) |
| WO (1) | WO1994015327A1 (ja) |
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|---|---|---|---|---|
| JPH09230308A (ja) * | 1996-02-20 | 1997-09-05 | Yuantaikoochiikonie Gufun Yugenkoshi | 表示走査回路 |
| KR20140016172A (ko) * | 2012-07-30 | 2014-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 순서 회로 및 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950007126B1 (ko) * | 1993-05-07 | 1995-06-30 | 삼성전자주식회사 | 액정 디스플레이 구동장치 |
| JP2911089B2 (ja) * | 1993-08-24 | 1999-06-23 | シャープ株式会社 | 液晶表示装置の列電極駆動回路 |
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| US6670640B1 (en) | 1994-09-15 | 2003-12-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
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