JPH09230385A - アクティブマトリクス表示装置及びその欠陥修復方法 - Google Patents
アクティブマトリクス表示装置及びその欠陥修復方法Info
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- JPH09230385A JPH09230385A JP6207396A JP6207396A JPH09230385A JP H09230385 A JPH09230385 A JP H09230385A JP 6207396 A JP6207396 A JP 6207396A JP 6207396 A JP6207396 A JP 6207396A JP H09230385 A JPH09230385 A JP H09230385A
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Abstract
(57)【要約】
【課題】 マルチゲート構造を有するスイッチング素子
の欠陥を修復可能にする。 【解決手段】 アクティブマトリクス表示装置は互いに
間隙を介して接合した一対の駆動基板及び対向基板とこ
の間隙に保持された液晶とからなるパネル構造を有す
る。駆動基板には互いに交差したゲート線１及び信号線
２と、両者の交差部に配されたスイッチング素子３と、
このスイッチング素子３により駆動される画素電極４と
が形成されている。対向基板には画素電極４に対面する
対向電極が形成されている。スイッチング素子３は信号
線２と画素電極４との間に直列接続された２個の薄膜ト
ランジスタ３ａ，３ｂからなる。隣り合う薄膜トランジ
スタ３ａ，３ｂの接続部８ａを対応する画素電極４に対
して電気的に短絡する欠陥修復用のリペア領域７が備え
られている。かかる構成により、一方の薄膜トランジス
タ３ｂが故障した場合でも、他方の薄膜トランジスタ３
ａのみを用いて画素電極４を駆動する事が可能になる。
の欠陥を修復可能にする。 【解決手段】 アクティブマトリクス表示装置は互いに
間隙を介して接合した一対の駆動基板及び対向基板とこ
の間隙に保持された液晶とからなるパネル構造を有す
る。駆動基板には互いに交差したゲート線１及び信号線
２と、両者の交差部に配されたスイッチング素子３と、
このスイッチング素子３により駆動される画素電極４と
が形成されている。対向基板には画素電極４に対面する
対向電極が形成されている。スイッチング素子３は信号
線２と画素電極４との間に直列接続された２個の薄膜ト
ランジスタ３ａ，３ｂからなる。隣り合う薄膜トランジ
スタ３ａ，３ｂの接続部８ａを対応する画素電極４に対
して電気的に短絡する欠陥修復用のリペア領域７が備え
られている。かかる構成により、一方の薄膜トランジス
タ３ｂが故障した場合でも、他方の薄膜トランジスタ３
ａのみを用いて画素電極４を駆動する事が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ等
のスイッチング素子と画素電極とを集積的に形成したア
クティブマトリクス表示装置に関する。より詳しくは、
スイッチング素子の欠陥修復技術に関する。
のスイッチング素子と画素電極とを集積的に形成したア
クティブマトリクス表示装置に関する。より詳しくは、
スイッチング素子の欠陥修復技術に関する。
【０００２】
【従来の技術】図７を参照して従来のアクティブマトリ
クス表示装置の一例を簡潔に説明する。この表示装置は
駆動基板１０１と対向基板１０２と両者の間に保持され
た電気光学物質１０３とを備えたパネル構造を有する。
電気光学物質１０３としては液晶材料等が広く用いられ
ている。駆動基板１０１には画素アレイ部１０４と周辺
の駆動回路部とが集積形成されている。駆動回路部は垂
直駆動回路１０５と水平駆動回路１０６とに分かれてい
る。又、駆動基板１０１の周辺部上端には外部接続用の
端子部１０７が形成されている。端子部１０７は配線１
０８を介して垂直駆動回路１０５及び水平駆動回路１０
６に接続している。一方、対向基板１０２の内表面には
対向電極（図示せず）が全面的に形成されている。画素
アレイ部１０４には互いに交差したゲート線１０９と信
号線１１０が形成されている。ゲート線１０９は垂直駆
動回路１０５に接続し、信号線１１０は水平駆動回路１
０６に接続する。ゲート配線１０９及び信号配線１１０
の交差部には画素電極１１１とこれを駆動するスイッチ
ング素子１１２が集積形成されている。このスイッチン
グ素子１１２は１個の薄膜トランジスタからなり、その
ソース電極は対応する信号線１１０に接続し、ゲート電
極は対応するゲート線１０９に接続し、ドレイン電極は
対応する画素電極１１１に接続している。この様に、従
来のアクティブマトリクス表示装置では画素電極１１１
を駆動するスイッチング素子１１２が１個の薄膜トラン
ジスタ（ＴＦＴ）で構成されているものが主流であっ
た。この構造はＴＦＴの製造プロセス中におけるプラズ
マダメージや組み立て工程時における画素電極１１１側
から加わる静電ダメージにより、薄膜トランジスタの画
素電極１１１側に位置するドレイン端に損傷が生じやす
く、ＴＦＴのリーク電流増大を引き起こし画素の輝点欠
陥の原因となっていた。
クス表示装置の一例を簡潔に説明する。この表示装置は
駆動基板１０１と対向基板１０２と両者の間に保持され
た電気光学物質１０３とを備えたパネル構造を有する。
電気光学物質１０３としては液晶材料等が広く用いられ
ている。駆動基板１０１には画素アレイ部１０４と周辺
の駆動回路部とが集積形成されている。駆動回路部は垂
直駆動回路１０５と水平駆動回路１０６とに分かれてい
る。又、駆動基板１０１の周辺部上端には外部接続用の
端子部１０７が形成されている。端子部１０７は配線１
０８を介して垂直駆動回路１０５及び水平駆動回路１０
６に接続している。一方、対向基板１０２の内表面には
対向電極（図示せず）が全面的に形成されている。画素
アレイ部１０４には互いに交差したゲート線１０９と信
号線１１０が形成されている。ゲート線１０９は垂直駆
動回路１０５に接続し、信号線１１０は水平駆動回路１
０６に接続する。ゲート配線１０９及び信号配線１１０
の交差部には画素電極１１１とこれを駆動するスイッチ
ング素子１１２が集積形成されている。このスイッチン
グ素子１１２は１個の薄膜トランジスタからなり、その
ソース電極は対応する信号線１１０に接続し、ゲート電
極は対応するゲート線１０９に接続し、ドレイン電極は
対応する画素電極１１１に接続している。この様に、従
来のアクティブマトリクス表示装置では画素電極１１１
を駆動するスイッチング素子１１２が１個の薄膜トラン
ジスタ（ＴＦＴ）で構成されているものが主流であっ
た。この構造はＴＦＴの製造プロセス中におけるプラズ
マダメージや組み立て工程時における画素電極１１１側
から加わる静電ダメージにより、薄膜トランジスタの画
素電極１１１側に位置するドレイン端に損傷が生じやす
く、ＴＦＴのリーク電流増大を引き起こし画素の輝点欠
陥の原因となっていた。
【０００３】スイッチング素子のリーク電流を減少させ
る為の構造として、１つのスイッチング素子に少なくと
も２個の薄膜トランジスタを設けた、所謂マチルゲート
構造が提案されており、例えば特開昭５８−１７１８６
０号公報や特開昭５８−１８００６３号公報等に開示さ
れている。図８に示す様に、このマルチゲート構造は等
価回路的に見ると少なくとも２個のＴＦＴ１１２ａ，１
１２ｂを直列に接続した構成になっている。図示する様
に、一対のＴＦＴ１１２ａ，１１２ｂからなるスイッチ
ング素子１１２は、信号線１１０とゲート線１０９の交
差部に形成されている。信号線１１０はコンタクトホー
ル１２０を介してスイッチング素子１１２のソース領域
に接続する一方、画素電極１１１は他のコンタクトホー
ル１２１を介してスイッチング素子１１２のドレイン領
域に接続している。このスイッチング素子１１２は２個
の薄膜トランジスタ１１２ａ，１１２ｂからなり、一対
のゲート電極１０９ａ，１０９ｂの間に、接続領域１３
０ａが介在している。この接続領域１３０ａは一対のゲ
ート電極１０９ａ，１０９ｂをマスクとしてセルフアラ
イメントで不純物が高濃度にドーピングされた半導体薄
膜１３０の一部からなる。この様に、１個の画素電極１
１１を直列接続された２個以上の薄膜トランジスタ１１
２ａ，１１２ｂで駆動する方法では、前述した様な静電
ダメージは画素電極１１１側の薄膜トランジスタ１１２
ｂに吸収され、スイッチング素子１１２全体では影響を
受けないので画素の輝点欠陥の発生を著しく低減させる
事ができる。
る為の構造として、１つのスイッチング素子に少なくと
も２個の薄膜トランジスタを設けた、所謂マチルゲート
構造が提案されており、例えば特開昭５８−１７１８６
０号公報や特開昭５８−１８００６３号公報等に開示さ
れている。図８に示す様に、このマルチゲート構造は等
価回路的に見ると少なくとも２個のＴＦＴ１１２ａ，１
１２ｂを直列に接続した構成になっている。図示する様
に、一対のＴＦＴ１１２ａ，１１２ｂからなるスイッチ
ング素子１１２は、信号線１１０とゲート線１０９の交
差部に形成されている。信号線１１０はコンタクトホー
ル１２０を介してスイッチング素子１１２のソース領域
に接続する一方、画素電極１１１は他のコンタクトホー
ル１２１を介してスイッチング素子１１２のドレイン領
域に接続している。このスイッチング素子１１２は２個
の薄膜トランジスタ１１２ａ，１１２ｂからなり、一対
のゲート電極１０９ａ，１０９ｂの間に、接続領域１３
０ａが介在している。この接続領域１３０ａは一対のゲ
ート電極１０９ａ，１０９ｂをマスクとしてセルフアラ
イメントで不純物が高濃度にドーピングされた半導体薄
膜１３０の一部からなる。この様に、１個の画素電極１
１１を直列接続された２個以上の薄膜トランジスタ１１
２ａ，１１２ｂで駆動する方法では、前述した様な静電
ダメージは画素電極１１１側の薄膜トランジスタ１１２
ｂに吸収され、スイッチング素子１１２全体では影響を
受けないので画素の輝点欠陥の発生を著しく低減させる
事ができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たマルチゲート構造では、複数のＴＦＴのうち１個が製
造プロセス上のバラツキや偶発的な半導体薄膜結晶構造
の欠陥等の原因によって稀に駆動電流が少なくなる事が
ある。この様な場合、スイッチング素子はＴＦＴの直列
接続である為、全体の駆動電流が低下する事になり、画
素電極を駆動する際駆動電流不足による書き込み不足が
生じ、画素の輝点欠陥が現われる可能性がある。本発明
は以上の課題を解決するもので、その目的はスイッチン
グ素子の駆動電流不足による画素輝点欠陥を修復可能な
アクティブマトリクス表示装置を提供する事にある。
たマルチゲート構造では、複数のＴＦＴのうち１個が製
造プロセス上のバラツキや偶発的な半導体薄膜結晶構造
の欠陥等の原因によって稀に駆動電流が少なくなる事が
ある。この様な場合、スイッチング素子はＴＦＴの直列
接続である為、全体の駆動電流が低下する事になり、画
素電極を駆動する際駆動電流不足による書き込み不足が
生じ、画素の輝点欠陥が現われる可能性がある。本発明
は以上の課題を解決するもので、その目的はスイッチン
グ素子の駆動電流不足による画素輝点欠陥を修復可能な
アクティブマトリクス表示装置を提供する事にある。
【０００５】
【課題を解決するための手段】本発明にかかるアクティ
ブマトリクス表示装置は互いに間隙を介して接合した一
対の基板と該間隙に保持された電気光学物質とからなる
パネル構造を有する。一方の基板（駆動基板）には互い
に交差したゲート線及び信号線と、両者の交差部に配さ
れたスイッチング素子と、該スイッチング素子により駆
動される画素電極とが形成されている。他方の基板（対
向基板）には該画素電極に対面する対向電極が形成され
ている。かかる構造において、前記スイッチング素子は
信号線と画素電極との間に直列接続された複数の薄膜ト
ランジスタからなる。特徴事項として、隣り合う薄膜ト
ランジスタの接続部を対応する画素電極に対して電気的
に短絡する欠陥修復用のリペア領域が備えられている。
好ましくは、スイッチング素子を介する事なく信号線を
直接画素電極に対して電気的に短絡する欠陥修復用の追
加リペア領域を備えている。具体的な構成では、前記リ
ペア領域は薄膜トランジスタの接続部を構成する半導体
薄膜の一部と、該半導体薄膜の一部に重ねてパタニング
された金属膜と、破壊可能な絶縁膜を介して該金属膜に
重なった画素電極の一部とを含んでいる。
ブマトリクス表示装置は互いに間隙を介して接合した一
対の基板と該間隙に保持された電気光学物質とからなる
パネル構造を有する。一方の基板（駆動基板）には互い
に交差したゲート線及び信号線と、両者の交差部に配さ
れたスイッチング素子と、該スイッチング素子により駆
動される画素電極とが形成されている。他方の基板（対
向基板）には該画素電極に対面する対向電極が形成され
ている。かかる構造において、前記スイッチング素子は
信号線と画素電極との間に直列接続された複数の薄膜ト
ランジスタからなる。特徴事項として、隣り合う薄膜ト
ランジスタの接続部を対応する画素電極に対して電気的
に短絡する欠陥修復用のリペア領域が備えられている。
好ましくは、スイッチング素子を介する事なく信号線を
直接画素電極に対して電気的に短絡する欠陥修復用の追
加リペア領域を備えている。具体的な構成では、前記リ
ペア領域は薄膜トランジスタの接続部を構成する半導体
薄膜の一部と、該半導体薄膜の一部に重ねてパタニング
された金属膜と、破壊可能な絶縁膜を介して該金属膜に
重なった画素電極の一部とを含んでいる。
【０００６】本発明によれば、個々のスイッチング素子
として信号線と画素電極との間に直列接続された複数の
薄膜トランジスタを形成している。そして、隣り合う薄
膜トランジスタの接続部を対応する画素電極に対して電
気的に短絡可能なリペア領域を各スイッチング素子毎に
設ける。特定のスイッチング素子に欠陥が含まれている
場合、当該スイッチング素子に対応するリペア領域に対
して選択的にレーザビーム等のエネルギービームを照射
して該薄膜トランジスタの接続部を画素電極に接続し、
該欠陥を修復する。
として信号線と画素電極との間に直列接続された複数の
薄膜トランジスタを形成している。そして、隣り合う薄
膜トランジスタの接続部を対応する画素電極に対して電
気的に短絡可能なリペア領域を各スイッチング素子毎に
設ける。特定のスイッチング素子に欠陥が含まれている
場合、当該スイッチング素子に対応するリペア領域に対
して選択的にレーザビーム等のエネルギービームを照射
して該薄膜トランジスタの接続部を画素電極に接続し、
該欠陥を修復する。
【０００７】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかるア
クティブマトリクス表示装置の模式的な平面パタンを概
念的に表わしたものである。本アクティブマトリクス表
示装置はパネル構造を有しており、互いに間隙を介して
接合した一対の駆動基板及び対向基板とこの間隙に保持
された液晶等の電気光学物質とから構成されている。図
示する様に、駆動基板は互いに交差したゲート線１及び
信号線２を備えている。ゲート線１は例えば低抵抗化さ
れた半導体薄膜をパタニングしたものであり、信号線２
は例えばアルミニウム等の金属膜をパタニングしたもの
である。ゲート線１及び信号線２の交差部にスイッチン
グ素子３が形成されている。さらに、このスイッチング
素子３によって駆動される画素電極４もパタニング形成
されている。この画素電極４はＩＴＯ等の透明導電膜を
パタニングしたものである。一方、対向基板（図示せ
ず）には画素電極４に対面する対向電極が形成されてい
る。
な実施形態を詳細に説明する。図１は本発明にかかるア
クティブマトリクス表示装置の模式的な平面パタンを概
念的に表わしたものである。本アクティブマトリクス表
示装置はパネル構造を有しており、互いに間隙を介して
接合した一対の駆動基板及び対向基板とこの間隙に保持
された液晶等の電気光学物質とから構成されている。図
示する様に、駆動基板は互いに交差したゲート線１及び
信号線２を備えている。ゲート線１は例えば低抵抗化さ
れた半導体薄膜をパタニングしたものであり、信号線２
は例えばアルミニウム等の金属膜をパタニングしたもの
である。ゲート線１及び信号線２の交差部にスイッチン
グ素子３が形成されている。さらに、このスイッチング
素子３によって駆動される画素電極４もパタニング形成
されている。この画素電極４はＩＴＯ等の透明導電膜を
パタニングしたものである。一方、対向基板（図示せ
ず）には画素電極４に対面する対向電極が形成されてい
る。
【０００８】スイッチング素子３は信号線２と画素電極
４との間に直列接続された２個の薄膜トランジスタ（Ｔ
ＦＴ）３ａ，３ｂから構成されている。このスイッチン
グ素子３のソース領域はコンタクトホール５を介して信
号線２に接続し、ドレイン領域は他のコンタクトホール
６を介して画素電極４に接続している。本発明の特徴事
項としてリペア領域７を備えている。このリペア領域７
は隣り合うＴＦＴ３ａ，３ｂの接続部８ａを対応する画
素電極４に対して電気的に短絡可能なものであり、欠陥
修復に用いる。具体的には、このリペア領域７は接続部
８ａを構成する半導体薄膜８の一部と、この半導体薄膜
８の一部に重ねてパタニングされた金属膜９と、破壊可
能な絶縁膜を介してこの金属膜９に重なった画素電極４
の一部とを含んでいる。即ち、接続部８ａが一部画素電
極４に向って延設されており、その上に重ねて金属膜９
がパタニング形成されている。なお、この半導体薄膜８
は例えば多結晶シリコンからなる。又、ゲート線１から
２個のゲート電極１ａ，１ｂが延設されており、ゲート
絶縁膜を介して半導体薄膜８と重なり、前述した一対の
ＴＦＴ３ａ，３ｂを構成している。
４との間に直列接続された２個の薄膜トランジスタ（Ｔ
ＦＴ）３ａ，３ｂから構成されている。このスイッチン
グ素子３のソース領域はコンタクトホール５を介して信
号線２に接続し、ドレイン領域は他のコンタクトホール
６を介して画素電極４に接続している。本発明の特徴事
項としてリペア領域７を備えている。このリペア領域７
は隣り合うＴＦＴ３ａ，３ｂの接続部８ａを対応する画
素電極４に対して電気的に短絡可能なものであり、欠陥
修復に用いる。具体的には、このリペア領域７は接続部
８ａを構成する半導体薄膜８の一部と、この半導体薄膜
８の一部に重ねてパタニングされた金属膜９と、破壊可
能な絶縁膜を介してこの金属膜９に重なった画素電極４
の一部とを含んでいる。即ち、接続部８ａが一部画素電
極４に向って延設されており、その上に重ねて金属膜９
がパタニング形成されている。なお、この半導体薄膜８
は例えば多結晶シリコンからなる。又、ゲート線１から
２個のゲート電極１ａ，１ｂが延設されており、ゲート
絶縁膜を介して半導体薄膜８と重なり、前述した一対の
ＴＦＴ３ａ，３ｂを構成している。
【０００９】図２は、図１に示したＸ−Ｘ線に沿って切
断したアクティブマトリクス表示装置の断面図である。
前述した様に、本表示装置は所定の間隙を介して対向配
置された一対の駆動基板０及び対向基板１０の間に液晶
２０を保持したフラットパネル構造を有している。駆動
基板０の表面にはスイッチング素子３及び画素電極４が
集積形成されている。一方、対向基板１０の内表面には
対向電極１１が形成されている。この対向電極１１と画
素電極４の間に液晶画素が規定される。マトリクス配置
した個々の液晶画素は、対応するスイッチング素子３に
より駆動される。
断したアクティブマトリクス表示装置の断面図である。
前述した様に、本表示装置は所定の間隙を介して対向配
置された一対の駆動基板０及び対向基板１０の間に液晶
２０を保持したフラットパネル構造を有している。駆動
基板０の表面にはスイッチング素子３及び画素電極４が
集積形成されている。一方、対向基板１０の内表面には
対向電極１１が形成されている。この対向電極１１と画
素電極４の間に液晶画素が規定される。マトリクス配置
した個々の液晶画素は、対応するスイッチング素子３に
より駆動される。
【００１０】スイッチング素子３は多結晶シリコン等か
らなる半導体薄膜８を用いて形成されている。半導体薄
膜８の表面はゲート絶縁膜１２により被覆されている。
このゲート絶縁膜１２の上には一対のゲート電極１ａ，
１ｂが形成されており、夫々トップゲート型のＴＦＴ３
ａ，３ｂを構成する。なお、本発明はトップゲート型に
限られるものではなくボトムゲート型構造を採用しても
良い事は勿論である。このゲート電極１ａ，１ｂをマス
クとしてセルフアライメントで高濃度に不純物を注入す
る事により、半導体薄膜８にソース領域Ｓ及びドレイン
領域Ｄが形成される。又、ＴＦＴ３ａ，３ｂの間には同
じく低抵抗化された半導体薄膜８からなる接続部８ａが
形成されている。かかる構成を有するスイッチング素子
３はＰＳＧ等からなる第１層間絶縁膜１３により被覆さ
れている。この第１層間絶縁膜１３にはソース領域Ｓに
連通するコンタクトホール５が開口している。第１層間
絶縁膜１３の上にパタニングされた信号線２はこのコン
タクトホール５を介してソース領域Ｓに電気接続されて
いる。信号線２は同じくＰＳＧ等からなる第２層間絶縁
膜１４により被覆されている。第１層間絶縁膜１３及び
第２層間絶縁膜１４を貫通して他のコンタクトホール６
が形成されている。第２層間絶縁膜１４の上には画素電
極４がパタニング形成されており、このコンタクトホー
ル６を介してドレイン領域Ｄに接続している。
らなる半導体薄膜８を用いて形成されている。半導体薄
膜８の表面はゲート絶縁膜１２により被覆されている。
このゲート絶縁膜１２の上には一対のゲート電極１ａ，
１ｂが形成されており、夫々トップゲート型のＴＦＴ３
ａ，３ｂを構成する。なお、本発明はトップゲート型に
限られるものではなくボトムゲート型構造を採用しても
良い事は勿論である。このゲート電極１ａ，１ｂをマス
クとしてセルフアライメントで高濃度に不純物を注入す
る事により、半導体薄膜８にソース領域Ｓ及びドレイン
領域Ｄが形成される。又、ＴＦＴ３ａ，３ｂの間には同
じく低抵抗化された半導体薄膜８からなる接続部８ａが
形成されている。かかる構成を有するスイッチング素子
３はＰＳＧ等からなる第１層間絶縁膜１３により被覆さ
れている。この第１層間絶縁膜１３にはソース領域Ｓに
連通するコンタクトホール５が開口している。第１層間
絶縁膜１３の上にパタニングされた信号線２はこのコン
タクトホール５を介してソース領域Ｓに電気接続されて
いる。信号線２は同じくＰＳＧ等からなる第２層間絶縁
膜１４により被覆されている。第１層間絶縁膜１３及び
第２層間絶縁膜１４を貫通して他のコンタクトホール６
が形成されている。第２層間絶縁膜１４の上には画素電
極４がパタニング形成されており、このコンタクトホー
ル６を介してドレイン領域Ｄに接続している。
【００１１】図３は、図１に示したＹ−Ｙ線に沿って切
断した断面図であり、リペア領域７の断面構造を表わし
ている。このリペア領域７は薄膜トランジスタの接続部
８ａを構成する半導体薄膜８の一部と、この半導体薄膜
８の一部に重ねてパタニングされた金属膜９と、破壊可
能な第２層間絶縁膜１４を介して金属膜９に重なった画
素電極４の一部とから構成されている。具体的にはガラ
ス等からなる駆動基板０の上に多結晶シリコンからなる
半導体薄膜８がパタニング形成されている。この半導体
薄膜８は例えば３０〜５０nmの膜厚を有する。さらに、
ゲート絶縁膜１２、第１層間絶縁膜１３、金属膜９、第
２層間絶縁膜１４、画素電極４が順に成膜されている。
一対のＴＦＴの接続部８ａは低抵抗化された半導体薄膜
８からなり、図示する様に画素電極４の下部まで延設さ
れている。この延設された接続部８ａの上には第１層間
絶縁膜１３に開口したコンタクトホールを介して金属膜
９がパタニング形成されている。この金属膜９は例えば
３００〜６００nmの厚みを有するアルミニウムからな
り、信号線（図示せず）と同時にパタニング可能であ
る。この金属膜９と画素電極４とは第２層間絶縁膜１４
を介して互いに絶縁されている。この様に、リペア領域
７は既存の膜を用いて構成できる為、単にパタニング用
のフォトマスクの設計を変更するだけで良く、製造プロ
セス自体は特に変更を要しない点に特徴がある。即ち、
個々のスイッチング素子として信号線と画素電極との間
に直列接続された複数の薄膜トランジスタを形成すると
同時に、隣り合う薄膜トランジスタの接続部を対応する
画素電極に対して電気的に短絡可能なリペア領域を各ス
イッチング素子毎に設ける事が可能である。仮に、特定
のスイッチング素子に欠陥が含まれている場合、当該ス
イッチング素子に対応するリペア領域７に対して選択的
にエネルギービーム３０を照射して薄膜トランジスタの
接続部８ａを画素電極４に接続し欠陥を修復する事が可
能である。エネルギービーム３０としては例えばレーザ
ビームやエレクトロンビームを用いる事ができる。 図
４は、図１に示したアクティブマトリクス表示装置の等
価回路を示している。スイッチング素子３は第１のＴＦ
Ｔ３ａと第２のＴＦＴ３ｂの直列接続からなり、両ＴＦ
Ｔの接続部はリペア領域７を介して画素電極４に接続可
能である。画素電極４側に位置する第２のＴＦＴ３ｂに
は製造プロセス中のプラズマダメージや、パネル組み立
て時のラビング処理による静電ダメージが入りやすく、
ダメージを受けた場合第２のＴＦＴ３ｂの駆動電流が極
端に増加又は減少する事がしばしばある。駆動電流が増
加する場合には全く問題ないが、減少する場合は画像信
号の書き込みが不十分になる。この為、ノーマリホワイ
トモードの場合黒表示時に当該画素に十分な黒信号を書
き込む事ができなくなり、結果的に灰色表示となり輝点
欠陥として現われる事になる。この様な場合、リペア領
域７にレーザビーム等を選択的に集中照射し、画素電極
４と一対のＴＦＴ３ａ，３ｂの接続部とを電気的に短絡
させる。この状態になると、画素電極４の駆動は一方の
ＴＦＴ３ａのみで行なう事になり、ダメージを受けた他
方のＴＦＴ３ｂの影響は受けずに済む。従って、正常画
素と同様な状態に欠陥を修復する事が可能である。な
お、一方のＴＦＴ３ａのみでもＯＦＦ状態におけるリー
ク電流は十分低いので、電流リークに起因する輝点欠陥
が発生する事はない。
断した断面図であり、リペア領域７の断面構造を表わし
ている。このリペア領域７は薄膜トランジスタの接続部
８ａを構成する半導体薄膜８の一部と、この半導体薄膜
８の一部に重ねてパタニングされた金属膜９と、破壊可
能な第２層間絶縁膜１４を介して金属膜９に重なった画
素電極４の一部とから構成されている。具体的にはガラ
ス等からなる駆動基板０の上に多結晶シリコンからなる
半導体薄膜８がパタニング形成されている。この半導体
薄膜８は例えば３０〜５０nmの膜厚を有する。さらに、
ゲート絶縁膜１２、第１層間絶縁膜１３、金属膜９、第
２層間絶縁膜１４、画素電極４が順に成膜されている。
一対のＴＦＴの接続部８ａは低抵抗化された半導体薄膜
８からなり、図示する様に画素電極４の下部まで延設さ
れている。この延設された接続部８ａの上には第１層間
絶縁膜１３に開口したコンタクトホールを介して金属膜
９がパタニング形成されている。この金属膜９は例えば
３００〜６００nmの厚みを有するアルミニウムからな
り、信号線（図示せず）と同時にパタニング可能であ
る。この金属膜９と画素電極４とは第２層間絶縁膜１４
を介して互いに絶縁されている。この様に、リペア領域
７は既存の膜を用いて構成できる為、単にパタニング用
のフォトマスクの設計を変更するだけで良く、製造プロ
セス自体は特に変更を要しない点に特徴がある。即ち、
個々のスイッチング素子として信号線と画素電極との間
に直列接続された複数の薄膜トランジスタを形成すると
同時に、隣り合う薄膜トランジスタの接続部を対応する
画素電極に対して電気的に短絡可能なリペア領域を各ス
イッチング素子毎に設ける事が可能である。仮に、特定
のスイッチング素子に欠陥が含まれている場合、当該ス
イッチング素子に対応するリペア領域７に対して選択的
にエネルギービーム３０を照射して薄膜トランジスタの
接続部８ａを画素電極４に接続し欠陥を修復する事が可
能である。エネルギービーム３０としては例えばレーザ
ビームやエレクトロンビームを用いる事ができる。 図
４は、図１に示したアクティブマトリクス表示装置の等
価回路を示している。スイッチング素子３は第１のＴＦ
Ｔ３ａと第２のＴＦＴ３ｂの直列接続からなり、両ＴＦ
Ｔの接続部はリペア領域７を介して画素電極４に接続可
能である。画素電極４側に位置する第２のＴＦＴ３ｂに
は製造プロセス中のプラズマダメージや、パネル組み立
て時のラビング処理による静電ダメージが入りやすく、
ダメージを受けた場合第２のＴＦＴ３ｂの駆動電流が極
端に増加又は減少する事がしばしばある。駆動電流が増
加する場合には全く問題ないが、減少する場合は画像信
号の書き込みが不十分になる。この為、ノーマリホワイ
トモードの場合黒表示時に当該画素に十分な黒信号を書
き込む事ができなくなり、結果的に灰色表示となり輝点
欠陥として現われる事になる。この様な場合、リペア領
域７にレーザビーム等を選択的に集中照射し、画素電極
４と一対のＴＦＴ３ａ，３ｂの接続部とを電気的に短絡
させる。この状態になると、画素電極４の駆動は一方の
ＴＦＴ３ａのみで行なう事になり、ダメージを受けた他
方のＴＦＴ３ｂの影響は受けずに済む。従って、正常画
素と同様な状態に欠陥を修復する事が可能である。な
お、一方のＴＦＴ３ａのみでもＯＦＦ状態におけるリー
ク電流は十分低いので、電流リークに起因する輝点欠陥
が発生する事はない。
【００１２】図５は本発明にかかるアクティブマトリク
ス表示装置の他の実施形態を示す模式的な平面図であ
る。基本的には図１に示した先の実施形態と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。本実施形態ではスイッチング素子３が
３個のＴＦＴ３ａ，３ｂ，３ｃを直列に接続したもので
ある。第１のＴＦＴ３ａと第２のＴＦＴ３ｂの間にある
接続部８ａがリペア領域７まで延設されている。このト
リプルゲート構造は先のダブルゲート構造に比べ静電ダ
メージに対して極めて強いものである。そして、第２の
ＴＦＴ３ｂや第３のＴＦＴ３ｃが万一使用不能となって
も、修復可能な構造となっている。勿論、第２のＴＦＴ
３ｂと第３のＴＦＴ３ｃとの間の接続部にもリペア領域
を設けても良い事はいうまでもない。
ス表示装置の他の実施形態を示す模式的な平面図であ
る。基本的には図１に示した先の実施形態と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。本実施形態ではスイッチング素子３が
３個のＴＦＴ３ａ，３ｂ，３ｃを直列に接続したもので
ある。第１のＴＦＴ３ａと第２のＴＦＴ３ｂの間にある
接続部８ａがリペア領域７まで延設されている。このト
リプルゲート構造は先のダブルゲート構造に比べ静電ダ
メージに対して極めて強いものである。そして、第２の
ＴＦＴ３ｂや第３のＴＦＴ３ｃが万一使用不能となって
も、修復可能な構造となっている。勿論、第２のＴＦＴ
３ｂと第３のＴＦＴ３ｃとの間の接続部にもリペア領域
を設けても良い事はいうまでもない。
【００１３】図６は本発明にかかるアクティブマトリク
ス表示装置の別の実施形態を示す模式的な平面図であ
る。基本的には、図１に示した先の実施形態と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。本実施形態では、スイッチング素子３
を介する事なく信号線２を直接画素電極４に対して電気
的に短絡する欠陥修復用の追加リペア領域５０を備えて
いる。信号線２から延長された部分２ａが画素電極４の
下方に配置されている。この延長部分２ａは画素電極４
から第２層間絶縁膜を介して絶縁されている。この追加
リペア領域５０は静電ダメージの様な電気的な欠陥では
なく、ゴミ等の異物あるいは外的な擦過傷等によりスイ
ッチング素子３が完全に破壊され、断線状態になった場
合の修復手段である。この様な場合、信号電位は全く画
素電極４に書き込まれないので完全な輝点欠陥となり、
例えば画面を全面黒表示した時極めて目立つ。そこで、
追加リペア領域２ａにレーザビーム等を照射して信号線
２と画素電極４を短絡する事により、信号電位を直接画
素電極に入力し、輝点欠陥を滅点欠陥に転換している。
これにより、欠陥画素を外観上目立たなくさせる事が可
能である。
ス表示装置の別の実施形態を示す模式的な平面図であ
る。基本的には、図１に示した先の実施形態と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。本実施形態では、スイッチング素子３
を介する事なく信号線２を直接画素電極４に対して電気
的に短絡する欠陥修復用の追加リペア領域５０を備えて
いる。信号線２から延長された部分２ａが画素電極４の
下方に配置されている。この延長部分２ａは画素電極４
から第２層間絶縁膜を介して絶縁されている。この追加
リペア領域５０は静電ダメージの様な電気的な欠陥では
なく、ゴミ等の異物あるいは外的な擦過傷等によりスイ
ッチング素子３が完全に破壊され、断線状態になった場
合の修復手段である。この様な場合、信号電位は全く画
素電極４に書き込まれないので完全な輝点欠陥となり、
例えば画面を全面黒表示した時極めて目立つ。そこで、
追加リペア領域２ａにレーザビーム等を照射して信号線
２と画素電極４を短絡する事により、信号電位を直接画
素電極に入力し、輝点欠陥を滅点欠陥に転換している。
これにより、欠陥画素を外観上目立たなくさせる事が可
能である。
【００１４】
【発明の効果】以上説明した様に、本発明によれば、薄
膜トランジスタの直列接続からなるスイッチング素子が
部分的に破壊された場合に生じる画素の輝点欠陥を略完
全な正常画素として修復させる事が可能である。輝点欠
陥を単に滅点欠陥に転換するだけの修復方法とは大きく
異なり、リペアで画品位を殆ど落とす事がないという点
で画期的である。今後、アクティブマトリクス表示装置
の大画面化及び高解像度化が進むにつれ、本発明の効果
は絶大なものになる。
膜トランジスタの直列接続からなるスイッチング素子が
部分的に破壊された場合に生じる画素の輝点欠陥を略完
全な正常画素として修復させる事が可能である。輝点欠
陥を単に滅点欠陥に転換するだけの修復方法とは大きく
異なり、リペアで画品位を殆ど落とす事がないという点
で画期的である。今後、アクティブマトリクス表示装置
の大画面化及び高解像度化が進むにつれ、本発明の効果
は絶大なものになる。
【図１】本発明にかかるアクティブマトリクス表示装置
の一実施形態を示す模式的な平面図である。
の一実施形態を示す模式的な平面図である。
【図２】図１に示したアクティブマトリクス表示装置に
含まれるスイッチング素子の構造を示す部分断面図であ
る。
含まれるスイッチング素子の構造を示す部分断面図であ
る。
【図３】同じく図１に示したアクティブマトリクス表示
装置に含まれるリペア領域の構造を示す部分断面図であ
る。
装置に含まれるリペア領域の構造を示す部分断面図であ
る。
【図４】図１に示したアクティブマトリクス表示装置の
等価回路図である。
等価回路図である。
【図５】本発明にかかるアクティブマトリクス表示装置
の他の実施形態を示す平面図である。
の他の実施形態を示す平面図である。
【図６】本発明にかかるアクティブマトリクス表示装置
の別の実施形態を示す平面図である。
の別の実施形態を示す平面図である。
【図７】従来のアクティブマトリクス表示装置の一例を
示す斜視図である。
示す斜視図である。
【図８】従来のアクティブマトリクス表示装置の一例を
示す平面図である。
示す平面図である。
０…駆動基板、１…ゲート線、２…信号線、３…スイッ
チング素子、３ａ…ＴＦＴ、３ｂ…ＴＦＴ、４…画素電
極、７…リペア領域、８…半導体薄膜、８ａ…接続部、
９…金属膜、１０…対向基板、１１…対向電極、１３…
第１層間絶縁膜、１４…第２層間絶縁膜、５０…追加リ
ペア領域
チング素子、３ａ…ＴＦＴ、３ｂ…ＴＦＴ、４…画素電
極、７…リペア領域、８…半導体薄膜、８ａ…接続部、
９…金属膜、１０…対向基板、１１…対向電極、１３…
第１層間絶縁膜、１４…第２層間絶縁膜、５０…追加リ
ペア領域
Claims (4)
- 【請求項１】 互いに間隙を介して接合した一対の基板
と該間隙に保持された電気光学物質とからなるパネル構
造を有し、一方の基板には互いに交差したゲート線及び
信号線と、両者の交差部に配されたスイッチング素子
と、該スイッチング素子により駆動される画素電極とが
形成されており、他方の基板には該画素電極に対面する
対向電極が形成されているアクティブマトリクス表示装
置であって、 前記スイッチング素子は、信号線と画素電極との間に直
列接続された複数の薄膜トランジスタからなり、 隣り合う薄膜トランジスタの接続部を対応する画素電極
に対して電気的に短絡する欠陥修復用のリペア領域を備
えている事を特徴とするアクティブマトリクス表示装
置。 - 【請求項２】 スイッチング素子を介する事なく信号線
を直接画素電極に対して電気的に短絡する欠陥修復用の
追加リペア領域を備えている事を特徴とする請求項１記
載のアクティブマトリクス表示装置。 - 【請求項３】 前記リペア領域は、薄膜トランジスタの
接続部を構成する半導体薄膜の一部と、該半導体薄膜の
一部に重ねてパタニングされた金属膜と、破壊可能な絶
縁膜を介して該金属膜に重なった画素電極の一部とを含
む事を特徴とする請求項１記載のアクティブマトリクス
表示装置。 - 【請求項４】 互いに間隙を介して接合した一対の基板
と該間隙に保持された電気光学物質とからなるパネル構
造を有し、一方の基板には互いに交差したゲート線及び
信号線と、両者の交差部に配されたスイッチング素子
と、該スイッチング素子により駆動される画素電極とが
形成されており、他方の基板には該画素電極に対面する
対向電極が形成されているアクティブマトリクス表示装
置の欠陥修復方法であって、 個々のスイッチング素子として信号線と画素電極との間
に直列接続された複数の薄膜トランジスタを形成する工
程と、 隣り合う薄膜トランジスタの接続部を対応する画素電極
に対して電気的に短絡可能なリペア領域を各スイッチン
グ素子毎に設ける工程と、 特定のスイッチング素子に欠陥が含まれている場合、当
該スイッチング素子に対応するリペア領域に対して選択
的にエネルギービームを照射して該薄膜トランジスタの
接続部を画素電極に接続し該欠陥を修復する工程とを行
なう事を特徴とするアクティブマトリクス表示装置の欠
陥修復方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207396A JPH09230385A (ja) | 1996-02-23 | 1996-02-23 | アクティブマトリクス表示装置及びその欠陥修復方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207396A JPH09230385A (ja) | 1996-02-23 | 1996-02-23 | アクティブマトリクス表示装置及びその欠陥修復方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230385A true JPH09230385A (ja) | 1997-09-05 |
Family
ID=13189550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207396A Pending JPH09230385A (ja) | 1996-02-23 | 1996-02-23 | アクティブマトリクス表示装置及びその欠陥修復方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09230385A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006011162A (ja) * | 2004-06-28 | 2006-01-12 | Nec Lcd Technologies Ltd | 液晶表示装置用基板及び該基板の補修方法 |
| CN1306332C (zh) * | 2004-04-29 | 2007-03-21 | 友达光电股份有限公司 | 薄膜晶体管阵列基板及其修补方法 |
| CN1324390C (zh) * | 2004-04-28 | 2007-07-04 | 友达光电股份有限公司 | 薄膜晶体管阵列基板及其修补方法 |
| KR100759283B1 (ko) * | 2005-01-18 | 2007-09-17 | 미쓰비시덴키 가부시키가이샤 | 표시장치 및 표시장치의 결함 복구 방법 |
| JP2008299313A (ja) * | 2007-05-30 | 2008-12-11 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタアレイパネル |
| US8493525B2 (en) | 2010-10-28 | 2013-07-23 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, method for repairing the same, color filter array panel and method for manufacturing the same |
| US9343577B2 (en) | 2013-05-21 | 2016-05-17 | Samsung Display Co., Ltd. | Thin film transistor, display apparatus including the thin film transistor, and method of manufacturing the thin film transistor |
-
1996
- 1996-02-23 JP JP6207396A patent/JPH09230385A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324390C (zh) * | 2004-04-28 | 2007-07-04 | 友达光电股份有限公司 | 薄膜晶体管阵列基板及其修补方法 |
| CN1306332C (zh) * | 2004-04-29 | 2007-03-21 | 友达光电股份有限公司 | 薄膜晶体管阵列基板及其修补方法 |
| JP2006011162A (ja) * | 2004-06-28 | 2006-01-12 | Nec Lcd Technologies Ltd | 液晶表示装置用基板及び該基板の補修方法 |
| KR100759283B1 (ko) * | 2005-01-18 | 2007-09-17 | 미쓰비시덴키 가부시키가이샤 | 표시장치 및 표시장치의 결함 복구 방법 |
| JP2008299313A (ja) * | 2007-05-30 | 2008-12-11 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタアレイパネル |
| US8493525B2 (en) | 2010-10-28 | 2013-07-23 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, method for repairing the same, color filter array panel and method for manufacturing the same |
| US8760598B2 (en) | 2010-10-28 | 2014-06-24 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, method for repairing the same, color filter array panel and method for manufacturing the same |
| US9093593B2 (en) | 2010-10-28 | 2015-07-28 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, method for repairing the same, color filter array panel and method for manufacturing the same |
| US9343577B2 (en) | 2013-05-21 | 2016-05-17 | Samsung Display Co., Ltd. | Thin film transistor, display apparatus including the thin film transistor, and method of manufacturing the thin film transistor |
| US9825176B2 (en) | 2013-05-21 | 2017-11-21 | Samsung Display Co., Ltd. | Method of manufacturing a dual-gate thin film transistor |
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