JPH09230970A - 外部装置とインタフェースするための低電力データ処理システムおよび方法 - Google Patents

Abstract

(57)【要約】 【課題】 データプロセッサと外部装置の間の電気的イ
ンタフェースを制御する値を動的にかつ現在アクセスさ
れているメモリ位置に応じて選択できるようにし、消費
電力を低減しながら機能の柔軟性を増大させる。 【解決手段】 データプロセッサ１０は種々のメモリ装
置および外部周辺装置の双方と柔軟にインタフェースす
る。制御レジスタ９４が設けられ、データプロセッサの
電気的インタフェース構成を動的に制御する。制御レジ
スタ９４の１組のビットＤＡはデータプロセッサと通信
されるデータの電圧レベルを指示する構成の制御を提供
する。

Description

【発明の詳細な説明】

【０００１】本発明は一般的にはデータ処理システムに
関し、かつより特定的には低電力データ処理システムに
おける外部装置とのインタフェースのための方法および
装置に関する。

【０００２】

【従来の技術】社会がますます移動性を有するものにな
るに応じて、技術は携帯用コンピュータ、セルラ電話、
およびページャと歩調をそろえてきている。そのような
電子装置の急速に成長する使用により、製造者は半導体
産業に最小の電力消費および最小の回路面積を要求しな
がらできるだけ迅速に情報を処理するデータプロセッサ
を提供するよう要求してきている。これに応じて、半導
体産業は作動状態およびアイドル状態の双方においてよ
り電力消費が少ないデータプロセッサを開発することに
精を出している。

【０００３】データプロセッサが作動状態で動作してい
るとき、該データプロセッサと他の装置との間の通信は
典型的には該データプロセッサによって消費される合計
電力のかなりの部分を占める。そのような大きな電力消
費はデータプロセッサが外部装置と通信する場合にドラ
イブしなければならない比較的大きな容量（負荷）のた
めである。これらの大きな容量は一般に低減するのが困
難でありかつシステム全体によって消費される電力量を
比例的に増大する。実際に、電力消費は容量値を電圧の
２乗および周波数で乗算したものに比例する（電力〜Ｃ
Ｖ^２ _ｆ）。なお、この式では記号〜は比例することを表
すものとする。前記容量はわずかしか低減できないか
ら、そのような容量に対してドライブされなければなら
ない電圧レベルを最小にしてデータプロセッサを使用す
るアプリケーションによって消費される電力量を低減す
べきである。

【０００４】

【発明が解決しようとする課題】しかしながら、データ
プロセッサによって通信されるデータの電圧レベルは外
部装置によって必要とされる電圧レベルによって規定さ
れる。例えば、いくつかの外部装置は５ボルトの入力電
圧レベルを必要とし、一方他の外部装置はたった２．５
ボルトの入力レベルを必要とするのみである。さらに、
あるアプリケーションにおいて１つより多くの外部装置
が含まれている場合、従来技術のデータプロセッサの構
成は全てのデータを前記外部装置のいずれか１つによっ
て要求される最も高い電圧レベルで提供してきた。した
がって、データプロセッサによって全ての外部装置に提
供されるデータの電圧レベルは最も高いレベルでなけれ
ばならずかつ装置ごとのベースで最適化されないためよ
り多くの電力が消費される。

【０００５】

【課題を解決するための手段】本発明はデータプロセッ
サとインタフェースする種々のメモリ装置および外部周
辺装置の双方を選択する上でユーザに大きな柔軟性を可
能にするデータプロセッサおよびデータ処理システムの
動作方法を提供する。該データプロセッサにおいては、
外部周辺装置からデータを受ける複数の集積回路端子を
動的に制御するために制御レジスタが設けられる。言い
換えれば、本発明はユーザがデータプロセッサと複数の
外部周辺装置の内の選択された１つまたはそれ以上のも
のとの間でのデータ転送において使用されるべき電気的
インタフェース仕様を動的に変更できるようにする。さ
らに、本発明はタイミングサイクルごとのベースで選択
的にアクセスされるチップ選択レジスタにおけるこの第
１の組のビットを含む。データ処理システムが外部装置
をアクセスするとき、対応するチップ選択レジスタもま
たアクセスされて適切なタイミングおよび制御情報を外
部装置に提供する。したがって、各々のタイミングサイ
クルにおいて、異なるチップ選択レジスタおよび異なる
タイミングおよび制御情報がアクセスできる。本発明の
一実施形態においては、データプロセッサと外部装置と
の間の電気的インタフェースを動的にかつ同時にアクセ
スされるメモリロケーションに応じて制御する値を選択
する能力は、電力消費を低減する一方でより大きな機能
的な柔軟性をユーザに与える。

【０００６】

【発明の実施の形態】以下の説明においては、本発明を
実施するデータ処理システムの一実施形態の接続関係お
よび動作をより詳細に説明する。

【０００７】〈本発明の接続関係〉本発明の接続関係に
関する以下の説明においては、用語「バス」は、デー
タ、アドレス、制御、またはステータスのような、１つ
またはそれ以上の種々の形式の情報を転送するために使
用できる複数の信号または導体に言及するために使用さ
れる。用語「肯定する」および「否定する」は信号、ス
テータスビット、または同様の装置を、それぞれ、その
論理的に真のまたは論理的に偽の状態にすることに言及
する場合に使用される。もし論理的に真の状態が論理レ
ベル“１”であれば、論理的に偽の状態は論理レベル
“０”である。また、もし論理的に真の状態が論理レベ
ル“０”であれば、論理的に偽の状態は論理レベル
“１”である。

【０００８】さらに、角型括弧（ｂｒａｃｋｅｔｓ）は
バスの導体またはある値のビット位置を指示するために
使用される。例えば、「バス６０［０−７］」または
「バス６０の導体［０−７］」はバス６０の８つの下位
導体を示し、かつ「アドレスビット［０−７］」または
「アドレス［０−７］」はアドレス値の８つの下位ビッ
トを示す。ある数に先行する記号“＄”はその数が１６
進または１６をベースとした形式で表現されることを示
す。ある数に先行する記号“％”はその数が２進または
ベース２の形式で表現されることを示す。

【０００９】次に図１を参照すると、図１は、データプ
ロセッサ１０、集積回路５０、および集積回路５２を有
するデータ処理システム１５を示している。データプロ
セッサ１０は中央処理ユニット（ＣＰＵ１２）およびシ
ステム統合回路２２を含む。本発明の一実施形態では、
データプロセッサ１０、集積回路５０、および集積回路
５２は各々別個の集積回路として実施される。本発明の
別の実施形態では、データ処理システム１５の全ては単
一の集積回路上に構成できる。

【００１０】図１において、データプロセッサ１０はア
ドレスバス６０によりかつデータバス６２により集積回
路５０および集積回路５２に結合されている。集積回路
５０のチップ選択（ＣＳ）入力は「チップ選択１」信号
６４によりデータプロセッサ１０に結合されている。集
積回路５２のチップ選択（ＣＳ）入力は「チップ選択
２」信号６６によりデータプロセッサ１０に結合されて
いる。

【００１１】本発明のいくつかの実施形態においては、
データプロセッサ１０は単一の集積回路上に形成され
る。いくつかの実施形態においては、データプロセッサ
１０は単一チップのマイクロコントローラである。別の
実施形態では、データプロセッサ１０は任意の形式の電
気回路を使用して構成できる。集積回路５０および５２
は、メモリを含む、任意の形式の集積回路とすることが
できる。データ処理システム１５の別の実施形態はより
多くの、より少ない、または異なる外部集積回路を含む
ことができる。さらに、バス６０および６２は任意の数
のビットを使用して実施できる。

【００１２】図２は、本発明の一実施形態に係わる図１
のシステム統合回路２２の一部を示す。システム統合回
路２２は複数の制御レジスタ９４、バス結合回路１０
０、比較回路１０１、制御回路１０２、チップ選択発生
回路１０４、複数の端子１２４、複数の端子１２６、お
よび複数の端子１２８を含む。バス２４は双方向的にア
ドレス、データ、および制御情報を制御レジスタ９４、
制御回路１０２、およびバス結合回路１００の各々に転
送する。アドレスバス１１０はアドレスビット［０−３
１］をバス結合回路１００に提供するバス２４の一部で
ある。データバス１１２はデータビット［０−３１］を
バス結合回路１００に提供するバス２４の一部である。
制御バス１１６はバス結合回路からの制御情報を制御回
路１０２に提供する。本発明の幾つかの実施形態におい
ては、制御回路１０２は１つまたはそれ以上の端子（図
示せず）によってデータプロセッサ１０の外部に外部バ
スサイクル制御信号（例えば、アドレスストローブ、デ
ータストローブ、書込みイネーブル、コラムアドレスス
トローブ、ローアドレスストローブ、読出し／書込み、
その他）を提供することができる。バス２４はＣＰＵ１
２が制御レジスタ９４に対し読出しおよび書込みアクセ
スを行なうことができるように制御レジスタ９４に結合
されている。バス２４は制御情報を提供しかつ受信する
ために制御回路１０２に結合されている。バス２４はア
ドレスビット［０−３１］およびデータビット［０−３
１］を通信するためにアドレスバス１１０およびデータ
バス１１２によってバス結合回路１００に結合されてい
る。また、バス２４は信号１１１および１２０を介して
比較回路１０１に結合され、アドレスビット［０−３
１］の少なくとも一部を提供する。

【００１３】レジスタ９４は（図３に示される）複数の
周辺制御レジスタおよびチップ選択制御レジスタ（ここ
では図示されていない）を含む。チップ選択制御レジス
タはバスローディング制御（ｂｕｓ ｌｏａｄｉｎｇ
ｃｏｎｔｒｏｌ）ビット、アドレス範囲（ａｄｄｒｅｓ
ｓ ｒａｎｇｅ）ビット、および他のチップ選択制御ビ
ットを含む。比較回路１０１はアドレス範囲ビット、お
よび多分他のチップ選択制御ビットの１つまたはそれ以
上を受けるためにチップ選択制御レジスタに結合されて
いる。比較回路１０１は比較結果信号を複数の導体１２
１を介して制御回路１０２に提供する。制御回路１０２
は制御信号を複数の導体１１６によってバス結合回路１
００に提供し、かつ制御回路１０２は制御信号を複数の
導体１１８を介してチップ選択発生回路１０４に提供す
る。制御回路１０２はまた「インタフェース制御」信号
を提供する。該「インタフェース制御」信号はまた「Ｅ
ｎ＿低＿エネルギ（Ｅｎ＿Ｌｏｗ＿Ｅｎｅｒｇｙ）」信
号と称される。制御回路１０２は双方向的に制御レジス
タ９４に結合されている。本発明の一実施形態では、制
御回路１０２は制御レジスタ９４に格納されたチップ選
択制御ビットから制御ビットを受けかつステータス情報
を他のチップ選択制御ビットへと提供し戻す。本発明の
別の実施形態では、制御回路１０２およびバス結合回路
１００の機能は１つの回路に組み合わせることができ
る。

【００１４】バス結合回路１００はアドレスバス５９を
介して双方向的に端子１２４に結合されている。バス結
合回路１００はバス６１を介して双方向的に端子１２６
に結合されている。チップ選択発生回路１０４は複数の
チップ選択導体６４〜６６を介して双方向的に端子１２
８に結合されている。複数の端子１２４は集積回路５０
および５２の外部にバス５９を提供するために使用され
る。複数の端子１２６はデータプロセッサ１０の外部に
バス６１を提供するために使用される。また、複数の端
子１２８は集積回路５０および５２の外部にチップ選択
信号６４〜６６を提供するために使用される。

【００１５】集積回路端子１２４，１２６および１２８
は電気信号をデータプロセッサ１０へとまたはデータプ
ロセッサ１０から転送できる任意の形式の装置とするこ
とができる。例えば、集積回路端子１２４，１２６およ
び１２８は集積回路端子、はんだバンプ、またはワイヤ
導体とすることができる。集積回路端子１２４，１２６
および１２８の各々に含まれる回路は図４により詳細に
示されておりかつ後に説明する。

【００１６】次に図３を参照すると、図３は本発明の一
実施形態に係わる図２の制御レジスタ９４の一部を示
す。本発明の一実施形態では、制御レジスタ９４の一部
は複数のレジスタ３００〜４００を含み、該複数のレジ
スタのうちの所定の１つは前記複数のチップ選択信号の
うちの所定の１つに対応する。例えば、第１のチップ選
択信号は制御レジスタ３００に対応し、かつ最後のチッ
プ選択信号は制御レジスタ４００に対応する。

【００１７】前記複数のレジスタ３００〜４００の各々
は「チップ選択」信号６４〜６６の内の対応する１つの
動作を制御するＣＳＥＮ（チップ選択イネーブル：Ｃｈ
ｉｐＳｅｌｅｃｔ ＥＮａｂｌｅ）を含む。もしある
「チップ選択」信号に対しＣＳＥＮビットが論理“０”
の値であれば、対応する集積回路端子はディスエーブル
されかつ出力は常に否定される。データプロセッサ１０
による対応する「チップ選択」信号によりマッピングさ
れたアドレスへのアクセスのための試みは転送エラーを
生じる結果となりかつ「チップ選択」信号は肯定されな
いであろう。ＣＳＥＮビットが論理“１”の値である場
合は、対応する集積回路端子はイネーブルされかつアク
セスアドレスが外部装置および「チップ選択」信号に対
応する範囲内にある場合に肯定された「チップ選択」信
号を提供する。ＣＳＥＮビットはリセット動作の間にク
リアされる。

【００１８】さらに、複数のレジスタの各々はＰＡ（ピ
ン肯定：Ｐｉｎ Ａｓｓｅｒｔ）ビットを含む。ＰＡビ
ットは「チップ選択」信号に対応する集積回路端子がプ
ログラム可能な出力ピンとして動作している場合にアク
ティブローの出力を肯定または否定するために使用され
る。ＰＡビットはＰＦビットがクリアされまたはＣＳＥ
Ｎビットがセットされていれば無視される。

【００１９】前記複数のレジスタの各々はまたＰＦ（ピ
ン機能：Ｐｉｎ Ｆｕｎｃｔｉｏｎ）ビットを含む。該
ＰＦビットは対応する集積回路端子の機能を選択するた
めに使用される。例えば、ＰＦビットが論理“０”値で
ある場合、集積回路端子はチップ選択出力として使用さ
れる。ＰＦビットが論理“１”値である場合、集積回路
端子は前記ＣＥＳＮビットがクリアされていればプログ
ラム可能な出力制御集積回路端子として使用される。

【００２０】前記複数のレジスタ３００〜４００の各々
はまたＷＰ（書込みプロテクト：Ｗｒｉｔｅ Ｐｒｏｔ
ｅｃｔ）ビットを含む。ＷＰビットは書込み動作を対応
する「チップ選択」信号によって規定されるアドレス範
囲に制約するために使用される。ＷＰビットが論理
“０”値である場合、書込み動作は対応する「チップ選
択」信号によって規定されるアドレス範囲で許容され
る。ＷＰビットが論理“１”値である場合、書込み動作
は禁止される。もしデータプロセッサ１０が対応する
「チップ選択」信号によってマッピングされるアドレス
への書込みを試みれば、転送エラーがＣＰＵ１２に送ら
れかつ「チップ選択」信号が否定された状態にとどまっ
ている。

【００２１】図３に示されるＤＳＺ（データポートサイ
ズ：Ｄａｔａ Ｐｏｒｔ Ｓｉｚｅ）ビットは装置のデ
ータポートを構成する装置データポート並びに複数の集
積回路端子のデータビット幅を規定する。ＤＳＺビット
はデータ値の長さおよび該値を通信する複数の集積回路
端子の部分の双方を指示する。例えば、ＤＳＺビットは
どのバイトレーン（ｂｙｔｅ ｌａｎｅ）に８ビットの
データ値が位置するかあるいはデータバスのどのハーフ
（ｈａｌｆ）に１６ビットのデータ値が位置するかを示
すことができる。

【００２２】ＥＢＣ（イネーブルバイト制御：Ｅｎａｂ
ｌｅ Ｂｙｔｅ Ｃｏｎｔｒｏｌ）ビットはどのアクセ
スタイプが複数の「イネーブルバイト」信号（ここでは
図示されていない）を肯定すべきかを示す。前記イネー
ブルバイト制御ビットのうちのいずれか１つが論理
“０”値である場合、データプロセッサ１０による読出
しおよび書込みアクセスが前記複数の「イネーブルバイ
ト」信号の内の対応する１つを肯定するために許容され
る。したがって、ＥＢＣビットが論理“０”値である場
合、対応する「イネーブルバイト」」信号はバイトイネ
ーブルとして動作するよう構築される。しかしながら、
前記イネーブルバイト制御ビットの内のいずれか１つが
論理“１”値である場合、データプロセッサ１０による
書込みアクセスのみが前記複数の「イネーブルバイト」
信号の内の対応する１つを肯定するために許容される。
したがって、ＥＢＣビットが論理“１”値である場合、
対応する「イネーブルバイト」信号は書込みイネーブル
として動作するよう構築される。ＥＢＣビットは前記複
数のレジスタ９４の各々に対してかつ、したがって、前
記複数の「チップ選択」信号の各々に対して異なるよう
に構築できる。

【００２３】前記複数のレジスタ９４の各々はまたＤＡ
（ドライバ属性：Ｄｒｉｖｅｒ Ａｔｔｒｉｂｕｔｅ
ｓ）値を含み、これは装置に特定の（ｄｅｖｉｃｅ ｓ
ｐｅｃｉｆｉｃ）電気的インタフェース属性を指示する
ために使用される。例えば、該ＤＡ値が％０００である
場合は、インタフェースは２ボルトの電圧スイングを有
するデータを提供する。同様に、該ＤＡ値が％００１で
ある場合は、インタフェースは３ボルトの電圧スイング
を有するデータを提供し、かつＤＡ値が％０１０である
場合は、インタフェースは４ボルトの電圧スイングを有
するデータを提供することになる。ＤＡ値が％０１１で
ある場合は、インタフェースは５ボルトの電圧スイング
を有するデータを提供し、かつＤＡ値が％１００である
場合は、インタフェースは６ボルトの電圧スイングを有
するデータを提供する。次の表は電気的インタフェース
の符号化を要約して示すものである。

【００２４】

【表１】 ＤＡビット値 電気的インタフェースの属性 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０００ ２ボルト ００１ ３ボルト ０１０ ４ボルト ０１１ ５ボルト １００ ６ボルト

【００２５】前記複数のレジスタ９４は各々ＷＳＣ（待
機状態制御：Ｗａｉｔ ＳｔａｔｅＣｏｎｔｒｏｌ）値
を含み、この値は「チップ選択」信号に接続された外部
装置へのアクセスに対する数多くの待機状態をプログラ
ムする。本発明のこの実施形態では、１１１の符号化は
外部「転送アクノレッジ」（Ｔｒａｎｓｆｅｒ Ａｃｋ
ｎｏｗｌｅｄｇｅ：ＴＡ）入力信号（ここでは図示され
ていない）が１つのサイクルを終了するためにサンプル
されることを示す。ＴＡ信号は外部アクセスが終了した
ことを示すことに注意を要する。ＷＳＣビットの全ての
他の符号化は内部的に発生した終了をイネーブルする。
アクセスが内部的に終了したとき、ＴＡ信号の状態は無
視される。

【００２６】本発明の別の実施形態ではより多くの、よ
り少ない、または異なるレジスタビットフィールドを使
用することができ、かつ各々のレジスタビットフィール
ドは制御、ステータス、または制御およびステータスの
両方を制御するために使用できることに注意を要する。
さらに、本発明の別の実施形態ではＤＳＺビットのよう
なビットフィールドを１つまたはそれ以上の別個のレジ
スタに配置できる。また、本発明の異なる実施形態では
図３に示されるレジスタのビットフィールドの各々に対
し任意の数のビットを含めることができる。さらに、本
発明のいくつかの実施形態では、１つまたはそれ以上の
レジスタビットフィールドの制御機能はより少ないレジ
スタビットフィールドへと組み合わせかつ符号化するこ
とができる。

【００２７】図４の（ａ）は前記集積回路端子１２６の
１つを構成する回路の第１の実施形態を示す。図示され
た複数の集積回路端子１２６の内の１つはインバータ２
１０、ＮＯＲゲート２１２、ＮＡＮＤゲート２１４、イ
ンバータ２１６、ＮＡＮＤゲート２１８、トランジスタ
２２０、トランジスタ２２２、およびトランジスタ２２
４を含む。前記インタフェース制御信号はＥＮ＿３＿ボ
ルト信号をＮＡＮＤゲート２１８の第１の入力にかつＥ
Ｎ＿３＿ボルト信号をＮＯＲゲート２１２の第１の入力
およびインバータ２１０の入力に提供する。バス６１は
データ＿入力（Ｄａｔａ＿Ｉｎ）信号をＮＯＲゲート２
１２の第２の入力およびＮＡＮＤゲート２１４の第１の
入力に提供する。インバータ２１０の出力はＮＡＮＤゲ
ート２１４の第２の入力に結合されている。ＮＯＲゲー
ト２１２の出力はＮＡＮＤゲート２１８の第２の入力お
よびトランジスタ２２２の制御電極に結合されている。
ＮＡＮＤゲート２１４の出力はインバータ２１６の入力
に結合されている。インバータ２１６の出力はトランジ
スタ２２４の制御電極に結合されている。ＮＡＮＤゲー
ト２１８の出力はトランジスタ２２０の制御電極に結合
されている。各々のトランジスタ２２０および２２２の
第１の基準電極はＶｃｃ基準電圧源に結合されている。
トランジスタ２２０の第２の基準電極はトランジスタ２
２４の第１の基準電極にかつトランジスタ２２２の第２
の基準電極に結合されてデータバス６２を介してデータ
＿出力（Ｄａｔａ＿Ｏｕｔ）信号を提供する。トランジ
スタ２２４の第２の基準電極はＶｓｓ基準に結合されて
いる。

【００２８】図４の（ｂ）は、前記集積回路端子１２６
の１つを構成する回路の第２の実施形態を示す。図示の
ごとく、前記複数の集積回路端子１２６の内の１つはイ
ンバータ３１０、ＮＯＲゲート３１２、ＮＡＮＤゲート
３１４、インバータ３１６、ＮＡＮＤゲート３１８、Ｎ
ＯＲゲート３２０、トランジスタ３２２、トランジスタ
３２４、トランジスタ３２６、およびトランジスタ３２
８を含む。前記「インタフェース制御」信号はＥＮ＿低
＿エネルギ（ＥＮ＿Ｌｏｗ＿Ｅｎｅｒｇｙ）信号をＮＡ
ＮＤゲート３１８の第１の入力およびインバータ３１６
の入力に提供する。前記「インタフェース制御」信号は
ＥＮ＿３状態（ＥＮ＿３Ｓｔａｔｅｓ）信号をＮＯＲゲ
ート３１２の第１の入力およびインバータ３１０の入力
に提供する。バス６１はデータ＿入力（ＤＡｔａ＿Ｉ
ｎ）信号をＮＯＲゲート３１２の第２の入力およびＮＡ
ＮＡＤゲート３１４の第１の入力に提供する。インバー
タ３１０の出力はＮＡＮＤゲート３１４の第２の入力に
結合されている。ＮＯＲゲート３１２の出力はＮＡＮＤ
ゲート３１８の第２の入力およびトランジスタ３２６の
制御電極に結合されている。ＮＡＮＤゲート３１４の出
力はＮＯＲゲート３２０の第１の入力およびトランジス
タ３２８の制御電極に結合されている。インバータ３１
６の出力はＮＯＲゲート３２０の第２の入力に結合され
ている。ＮＯＲゲート３２０の出力はトランジスタ３２
４の制御電極に結合されている。ＮＡＮＤゲート３１８
の出力はトランジスタ３２２の制御電極に結合されてい
る。トランジスタ３２２および３２６の各々の第１の基
準電極はＶｃｃ基準電圧源に結合されている。トランジ
スタ３２２の第２の基準電極はトランジスタ３２４の第
１の基準電極、トランジスタ３２６の第２の基準電極、
およびトランジスタ３２８の第１の基準電極に結合され
てデータバス６２を介してデータ＿出力（Ｄａｔａ＿Ｏ
ｕｔ）信号を提供する。トランジスタ３２４およびトラ
ンジスタ３２８の各々の第２の基準電極はＶｓｓ基準に
結合されている。

【００２９】〈本発明の動作〉次に本発明の動作をより
詳細に説明する。図１に示されるデータ処理システム１
５の動作の間に、データプロセッサ１０は集積回路５０
または集積回路５２に格納されたデータにアクセスする
ことができる。これらの外部装置の各々は異なる電気的
インタフェースを必要とする。例えば、図１に示される
例では、集積回路５０は５ボルトの最小入力電圧を有す
る電圧入力を必要とし、かつ集積回路５２は３ボルトの
最小入力電圧を有する電圧入力を必要とする。言い換え
れば、集積回路５０は５ボルトの最大入力電圧を必要と
するＣＭＯＳ回路として実施することができ、かつ集積
回路５２は３ボルトの最大入力電圧を必要とするＴＴＬ
回路として実施することができる。

【００３０】そのようなデータ処理システムの典型的な
従来技術の構造においては、データプロセッサ１０は集
積回路５０および集積回路５２の双方に対し５ボルトの
最小電圧レベルを有するデータを提供することが必要と
された。このより高い電圧レべルは次にシステムのため
の余分の電力消費を生じる結果となり、それは電力消費
は電圧値の２乗に容量および周波数を乗算したものに比
例するからである（電力〜ＣＶ^２ｆ）。しかしながら、
本発明のこの実施形態では、集積回路端子１２６は外部
装置に対応する電圧レベルを有するデータを通信するよ
う構成されている。例えば、上の例では、システム統合
ユニット２２は第１のアクセスの間に対応するチップ選
択レジスタに格納されたＤＡビットに応じて集積回路５
０に５ボルトの電圧レベルを有するデータを提供するよ
う集積回路端子１２６を構築するであろう。さらに、シ
ステム統合ユニット２２は対応するチップ選択レジスタ
に格納されたＤＡビットに応じて第２のアクセスの間に
集積回路５２に３ボルトの電圧レベルを有するデータを
提供するよう集積回路端子１２６を構築するであろう。
集積回路端子１２６の構築はデータプロセッサによりア
クセスされる外部装置に依存しかつ、従って、タイミン
グサイクルごとのベースで変化し得る。前記複数の制御
レジスタ９４におけるＤＡビットを使用して集積回路端
子１２６を介して提供されるデータの電圧駆動レベルを
制御することにより、外部装置に提供される総合の電圧
が最小化される。従って、データ処理システム１５によ
って消費される電力もまた最小化される。

【００３１】ここに説明される本発明の実施形態はデー
タを転送するために集積回路端子１２６によって提供さ
れる電気的インタフェースを変更するが、本発明はまた
アドレスおよび制御情報の双方を通信する集積回路端子
にも適用できる。

【００３２】本発明をより詳細に説明する前に、データ
処理システム１５の動作の一般的な説明を行う。データ
処理システム１５においては、外部装置の各々はデータ
プロセッサ１０のメモリマップ内にアドレス範囲を割り
当てられる。例えば、集積回路５０はデータプロセッサ
１０が第１のアドレス範囲にアクセスする場合に「チッ
プ選択１」信号６４によってイネーブルされる。データ
プロセッサ１０が第２のアドレス範囲内のアドレスにア
クセスする場合、「チップ選択２」信号６６が肯定され
て集積回路５２をイネーブルする。

【００３３】さらに、集積回路５０および５２の内の１
つがアクセスされる時、データプロセッサ１０によって
提供される電気的インタフェースが構築されなければな
らない。データプロセッサ１０の電気的インタフェース
は図２のシステム統合ユニット２２内に格納されたチッ
プ選択レジスタに格納されたドライバ属性（ＤＡ）値に
より決定される。本発明のこの実施形態では、ドライバ
属性（ＤＡ）値は複数の制御レジスタ９４のチップ選択
レジスタに格納されてチップ選択レジスタに対応する外
部装置の電気的インタフェース要件を指示する。データ
プロセッサ１０の内部レジスタにおけるドライバ属性値
をプログラミングすることにより、本発明は複数の外部
装置とデータプロセッサ１０との間の通信を構成するた
めのより大きな柔軟性を可能にする。データプロセッサ
１０および複数の外部装置の間の柔軟性ある通信は後に
より詳細に説明する。

【００３４】データプロセッサ１０とデータ処理システ
ム１５の残りの部分との間の電気的インタフェースの説
明を始めるに際し、データ処理システム１５の動作を説
明する。本発明の機能を実施するために、前記複数の制
御レジスタ９４（図３に示されている）は、外部装置の
アクセス動作の間に、ドライバ属性値を決定し、かつ従
って、複数の集積回路端子の電気的構成を決定する。複
数の制御レジスタ９４およびドライバ属性値の動的な制
御可能性につき次に説明する。

【００３５】データプロセッサ１０の動作の間に、（図
２および図３に示される）複数の制御レジスタ９４はメ
モリアクセスを行うデータ処理動作の実行に先立ち制御
情報を書き込まれる。さらに、データプロセッサ１０の
動作の間に、ＣＰＵ１２は外部バスサイクルを開始でき
る。外部バスサイクルはアドレスバス６０およびデータ
バス６２を介してデータプロセッサ１０の外部にドライ
ブされるバスサイクルである。ＣＰＵ１２はアドレス
値、対応するデータ値、および適切な制御信号をバス２
４上にドライブすることにより外部バスサイクルを開始
する。

【００３６】図２を参照すると、比較回路１０１はバス
２４からのアドレス値および制御レジスタ９４の複数の
制御レジスタ３００および４００の内の１つの複数のア
ドレス範囲ビット（ａｄｄｒｅｓｓ ｒａｎｇｅ ｂｉ
ｔｓ）（ここでは図示されていない）を受ける。比較回
路１０１は次に受信したアドレス値に関連するアドレス
範囲を決定する。本発明の１実施形態では、比較回路１
０１はバス２４からのアドレス値の少なくとも一部を複
数の制御レジスタ９４によって提供される各々の組のア
ドレス範囲ビットと比較する。本発明においては、アド
レスビット［３１：１５］は複数の制御レジスタ９４の
各々によって提供される。しかしながら、本発明の別の
実施形態では、複数のアドレス範囲ビットはアドレス範
囲を特定するために任意の方法および任意の数のビット
フィールドを使用することができる。

【００３７】比較回路１０１は次に整合（Ｍａｔｃｈ）
信号１２１を制御回路１０２に転送する。整合信号１２
１はどのアドレス範囲がかつ、従って、どのチップ選択
信号および前記複数の制御レジスタ９４（図３に示され
ている）の複数の制御レジスタ３００〜４００の内のど
の１つが制御回路１０２へ制御情報を提供するために使
用されるかを指示する。制御回路１０２は次に前記複数
のチップ選択信号の内のどれが肯定されるべきかを選択
するために制御信号１１８をチップ選択発生回路１０４
に提供する。制御回路１０２はまた前記複数のレジスタ
３００〜４００の内のどれが選択されるかを選択するた
めに導体１２２を介して複数の制御レジスタ９４に制御
信号を送る。

【００３８】例えば、もし受信したアドレス値が第１の
複数のアドレス範囲ビットにより特定される第１のアド
レス範囲内にあれば、制御回路１０２は複数の制御レジ
スタ９４の内の第１の制御レジスタを選択することにな
る。第１の制御レジスタが選択された時、該第１の制御
レジスタは第１のドライバ属性（ＤＡ）値を信号１２２
を介して制御回路１０２に提供する。同様に、もし第２
の受信アドレス値が第２の複数のアドレス範囲ビットに
より特定される第２のアドレス範囲内にあれば、制御回
路１０２は複数の制御レジスタ９４の内の第２の制御レ
ジスタを選択することになる。第２の制御レジスタが選
択された時、該第２の制御レジスタは第２のＤＡ値を制
御回路１０２に提供する。所定の「チップ選択」信号に
関連する複数の制御レジスタ３００〜４００の内の１つ
に格納された値に応じて動的にＤＡ値を提供することに
より、データポートサイズおよび電気的インタフェース
がデータプロセッサ１０により各々のメモリアクセスに
際して動的に変更できる。従来技術の構成と異なり、本
発明はまた、外部装置がアクセスされる時に固定した電
気的インタフェース構成を必要としない柔軟な方法で、
複数の集積回路端子がデータバスを介して転送される情
報を通信する電気的インタフェースを決定することがで
きる。さらに、本発明は異なるインタフェース要求を有
する異なる外部装置がアクセスされる時に複数の集積回
路端子の電気的インタフェース構成をサイクルごとのベ
ースで決定できるようにする。

【００３９】前に述べたように、複数の制御レジスタ９
４は導体１２２を介してチップ選択制御ビットを制御回
路１０２に提供する。制御回路１０２はまたタイミング
あるいは他の制御情報を複数の導体１１６を介してバス
結合回路１００に、およびインタフェース制御信号を介
して集積回路端子１２６に提供する。制御回路１０２に
よってインタフェース制御信号を介して集積回路端子１
２６に提供される情報は複数の制御レジスタ９４の内の
アクセスされた１つに格納されたＤＡ値を含む。該ＤＡ
値はデータ通信動作の間にアクセスされる集積回路端子
１２６の電気的インタフェース構成を指示するために提
供される。

【００４０】図２において、複数の端子１２４はデータ
プロセッサ１０の外部にバス５９を提供する。複数の端
子１２６はデータプロセッサ１０の外部にバス６１を提
供しかつ複数の端子１２８はデータプロセッサ１０の外
部にチップ選択信号６４〜６６を提供する。

【００４１】ＤＡ値を受信すると、複数の集積回路端子
１２６は選択された外部装置に対応する電気的インタフ
ェースを提供するよう構築される。例えば、ＤＡ値が％
０００である場合は、複数の集積回路端子１２６は２ボ
ルトの電圧スイングを有するデータを通信する。同様
に、ＤＡ値が％００１である場合は、複数の集積回路端
子１２６は３ボルトの電圧スイングを有するデータを通
信しかつＤＡ値が％０１０である場合は、複数の集積回
路端子１２６は４ボルトの電圧スイングを有するデータ
を通信する。ＤＡ値が％０１１である場合は、複数の集
積回路端子１２６は５ボルトの電圧スイングを有するデ
ータを通信し、かつＤＡ値が％１００である場合は、複
数の集積回路端子１２６は６ボルトの電圧スイングを有
するデータを通信する。

【００４２】さらに、前記複数の制御レジスタ９４の内
のいずれかがアクセスされた場合、そこに格納されたＤ
Ａ値は同様にして複数の集積回路端子１２４を構築す
る。例えば、第２の装置が第２のアドレス範囲にあるア
ドレス値によってアクセスされた場合、前記複数のチッ
プ選択レジスタ９４の内の第２の１つが第２のＤＡ値を
提供する。

【００４３】前記複数の制御レジスタ９４の内の１つに
格納されたＤＡ値をプログラミングすることにより、ユ
ーザはデータプロセッサ１０をアクセスされた外部装置
に依存して５ボルト、３ボルト、またはユーザによって
必要とされる任意の電圧の電圧レベルを有するデータを
通信するよう構成できる。そのような柔軟性はユーザが
データ処理システム１５によって消費される電力を大幅
に低減できるようにする。従って、システム設計者は電
力消費とアクセスされる装置のコストとの間で選択する
ことを強制されない。従来技術の用途では、もしある装
置がたまにのみアクセスされかつより高い電圧の構成で
コストが低ければ、システム設計者は電力消費とコスト
との間で選択することを強制される。

【００４４】〈本発明の動作の例〉本発明の利点を示す
第１の例につき説明する。「チップ選択１」信号６４が
肯定されて集積回路５０がアクセスされるべきことを示
した場合には、複数の制御レジスタ９４の内の第１の１
つがアクセスされる。複数の制御レジスタ９４の内の第
１の１つからアクセスされるＤＡビットは前に複数の集
積回路端子１２６が３ボルトのレベルで集積回路５０に
データを提供するよう構成すべく％００１の値に予めセ
ットされている。ＤＡビットが複数の制御レジスタ９４
の内の第１の１つからアクセスされかつバス１２２を介
して制御回路１０２へと転送された時、制御回路１０２
はそれに応じて複数の「インタフェース制御」信号を発
生する。該複数の「インタフェース制御」信号はＥＮ＿
３＿ボルト信号およびＥｎ＿３状態信号を含む。Ｅｎ＿
３状態信号が肯定された時、複数の集積回路端子１２６
は「トライステート化され（ｔｒｉ−ｓｔａｔｅ
ｄ）」、従ってその出力は高いインピーダンスを有しデ
ータを転送しない。さらに、前記ＥＮ＿３＿ボルト信号
が肯定されかつＥｎ＿３状態信号が否定された時、複数
の集積回路端子１２６は３ボルトのレベルで集積回路５
０へとデータを提供する。この３ボルトのレベルはＶ
_ＣＣの値に対応する。

【００４５】しかしながら、もし「チップ選択２」信号
６６が肯定されて集積回路５２がアクセスされるべきこ
とを示した場合には、複数の制御レジスタ９４の内の第
２の１つがアクセスされる。この第１の例において集積
回路５２は動作するのに２ボルトのみのレベルを必要と
するものと仮定する。集積回路５２は２ボルトのレベル
を必要とするのみであるから、複数の制御レジスタ９４
の内の前記第１の１つからアクセスされるＤＡビットは
予め％０００の値にセットされて複数の集積回路端子１
２６が２ボルトのレベルで集積回路５２にデータを提供
するよう構築される。ＤＡビットが複数の制御レジスタ
９４の内の第２の１つからアクセスされかつバス１２２
を介して制御回路１０２に転送された時、制御回路１０
２は複数の「インタフェース制御」信号を発生し、該信
号は複数の集積回路端子１２６をバス６１によって転送
されるデータを２ボルトに近い電圧レベルで提供するよ
う構築する。

【００４６】前記「データ＿出力（Ｄａｔａ＿Ｏｕ
ｔ）」信号が、３ボルトのレベルではなく、２ボルトで
提供されるべき場合は、ＤＡビットはＥＮ＿３＿ボルト
信号およびＥｎ＿３状態信号の双方を否定するよう制御
回路をイネーブルする。両方の信号が否定された時、ト
ランジスタ２２２が作動されて「データ＿出力」信号が
Ｖ_ＣＣよりトランジスタ２２２のしきい値電圧、
Ｖ_ＴＮ、低いものに等しいレベルで提供される。トラン
ジスタ２２２のしきい値電圧、Ｖ_ＴＮ、は一般にほぼ
０．７ボルトの値を有するから、トランジスタ２２２を
イネーブルする効果は３ボルトのＶ_ＣＣ値から０．７ボ
ルトを減算することである。その結果、「データ＿出
力」信号は２ボルトのより低い電圧にほぼ近いレベルで
提供される。

【００４７】図４（ａ）の回路図によって提供される相
対電圧レベルを示すタイミング図が図５に与えられてい
る。図５のＡにおいて、あるデータ値がＶ_ＣＣに等しい
ハイ電圧を備えてバス６１の「データ＿入力」信号を介
して複数の集積回路端子１２６に提供される。図５のＢ
において、タイミング図は複数の集積回路端子１２６の
「高エネルギモード」の動作を示している。高エネルギ
モードの動作にある時、前記複数の集積回路端子はＶ
_ＣＣに等しいハイ電圧を有するデータを提供する。集積
回路５０のアクセスを述べた前の例においては、複数の
集積回路端子１２６はデータを３ボルトの電圧レベルで
データバス６２の「データ＿出力」信号を介して提供す
る場合に高エネルギモードで動作する。逆に、図６のＣ
は複数の集積回路端子１２６の「低エネルギモード」の
動作を示している。低エネルギモードの動作において
は、前記複数の集積回路端子はＶ_ＣＣ−Ｖ_ＴＮに等しい
ハイ電圧を有するデータを提供する。集積回路５２のア
クセスを述べた前の例においては、複数の集積回路端子
１２６はデータをほぼ２ボルトの電圧レベルでデータバ
ス６２の「データ＿出力」信号を介して提供する場合に
低エネルギモードで動作することになる。

【００４８】図４の（ａ）に示される回路を使用するこ
とによって、電力消費は最小になり、それはデータを提
供するのに必要な電圧がアクセスされる装置の要求によ
って決定されるからである。従って、前に示したよう
に、第１の装置にアクセスするために必要な電圧レベル
が第２の装置にアクセスするのに必要なものより低い場
合、情報を通信する複数の集積回路端子によって使用さ
れる電圧レベルはより低くすることができかつ従来技術
の装置のようにより高いレベルに固定されない。電力消
費は容量、周波数、および電圧の２乗（ＣＶ^２ｆ）に比
例するから、電圧を最小にすることは結果として回路に
よって消費される電力をかなり低減する。本発明はアク
セスごとのベースで複数の集積回路端子によって提供さ
れるデータの電圧レベルを制御する方法を提供し、それ
によってシステムの機能は悪影響を受けることなく、電
力消費を最小にすることができる。言い換えれば、アク
セスされた時、本発明を実施するデータプロセッサの外
部の装置は依然として外部装置によって要求される電圧
レベルでデータを受けることになる。設計者はデータ処
理システムにおける種々の構成要素を使用する上で広い
許容範囲を有しかつ同じ入力電圧要求を有する装置を使
用することを求められない。しかしながら、もし２つの
装置が１つのデータ処理システムにおいて同じバスを共
有している場合、より低い電圧を要求する装置は依然と
して他の装置によって要求されるより高い電圧に耐えな
ければならない。

【００４９】本発明の利点の第２の例につき説明する。
「チップ選択１」信号６４が肯定されて集積回路５０が
アクセスされるべきであることを示した場合には、前記
複数の制御レジスタ９４の内の第１の１つがアクセスさ
れる。前記複数の制御レジスタ９４の内の第１の１つか
らアクセスされるＤＡビットは予め％０１１の値にセッ
トされ、それによって複数の集積回路端子１２６が５ボ
ルトのレベルでデータを集積回路５０へと提供するよう
構成されている。ＤＡビットが複数の制御レジスタ９４
の内の前記第１の１つからアクセスされかつバス１２２
を介して制御回路１０２へと転送された時、制御回路１
０２はそれに応じて複数の「インタフェース制御」信号
を発生する。該複数の「インタフェース制御」信号はＥ
ｎ＿低＿エネルギ信号およびＥｎ＿３状態信号を含む。
Ｅｎ＿３状態信号が肯定された時、複数の集積回路端子
１２６は「トライステート化され」、従ってその出力は
高いインピーダンスを有しかつデータを転送しない。さ
らに、Ｅｎ＿低＿エネルギ信号が肯定されかつＥｎ＿３
状態信号が否定された時、複数の集積回路端子１２６は
５ボルトのレベルでデータバス６２によって転送された
データを集積回路５０に提供する。この５ボルトのレベ
ルはＶ_ＣＣの値に対応する。

【００５０】しかしながら、「チップ選択２」信号６６
が肯定されて集積回路５２がアクセスされるべきことを
示した場合には、複数の制御レジスタ９４の内の第２の
１つがアクセスされる。この第２の例においては、集積
回路５２は動作するのに３ボルトの電圧スイングのみを
必要とするものと仮定する。集積回路５２は動作するの
に３ボルトの電圧スイングを必要とするのみであるか
ら、前記複数の制御レジスタ９４の内の第１の１つから
アクセスされるＤＡビットは予め％００１の値にセット
され、それによって複数の集積回路端子１２６は３ボル
トの電圧スイングを有するデータを集積回路５２に提供
するよう構成される。ＤＡビットが前記複数の制御レジ
スタ９４の内の第２の１つからアクセスされかつバス１
２２を介して制御回路１０２に転送された時、制御回路
１０２は複数の集積回路端子１２６を３ボルトに近い電
圧レベルでバス６１によって転送されたデータを提供す
るよう構築する複数の「インタフェース制御」信号を発
生する。

【００５１】「データ＿出力」信号が、５ボルトのレベ
ルではなく、３ボルトで提供されるべき場合は、ＤＡビ
ットはＥｎ＿低＿エネルギ信号およびＥｎ＿３状態信号
の双方を否定するために制御回路をイネーブルする。両
方の信号が否定された場合、トランジスタ３２６および
３２８は、「データ＿出力」信号がＶ_ＳＳ＋｜Ｖ_ＴＰ｜
の下位電圧レベルおよびＶ_ＣＣ−Ｖ_ＴＮに等しい上位レ
ベルを有する「データ＿出力」信号が提供されるように
トランジスタ３２６および３２８が作動される。前記Ｖ
_ＴＰ値はトランジスタ３２８のしきい値電圧によって決
定され、かつ前記Ｖ_ＴＮ値はトランジスタ３２６のしき
い値電圧によって決定される。トランジスタ３２８のし
きい値電圧、Ｖ_ＰＮ、はほぼ０．７ボルトの値を有する
から、トランジスタ３２８をイネーブルする効果は０ボ
ルトのＶ_ＳＳ値から０．７ボルトを加えることになる。
さらに、トランジスタ３２６のしきい値電圧、Ｖ_ＴＮ、
は通常ほぼ０．７ボルトの値を有するから、しきい値３
２６をイネーブルする効果は５ボルトのＶ_ＣＣ値から
０．７ボルトを減算することになる。その結果、「デー
タ＿出力」信号はほぼ３ボルトの電圧スイングを有する
ことになる。

【００５２】図４の（ｂ）の回路図によって提供される
相対電圧レベルを示すタイミング図が図６に与えられて
いる。図６のＡにおいては、あるデータ値がＶ_ＣＣに等
しいハイ電圧を備えてバス６１の「データ＿入力」信号
を介して複数の集積回路端子１２６に提供される。図６
のＢにおいては、タイミング図は複数の集積回路端子１
２６の高エネルギモードの動作を示している。高エネル
ギモードの動作にある時、前記複数の集積回路端子はＶ
_ＣＣに等しいハイ電圧を有するデータを提供する。集積
回路５０のアクセスを述べた前の例においては、前記複
数の集積回路端子１２６は５ボルトの電圧レベルでデー
タバス６２の「データ＿出力」信号を介してデータを提
供する場合に高エネルギモードで動作することになる。
逆に、図６のＣは前記複数の集積回路端子１２６の低エ
ネルギモードの動作を示している。低エネルギモードの
動作にある時、前記複数の集積回路端子はＶ_ＣＣ−Ｖ
_ＴＮに等しいハイ電圧およびＶ_ＣＣ＋Ｖ_ＰＮに等しいロ
ー電圧を有するデータを提供する。従って、集積回路５
２をアクセスする場合、前記複数の集積回路端子１２６
はほぼ３ボルトの電圧レベルでデータバス６２の「デー
タ＿出力」信号を介してデータを提供する場合に低エネ
ルギモードで動作することになる。

【００５３】図４の（ａ）に示される回路と同様に、図
４の（ｂ）に示される回路においては、データを提供す
るのに必要とされる電圧がアクセスされる装置の要求に
よって決定されるため電力消費は最小化される。前の例
と同様に、図４の（ｂ）の回路はアクセスごとのベース
で複数の集積回路端子によって提供されるデータの電圧
レベルを制御する方法を提供し、それによってシステム
の機能が悪影響を受けることなく電力消費を最小化する
ことができる。本発明の第２の実施形態では、「ｐ型」
および「ｎ型」トランジスタを使用する結果としてＶ
_ＣＣ値からほぼ２ボルトの低減を行うことができる。従
って、本発明の第２の実施形態はさらなる電力消費の節
約を可能にする。

【００５４】図４の（ａ）および図４の（ｂ）に示され
る回路は本発明の２つの実施形態として与えられている
ことに注意を要する。しかしながら、本発明はこれら２
つの構成に限定されるものではない。例えば、受信機を
図４（ａ）および図４（ｂ）に示される送信機と同様の
方法で構成することができる。さらに、同様の機能を達
成する別の回路も使用することができる。さらに、低い
電力の用途に対して所望の電圧降下が発生されるように
複数のトランジスタを積み重ねることもできる。単一の
トランジスタにおける電圧降下を操作してしきい値電圧
値を増大しまたは低減する半導体処理工程を実施するこ
ともできる。

【００５５】

【発明の効果】前述の例は本発明の柔軟性あるインタフ
ェースおよび集積回路端子構成を示している。前に示し
たように、外部装置は所定の電圧レベルで通信するよう
割り当てられあるいは要求されない。むしろ、ユーザは
適切な外部装置または一群の外部装置に相関させるため
に前記複数の制御レジスタ９４をプログラムし、それに
よってすべてのデーテビットが高すぎることもなくある
いは低すぎることもない電圧レベルで提供されるように
することができる。そのような柔軟性はユーザが最適の
オーバヘッドを維持しながら実質的に電力消費を低減で
きるようにする。

【００５６】ここに説明された本発明の構成は実例とし
てのみ提供されかつここに説明されて機能を実行するた
めに数多くの他の構成が存在し得る。例えば、前記複数
の制御レジスタ９４の各々におけるＤＡ値はより多くの
ビットを含むよう拡張することができかつ、従って、よ
り大きな機能を提供するようにすることができる。さら
に、前記ＤＡ値は前記複数の外部装置の各々に対するチ
ップ選択と関連しないレジスタに、しかしながらチップ
選択レジスタに独立にアクセスされるレジスタまたはメ
モリに格納することができる。

【００５７】本発明が特定の実施形態に関連して示され
かつ説明されたが、当業者にはさらに他の変更および改
善をなすことができるであろう。従って、この発明は示
された特定の形式に限定されるのではなくかつ添付の特
許請求の範囲がこの発明の範囲から離れることのないす
べての変更をカバーすることは理解されるべきである。

【図面の簡単な説明】

【図１】本発明の１実施形態に係わるデータ処理システ
ムを示すブロック図である。

【図２】図１のデータ処理システムのシステム統合ユニ
ットの一部を示すブロック図である。

【図３】本発明の１実施形態に係わる図２の複数の制御
レジスタの一部を示すフォーマット図である。

【図４】本発明の第１の実施形態に係わる図２の複数の
集積回路端子の１つを示す電気回路図（ａ）、および本
発明の第２の実施形態に係わる図２の複数の集積回路端
子の内の１つを示す電気回路図（ｂ）である。

【図５】本発明によって提供される可変電圧レベルの第
１の構成を示す説明的波形図である。

【図６】本発明によって提供される可変電圧レベルの第
２の構成を示す説明的波形図である。

【符号の説明】

１０ データプロセッサ １５ データ処理システム １２ 中央処理ユニット ２２ システム統合ユニット ５０，５２ 集積回路 ６０ アドレスバス ６２ データバス ９４ 制御レジスタ １００ バス結合回路 １０１ 比較回路 １０２ 制御回路 １０４ チップ選択発生回路 １２４，１２６，１２８ 端子 １１０ アドレスバス １１２ データバス １１６ 制御バス ２４ バス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ処理システム（１０）であって、 複数の集積回路端子（１２４，１２６，１２８）、 複数のアドレス値、複数のデータ値、および複数の制御
   値を通信するための中央処理ユニット（１２）、 前記中央処理ユニット（１２）に結合され前記複数の制
   御値を受ける制御回路（１０２）であって、該制御回路
   （１０２）は第１の制御値および複数の内部制御値を提
   供するもの、そして前記制御回路（１０２）に結合され
   前記第１の制御値を受けるための第１の制御レジスタ
   （９４）であって、該第１の制御レジスタ（９４）は前
   記第１の制御値に応じて第１のデータ属性値を選択的に
   提供し、該第１のデータ属性値は前記複数の集積回路端
   子（１２４，１２６，１２８）の第１の部分によって通
   信されるべき第１のデータ値の第１の電圧レベルを指示
   するもの、 を具備することを特徴とするデータ処理システム（１
   ０）。
2. 【請求項２】 データプロセッサであって、 複数のアドレス値、複数のデータ値、および複数の制御
   値を通信するための中央処理システム、 複数の集積回路端子、およびシステム統合ユニット（２
   ２）であって、 前記中央処理ユニット（１２）に結合され前記複数の制
   御値を受けるための制御回路であって、該制御回路は第
   １の外部装置に対応する第１の制御値を提供するもの、 前記制御回路（１０２）に結合され前記第１の制御値を
   受けるための第１の制御レジスタ（９４）であって、該
   第１の制御レジスタ（９４）は前記第１の制御値に応じ
   て第１のデータ属性値を選択的に提供するもの、そして
   前記中央処理ユニット（１２）に結合され前記複数のデ
   ータ値を受けかつ前記第１の制御レジスタ（９４）に結
   合されて前記第１のデータ属性値を受けるバス結合回路
   （１００）であって、該バス結合回路（１００）は複数
   の集積回路端子（１２４，１２６，１２８）に結合され
   て前記複数の集積回路端子（１２４，１２６，１２８）
   によって通信される複数のデータ値の第１の電圧レベル
   を指示する第１の電圧信号を提供し、前記第１の電圧レ
   ベルは前記第１のデータ属性値によって決定されるも
   の、を具備する前記システム統合ユニット（２２）、 を具備することを特徴とするデータプロセッサ。
3. 【請求項３】 データプロセッサにおける外部装置への
   アクセス方法であって、 中央処理ユニット（１２）と複数のアドレス値、複数の
   データ値、および複数の制御値を通信する段階、 比較回路（１０１）を前記中央処理ユニット（１２）に
   結合して前記複数のアドレス値を受ける段階、 前記比較回路（１０１）をイネーブルして前記複数のア
   ドレス値の内の第１の１つを含むアドレス範囲を示す比
   較信号（１２１）を提供する段階、 制御回路（１０２）を前記中央処理ユニット（１２）に
   結合して前記複数の制御値を受ける段階、 前記制御回路（１０２）を前記比較回路（１０１）に結
   合して前記比較信号（１２１）を受ける段階、 前記制御回路（１０２）をイネーブルして第１の外部装
   置に対応する第１の制御値を提供しかつ前記制御回路
   （１０２）が複数の内部制御信号を提供する段階、 制
   御レジスタ（９４）を前記制御回路（１０２）に結合し
   て前記第１の制御値を受ける段階、 前記制御レジスタ（９４）をイネーブルして前記第１の
   制御値に応じて選択的に第１のデータ属性値を提供する
   段階、 前記バス結合回路（１００）を制御レジスタ（９４）に
   結合して第１のデータ属性値を受ける段階、 前記バス結合回路（１００）をイネーブルして前記第１
   のデータ属性値および前記複数のデータ値の内の第１の
   １つを多重化して前記第１のデータ属性値によって決定
   される電圧レベルを有する第１のデータ値を提供する段
   階、そして前記複数の集積回路端子（１２４，１２６，
   １２８）を前記バス結合回路（１００）に結合して前記
   第１のデータ値を受ける段階、 を具備することを特徴とするデータプロセッサにおける
   外部装置へのアクセス方法。