JPH09231071A

JPH09231071A - コンピュータ装置

Info

Publication number: JPH09231071A
Application number: JP8035293A
Authority: JP
Inventors: Yukihiro Yoshida; 幸弘吉田; Kunihiro Katayama; 邦弘片山; Noboru Kubo; 登久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1997-09-05
Anticipated expiration: 2016-02-22
Also published as: US6158046A; JP3201716B2

Abstract

(57)【要約】【課題】オブジェクトコードの命令語の３２ビットと
擬似コードの擬似命令語の１６ビットとの差の分だけＲ
ＯＭ３のメモリ容量を減少させると共に、動作速度の高
速化または消費電力の低減化を図ることを目的とする。【解決手段】本来ＲＯＭ３に格納される筈のオブジェ
クトコードに含まれる３２ビットの全ての命令語を、そ
れぞれ１６ビットのいずれかの擬似命令語に一対一で対
応付ける。この擬似命令語からなる擬似コードをＲＯＭ
３に格納する。ＲＯＭ３から読み出された１６ビットの
擬似命令語は、命令語変換器２の変換回路２ｂで本来の
３２ビットの命令語に変換されてプロセッサ本体１に送
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムを格納
するＲＯＭなどのメモリ容量を減少させることができる
コンピュータ装置に関する。

【０００２】

【従来の技術】ＲＯＭ[Read-Only Memory]に格納したプ
ログラムを３２ビットのマイクロプロセッサで実行する
コンピュータ装置の従来の構成例を図１０に示す。ＲＯ
Ｍ３には、多数の命令語からなるオブジェクトコードが
格納されている。本明細書でいうオブジェクトコード
は、再配置可能[relocatable]形式のものではなく、実
行可能形式のプログラムを意味する。また、このオブジ
ェクトコードは、プログラムに限らず、通常のデータを
含むこともある。そして、本明細書でいう命令語は、単
にオブジェクトコードを適当なビット数で区切った各符
号を意味し、操作指令を行うための命令符号だけでな
く、この命令符号に付随する可能性のあるアドレスの符
号や即値データなどの符号の他、このオブジェクトコー
ド内の種々のデータの符号などの場合もある。

【０００３】マイクロプロセッサ１は、アドレスレジス
タ１ａからアドレスバス４を介してアドレスを送ること
により、ＲＯＭ３からこのアドレスに格納された命令語
を読み出すようになっている。アドレスバス４は３２ビ
ットであり、これを介して３２ビットのアドレスが送り
出されるものとする。ただし、ＲＯＭ３は、必ずしも３
２ビット（２³²）のアドレス空間を有している必要はな
い。アドレスレジスタ１ａから送り出すアドレスは、読
み出す命令語が操作指令を行うための命令符号である場
合には、内部レジスタ群１ｂ中のプログラムカウンタで
カウントしたアドレスを必要に応じて実効アドレスに変
換したものである。また、命令語がデータなどである場
合には、内部レジスタ群１ｂ中の他のレジスタに格納さ
れたアドレスなどを必要に応じて実効アドレスに変換し
たものである。

【０００４】上記アドレスの送出によりＲＯＭ３から読
み出した命令語は、データバス５を介してマイクロプロ
セッサ１内に読み込み、一旦データレジスタ１ｃに保持
する。そして、この命令語が命令符号である場合には、
インストラクションデコーダ１ｄに送りデコードすると
共に、このデコード結果に応じて図示しない制御部がそ
の操作指令を実行する。即ち、命令語が例えばレジスタ
間の演算処理を指示するものであれば、内部レジスタ群
１ｂ中の指定されたレジスタのデータを論理演算ユニッ
ト１ｅで演算処理し、その演算結果を内部レジスタ群１
ｂ中の指定されたレジスタに格納する処理を行う。ま
た、命令語が命令符号ではない場合には、データレジス
タ１ｃから内部レジスタ群１ｂ中のレジスタや論理演算
ユニット１ｅなどに送られる。なお、これらアドレスレ
ジスタ１ａや内部レジスタ群１ｂやデータレジスタ１ｃ
や論理演算ユニット１ｅは、図示しない内部バスを介し
て接続されている。

【０００５】上記マイクロプロセッサ１内には、メモリ
管理ユニット１ｆとキャッシュメモリ１ｇも設けられて
いる。メモリ管理ユニット１ｆは、論理アドレスを物理
アドレスに変換したり、メモリ保護やＯＳ[Operating S
ystem]の仮想記憶における例外処理をサポートするため
のものである。したがって、アドレスレジスタ１ａから
送り出されるアドレスは、実際にはこのメモリ管理ユニ
ット１ｆが変換した物理アドレスとなる。また、キャッ
シュメモリ１ｇは、ＲＯＭ３よりも高速で動作する半導
体記憶装置であり、ここではＲＯＭ３から命令語をまと
めて読み出しておき、アドレスの指定に応じて順次各命
令語をマイクロプロセッサ１に供給するものである。し
たがって、実際には、ＲＯＭ３から読み出した命令語
は、データバス５を介してまずこのキャッシュメモリ１
ｇに送られ、ここからデータレジスタ１ｃに供給される
ことになる。マイクロプロセッサ１は、指定したアドレ
スがこのキャッシュメモリ１ｇでヒットする限り、ＲＯ
Ｍ３からの遅い読み出しを待つ必要がなくなる。ただ
し、分岐命令の多用などによりヒット率が悪くなると、
かえって命令語の読み出しに手間がかかるようになるの
で、一般的には有効であっても、常に確実に高速化を図
り得るとは限らない。

【０００６】なお、実際のコンピュータ装置では、プロ
グラムを全てＲＯＭ３に格納している場合であっても、
このプログラムの実行時の作業エリアなどとして用いる
図示しないＲＡＭ[Random Access Memory]と、入力装置
や表示装置などとの入出力用の図示しないＩ／Ｏポート
などをアドレスバス４とデータバス５を介して接続して
いる。これらのＲＡＭやＩ／Ｏポートは、ＲＯＭ３の場
合と同様の読み込み処理以外に、書き込み処理も行われ
る。

【０００７】

【発明が解決しようとする課題】ところで、上記コンピ
ュータ装置は、高機能化の要求に伴ってプログラムのサ
イズが大きくなるため、大容量の記憶装置が必要になっ
て来ている。しかし、特に携帯用機器などで用いるコン
ピュータ装置では、小型化のために実装面積が制限され
るだけでなく、低消費電力化やコストダウンの要求も厳
しいため、記憶容量を無制限に増大させることができ
ず、このためにアプリケーションプログラムなどのサイ
ズが制限されて、機能や性能を低下させざるを得なくな
るという問題が発生していた。また、コンパイラがプロ
グラムをコンパイルする際に最適化を図ればオブジェク
トコードのサイズを縮小することができるが、このコン
パイラによる最適化は、主に高級言語でプログラムした
ことによるコードの無駄を省き、アセンブラで最適にプ
ログラムしたものに近づけるための技術であるため、こ
れによって縮小できるサイズにも限界がある。

【０００８】そこで、データ圧縮法を利用して、ハード
ディスク装置などの外部記憶装置に格納するプログラム
やデータのオブジェクトコードのサイズを縮小させた
り、主記憶装置に記憶させるデータサイズを縮小させる
ことにより、記憶容量の低減化を図る技術が従来から用
いられている。

【０００９】しかし、外部記憶装置に格納するプログラ
ムやデータをデータ圧縮する場合には、主記憶装置にロ
ードする際にデータ伸長を行うので、外部記憶装置の容
量は減少しても、この主記憶装置のメモリ容量を減少さ
せることはできなかった。また、主記憶装置にデータ圧
縮して記憶させる場合は、アプリケーションプログラム
が内部で利用する特殊なデータなどに限られ、アプリケ
ーションプログラム自身が主記憶装置上でデータ圧縮さ
れることはなかった。なぜなら、一般的なデータ圧縮法
は、同じ命令語が連続する場合にこれをその命令語の１
語の符号とその連続する長さを示す符号との組み合わせ
に変換するランレングス方式や、各命令語をその出現頻
度に応じた可変長の符号に変換するハフマン方式などを
組み合わせたものであるため、データ伸長はオブジェク
トコードの先頭やブロックの先頭からシーケンシャルに
行う必要がある。このため、オブジェクトコードの全体
を主記憶装置にロードするような場合にはシーケンシャ
ルなデータ伸長を行うことができ、アプリケーションプ
ログラムが内部で利用するデータについてもシーケンシ
ャルなデータ伸長を行うことができる場合はあるが、デ
ータ圧縮したオブジェクトコードをそのまま主記憶装置
に格納した場合には、圧縮した各命令語のアドレス上に
おける相対位置関係が乱れるために、命令語を１語ずつ
ランダムにアクセスすることができなくなるからであ
る。

【００１０】また、特開平６−１６８１４０号公報に
は、例えばＲＩＳＣ[Reduced Instruction Set Compute
r]型マイクロプロセッサ用の３２ビット固定長の命令体
系を１６ビット固定長の命令体系に変更してオブジェク
トコードのサイズを縮小すると共に、この１６ビット固
定長の命令体系を用いた効率の良いオブジェクトコード
を得るためのコンパイラの最適化手法の発明が提案され
ている。

【００１１】しかし、この発明は、ＲＩＳＣなどの簡素
化した命令体系における命令語のビットサイズ自身を減
少させるものであり、主記憶装置上のオブジェクトコー
ドから各命令語をそのままマイクロプロセッサ１に読み
込みデコードして実行する点では従来のコンピュータ装
置と変わるものではなく、実際に使用するオブジェクト
コードのサイズを適応的に減少させるものではなかっ
た。

【００１２】さらに、近年マイクロプロセッサ１の処理
速度が飛躍的に向上しているが、主記憶装置の動作速度
やバスサイクルが従来のままである場合には、命令語を
読み出す際の待ち時間などが多くなり、マイクロプロセ
ッサ１の性能を十分に発揮させることができないという
問題が生じる。また、主記憶装置の動作速度を高速化す
るには、高価なメモリデバイスを使用しなければなら
ず、これによって高速化を図ったとしても、データバス
５に接続される３ステータスバッファなどのスイッチン
グ速度が上昇するので、消費電力が増大するという問題
が生じることになる。

【００１３】本発明は、上記事情に鑑み、オブジェクト
コードの命令語のビット数を適応的に少なくして主記憶
装置に格納することにより、メモリ容量を減少させると
共に、動作速度の高速化または消費電力の低減化を図る
ことができるコンピュータ装置を提供することを目的と
している。

【００１４】

【課題を解決するための手段】本発明のコンピュータ装
置は、アドレスを指定して読み込んだオブジェクトコー
ドの各命令語を処理するプロセッサと、１語が該オブジ
ェクトコードの命令語よりも少ないビット数で構成さ
れ、かつ、各語が一義的に該オブジェクトコードのいず
れかの命令語に対応する擬似命令語を各アドレスに１語
ずつ記憶すると共に、該プロセッサが指定したアドレス
の擬似命令語を読み出すメモリと、該メモリから読み出
された擬似命令語を該オブジェクトコードの命令語に変
換して該プロセッサに送る命令語変換器とを備え、その
ことにより上記目的が達成される。

【００１５】また、好ましくは、本発明のコンピュータ
装置は、アドレスを指定して読み込んだオブジェクトコ
ードの各命令語を処理するプロセッサと、１語がオブジ
ェクトコードの命令語よりも少ないビット数で構成さ
れ、かつ、各語が一義的に該オブジェクトコードのいず
れかの命令語に対応する擬似命令語を各アドレスに２ⁱ
（ｉは１以上の整数）語ずつ記憶すると共に、該プロセ
ッサが指定したアドレスからｉビットを除外したアドレ
スの２ⁱ語の擬似命令語を読み出すメモリと、該メモリ
から読み出された２ⁱ語の擬似命令語を保持すると共
に、該メモリで除外されたｉビットのアドレスに基づき
いずれか１語の擬似命令語を選択してオブジェクトコー
ドの命令語に変換しプロセッサに送る命令語変換器とを
備える。

【００１６】さらに、好ましくは、本発明のコンピュー
タ装置における命令語変換器が、前記メモリから読み出
された２ⁱ語の擬似命令語をそれぞれオブジェクトコー
ドの命令語に変換して保持すると共に、該メモリで除外
されたｉビットのアドレスに基づきいずれか１語の命令
語を選択してプロセッサに送るものである。

【００１７】さらに、好ましくは、本発明のコンピュー
タ装置は、１チップマイクロプロセッサ内部にプロセッ
サと命令語変換器とが内蔵されたものである。

【００１８】さらに、好ましくは、本発明のコンピュー
タ装置における命令語変換器が、擬似命令語とオブジェ
クトコードの命令語との対応関係を表す変換テーブルを
用いて命令語の変換を行うものである。

【００１９】さらに、好ましくは、本発明のコンピュー
タ装置における変換テーブルが、擬似命令語をアドレス
入力とし、この入力アドレスに対応して記憶したオブジ
ェクトコードの命令語を出力するＲＯＭで構成される。

【００２０】さらに、好ましくは、本発明のコンピュー
タ装置における変換テーブルが、擬似命令語をアドレス
入力とし、この入力アドレスに対応して記憶したオブジ
ェクトコードの命令語を出力するＲＡＭで構成されると
共に、該ＲＡＭの記憶内容を書き換える変換テーブル書
き換え手段が設けられたものである。

【００２１】以下作用について説明する。

【００２２】上記構成により、メモリには、オブジェク
トコードの命令語よりもビット数の少ない擬似命令語か
らなる擬似コードが、対象となるオブジェクトコードと
同じ語数だけ格納されるので、メモリ容量を減少させる
ことができる。即ち、このメモリは、本来の命令語から
なるオブジェクトコードを格納する場合と同じアドレス
空間を必要とするが、各アドレスの１語のビット数が少
なくなるので、メモリ容量も少なくできる。

【００２３】オブジェクトコードの命令語の１語をｍビ
ットとすると、この命令語のバリエーションは最大２^m
種類となる。また、特定のオブジェクトコード内で実際
に使用される命令語のバリエーションがＮ種類であった
とする。この場合に、２ⁿ（ｎは１以上の整数）がＮ以
上で最小となるときのｎを擬似命令語の１語のビット数
と定めれば、２ⁿ種類以内の各擬似命令語を当該オブジ
ェクトコード内で使用されるＮ種類の各命令語に一対一
で全て対応させることができる。そして、この特定のオ
ブジェクトコードの語数が２^m語未満であれば、Ｎ種類
は２^m種類よりも必ず少なくなり、このオブジェクトコ
ード内で同じ命令語が重複して使用されている分だけさ
らに少なくなる。したがって、このＮ種類は、２^m種類
よりも十分に少ない数になるのが普通であり、２ⁿ種類
も２^m種類より十分に少なくなるので、擬似命令語のビ
ット数ｎは、本来の命令語のビット数ｍよりも小さくな
り、メモリ容量をこのビット数の差ｍ−ｎの分だけ減少
させることができる。

【００２４】ところで、対象となるオブジェクトコード
の語数が巨大になると、ビット数の差ｍ−ｎがほとんど
なくなり、場合によってはビット数ｍ，ｎが一致してメ
モリ容量を減少させることができなくなるおそれがあ
る。そこで、オブジェクトコードの語数が大きい場合に
は、これを複数のブロックに分割して、各ブロック毎に
独立に擬似命令語を各命令語に対応させるようにすれ
ば、確実にメモリ容量を減少させることができる。この
場合、命令語変換器は、各ブロック毎に異なる変換処理
を行う必要がある。

【００２５】なお、１語の擬似命令語は、必ずしも対応
するアドレスのみの記憶領域内に格納する必要はなく、
連続する複数のアドレスに格納することもできる。例え
ば、バイトアドレス（１アドレスの記憶領域が８ビッ
ト）のメモリに１６ビットや３２ビット，６４ビットな
どを１語とする擬似命令語を格納してもよい。通常、１
語のビット数は、データバスのビット数に一致し、１度
のメモリアクセスで読み出すことができるようにする。

【００２６】このコンピュータ装置が擬似命令語を格納
した上記メモリ以外に本来の命令語や通常のデータを格
納した主記憶装置の領域を有する場合には、この主記憶
装置の領域から読み出された命令語やデータは、命令語
変換器で変換することなくそのままプロセッサに読み込
ませる必要がある。この場合、命令語変換器を使用する
かどうかは、プロセッサが指定したアドレスに応じて切
り換えればよい。このコンピュータ装置が通常のデータ
などを入力するＩ／Ｏポートを有する場合も同様であ
る。

【００２７】また、上記構成により、メモリには、オブ
ジェクトコードの命令語よりもビット数の少ない擬似命
令語からなる擬似コードが、対象となるオブジェクトコ
ードと同じ語数だけ格納されるので、メモリ容量を減少
させることができる。もっとも、この場合には各アドレ
スに複数語の擬似命令語が格納されるので、各アドレス
のビット数は必ずしも少なくならない。しかし、プロセ
ッサが指定したアドレスからｉビットを除外したアドレ
スで擬似命令語を読み出すので、アドレス空間はこのｉ
ビット分だけ減少し、これによってメモリ容量を少なく
できる。

【００２８】しかも、複数語の擬似命令語が同時に読み
出され、命令語変換器で一旦保持されるので、プロセッ
サは、メモリで除外されるｉビットのアドレスのみを変
化させることにより、残りの２ⁱ−１語を順次高速で読
み込むことができる。したがって、例えば上記本来の命
令語のビット数ｍを擬似命令語のビット数ｎの２倍と
し、メモリから２語（ｉ＝１）ずつ擬似命令語を読み出
すとすると、ほぼ２倍の速度で命令語をプロセッサに読
み込むことができるようになる。

【００２９】さらに、上記構成では、命令語変換器が擬
似命令語を本来の命令語に変換した後に保持するように
した場合を示す。この場合、命令語を保持するレジスタ
のビット数は増大するが、残りの命令語をプロセッサに
読み込む際の変換処理によるオーバーヘッドをなくすこ
とができる。

【００３０】さらに、上記構成により、マイクロプロセ
ッサを１チップＬＳＩ[Large ScaleIntegrated circui
t]化する際などに、プロセッサに加えて命令語変換器を
一体的に組み込む場合を示す。

【００３１】さらに、上記構成により、命令語変換器が
変換テーブルを用いて命令語の変換を行うので、通常の
論理回路などを用いて変換を行う場合に比べ、擬似命令
語と本来の命令語の対応関係の変更が容易となる。

【００３２】さらに、上記構成により、変換テーブルを
ＲＯＭに設定する場合を示す。プロセッサが処理するオ
ブジェクトコードが予め定まっている場合には、ＲＯＭ
に変換テーブルを作成するのが便利である。ＲＯＭに
は、ＥＥＰＲＯＭ[Electrically Erasable Programmabl
e ROM]などの書き換え可能なものも含む。

【００３３】さらに、上記構成により、変換テーブルを
ＲＡＭに設定する場合を示す。プロセッサが処理するオ
ブジェクトコードが随時変更される場合には、そのたび
に変換テーブルを書き換えられるようにＲＡＭを用いる
のが便利である。

【００３４】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００３５】図１〜図６は本発明の第１実施形態を示す
ものであって、図１はコンピュータ装置の構成を示すブ
ロック図、図２はＲＯＭの本来の構成を示す図、図３は
擬似命令語を１６ビットとした場合のＲＯＭの構成を示
す図、図４は擬似命令語を１２ビットとした場合のＲＯ
Ｍの構成を示す図、図５は変換回路の構成を示すブロッ
ク図、図６は変換回路の他の構成を示すブロック図であ
る。なお、図１０に示した従来例と同様の機能を有する
構成部材には同じ番号を付記する。

【００３６】本実施形態は、図１に示すように、ＣＰＵ
[Central Processing Unit]として３２ビットのマイク
ロプロセッサ１１を用い、ＲＯＭ３にプログラムを格納
したコンピュータ装置について説明する。また、命令語
の１語のビット数も、マイクロプロセッサ１１の語長と
同じ３２ビットとする。ただし、これらのビット数は、
３２ビットに限らず何ビットでもよい。そして、命令語
は上記のように単に適当なビット数で区切ったものであ
るため、マイクロプロセッサ１１の語長と命令語のビッ
ト数を相違させることもできる。もっとも、この命令語
は、マイクロプロセッサ１１の語長と同じか少ないビッ
ト数にしておかないと、１語の読み込みに２回以上のア
クセスが必要となり処理が面倒になる。

【００３７】本実施形態では、アドレスバス４のビット
数を３２ビットとし、ＲＯＭ３は２³²のアドレス空間を
有するものとする。このＲＯＭ３には、擬似命令語から
なる擬似コードが格納されている。擬似命令語について
は後に詳細に説明するが、ここでは１語がデータバス５
と同じ１６ビットであるとする。そして、このＲＯＭ３
は、擬似命令語を１語（１６ビット）ずつ読み出すもの
とし、ここで示すデータバス５も１６ビットのみを使用
する。ただし、これらのビット数やＲＯＭ３のアドレス
空間の大きさも任意である。もっとも、この擬似命令語
の１語のビット数は、少なくとも命令語の１語のビット
数よりも少なくなければならない。なお、ＲＯＭ３は、
マスクＲＯＭの他、ＥＥＰＲＯＭなどの書き換え可能な
ものであってもよい。

【００３８】マイクロプロセッサ１１は、プロセッサ本
体１と命令語変換器２とを一体的に組み込んでＬＳＩ化
したものである。プロセッサ本体１は、図１０に示した
マイクロプロセッサ１と同じ構成である。命令語変換器
２は、入力レジスタ２ａと変換回路２ｂとからなり、デ
ータバス５を介して送られて来る１６ビットの擬似命令
語を入力レジスタ２ａを介して変換回路２ｂに入力する
ようになっている。変換回路２ｂは、入力された１６ビ
ットの擬似命令語を３２ビットの本来の命令語に変換す
るものであり、変換した命令語はプロセッサ本体１のデ
ータレジスタ１ｃに送るようになっている。なお、命令
語変換器２は、マイクロプロセッサ１１の外部に設け、
データバス５とこのマイクロプロセッサ１１との間に接
続配置するようにしてもよい。

【００３９】上記擬似コードの各擬似命令は、オブジェ
クトコードのいずれかの命令語に一義的に対応するもの
である。ここで、オブジェクトコードの命令語は、１語
が３２ビットであることから、最大２³²種類（４，２９
４，９６７，２９６種類）のバリエーションを有するこ
とになる。ただし、２³²のアドレス空間を有するＲＯＭ
３に本来格納する筈であったオブジェクトコードは、最
大でも２³²語までであり、オブジェクトコード内では同
じ命令語が重複して何度も使用されているのが普通であ
るため、このオブジェクトコード内で実際に使用される
命令語のバリエーションは、２³²種類よりも十分に少な
くなる。また、オブジェクトコードの語数がより少なく
なれば、実際に使用される命令語のバリエーションもさ
らに少なくなる。したがって、この実際に使用される命
令語のバリエーションがＮ種類であるとすると、２
ⁿ（ｎは１以上の整数）がＮ以上で最小となるときのｎ
を擬似命令語の１語のビット数と定めれば、２ⁿ種類以
内の各擬似命令語を実際に使用されるＮ種類の各命令語
に一対一で全て対応させることができる。そして、ここ
では、実際に使用される命令語のバリエーションが２¹⁵
＜Ｎ≦２¹⁶（３２，７６８＜Ｎ≦６５，５３６）の範囲
内であったとする。このため、擬似命令語の１語のビッ
ト数を１６ビット（ｎ＝１６）とし、最大２¹⁶種類のバ
リエーションを有するものとすれば、これらの各擬似命
令語をＮ種類の各命令語にそれぞれ対応させることがで
きる。

【００４０】また、ＲＯＭ３は、オブジェクトコードを
そのまま格納する場合には、図２に示すように、３２ビ
ットのアドレスＡ0〜Ａ31で指定される２³²の各アドレ
ス毎に、命令語を１語ずつ格納するための３２ビットの
記憶領域を必要とする。しかし、１６ビットの擬似命令
語からなる擬似コードを格納する場合には、図３に示す
ように、各アドレス毎に擬似命令語を１語ずつ格納する
ための１６ビットの記憶領域があれば足りる。即ち、こ
の場合には、ＲＯＭ３のメモリ容量を１／２（＝１６／
３２）に減少させることができ、例えばアドレスが３２
ビットで１ビットのデータを出力するメモリデバイスを
使用する場合であれば、本来３２個のメモリデバイスを
併設しなければならないところを、１６個のメモリデバ
イスで済ませることができるようになる。

【００４１】さらに、オブジェクトコード内で実際に使
用される命令語のバリエーションが２¹¹＜Ｎ≦２¹²の範
囲内であったとすると、擬似命令語の１語のビット数を
１２ビット（ｎ＝１２）まで減少させることができる。
そして、この場合には、図４に示すように、各アドレス
毎に擬似命令語を１語ずつ格納するための１２ビットの
記憶領域があれば足りるので、ＲＯＭ３のメモリ容量を
３／８（＝１２／３２）に減少させることができる。

【００４２】上記擬似コードを作成するには、例えば、
まず本実施形態のコンピュータ装置で実行させるために
作成したソースプログラムをコンパイラでコンパイルし
てオブジェクトコードに変換し、このオブジェクトコー
ドが再配置可能形式のものである場合にはＲＯＭ３上に
ロードしたものと同じ実行可能な形式に変換した上で、
このオブジェクトコード内で使用される全ての命令語を
調べる。すると、この命令語のバリエーションの数Ｎが
分かり、これによって擬似命令語のビット数ｎが決ま
る。したがって、このＮ種類の各命令語をｎビットの各
擬似命令語にそれぞれ対応させて、この対応表に基づ
き、先のオブジェクトコードの各命令語を擬似命令語に
変換すれば上記擬似コードを作成することができる。そ
して、この擬似コードを擬似命令語の１語ずつＲＯＭ３
の各アドレスに格納すれば、各擬似命令語のアドレス上
における相対位置関係は、元のオブジェクトコードの場
合と同じになる。なお、擬似命令語のビット数ｎは、２
ⁿがＮ以上であれば必ずしも最小である必要はない。こ
のようにビット数ｎが最小ではない場合や最小であって
も対応付けする必要のない擬似命令語が多数残る場合に
は、この残りの各擬似命令語を別の命令語に対応付けて
おき、他の特定のオブジェクトコードについても同じ対
応表を使用できるようにすることも可能である。

【００４３】上記命令語変換器２における変換回路２ｂ
は、図５に示すように、ｎビット（図１の場合は１６ビ
ット）のアドレス空間を有し、各アドレスの記憶領域に
３２ビットの命令語を格納することができるＲＯＭによ
って構成することができる。このＲＯＭには、擬似命令
語と命令語の対応関係を示す変換テーブルが格納され
る。この変換テーブルは、上記命令語と擬似命令語の対
応表の関係を逆にしたものである。そして、ｎビットの
各擬似命令語をアドレスとした場合の３２ビットの記憶
領域に、対応する各命令語を格納する。したがって、図
１の場合には、プロセッサ本体１が３２ビットのアドレ
スを出力することによりＲＯＭ３から読み出した１６ビ
ットの擬似命令語は、入力レジスタ２ａを介して変換回
路２ｂのＲＯＭにアドレスとして入力される。そして、
この変換回路２ｂのＲＯＭから読み出した３２ビットの
命令語がプロセッサ本体１のデータレジスタ１ｃに送ら
れることになる。

【００４４】また、上記変換回路２ｂは、図６に示すよ
うに、ｎビットのアドレス空間を有し、各アドレスに３
２ビットの命令語を格納することができるＲＡＭによっ
て構成することもできる。このＲＡＭは、ロード信号を
アクティブにして書き込み状態とし、各擬似命令語をア
ドレス入力すると共に、これに対応する３２ビットの命
令語を順に入力することにより、図５に示したＲＯＭと
同じ変換テーブルを格納することができる。そして、ロ
ード信号を非アクティブにすれば、このＲＯＭと同様の
動作を行うことができる。しかも、再度書き込み動作を
行えば、変換テーブルの内容を変更することができる。
したがって、このようなＲＡＭを用いた変換回路２ｂ
は、ＲＯＭ３の挿し替えやＥＥＰＲＯＭからなるＲＯＭ
３の記憶内容の書き換えなどによりオブジェクトコード
が変更される可能性がある場合に使用すると便利であ
る。

【００４５】さらに、上記変換回路２ｂは、ＲＯＭやＲ
ＡＭによる変換テーブルを用いるのではなく、通常の論
理回路やＰＬＡ[Programmable Logic Array]を用いて構
成することも可能である。

【００４６】以上説明したように本実施形態のコンピュ
ータ装置は、擬似命令語のビット数を１６ビットにした
場合にはＲＯＭ３のメモリ容量を１／２に減少でき、擬
似命令語のビット数を１２ビットにした場合にはＲＯＭ
３のメモリ容量を３／８に減少することができる。しか
も、プロセッサ本体１から見れば、このＲＯＭ３は３２
ビットの各アドレスに３２ビットの命令語が格納されて
いるのと同等であるため、このプロセッサ本体１は、図
１０に示した従来のマイクロプロセッサ１と同じ構成の
ものを使用することができる。

【００４７】図７〜図９は本発明の第２実施形態を示す
ものであって、図７はコンピュータ装置の構成を示すブ
ロック図、図８はＲＯＭの構成を示す図、図９はコンピ
ュータ装置の１語読み出し動作を説明するフローチャー
トである。なお、図１〜図４に示した第１実施形態と同
様の機能を有する構成部材には同じ番号を付記して説明
を省略する。

【００４８】本実施形態のコンピュータ装置は、図７に
示すように、第１実施形態とは命令語変換器２の構成が
異なる。また、アドレスバス４のビット数を３１ビット
とし、図８に示すように、ＲＯＭ３のアドレス空間を２
³¹の大きさにすると共に、このＲＯＭ３の各アドレス毎
の記憶領域を３２ビットにしている。このＲＯＭ３に
は、第１実施形態で示した１語が１６ビットの擬似命令
語からなる擬似コードが格納されている。ただし、各ア
ドレスの３２ビットの記憶領域には、１６ビットの擬似
命令語が２語ずつ格納されている。したがって、このＲ
ＯＭ３は、各アドレスの記憶領域が本来の命令語を格納
する場合と同じ３２ビットの大きさを必要とするが、ア
ドレス空間が２³²の１／２となる２³¹の大きさになるの
で、この分だけメモリ容量を減少させることができる。
また、このＲＯＭ３から読み出される２語の擬似命令語
を転送するために、データバス５も３２ビットのビット
幅を有する。

【００４９】命令語変換器２は、変換回路２ｂに加え
て、上位レジスタ２ｃと下位レジスタ２ｄとマルチプレ
クサ２ｅを備えている。上位レジスタ２ｃと下位レジス
タ２ｄは、いずれも１６ビットのレジスタであり、それ
ぞれデータバス５の上位の１６ビットと下位の１６ビッ
トが入力されるようになっている。マルチプレクサ２ｅ
は、これら上位レジスタ２ｃと下位レジスタ２ｄのいず
れかに保持された１６ビットの擬似命令語を選択して変
換回路２ｂに送るデータセレクタである。なお、変換回
路２ｂは、第１実施形態で説明したものと同じ構成でよ
い。

【００５０】また、この命令語変換器２は、プロセッサ
本体１のアドレスレジスタ１ａとアドレスバス４との間
に、３２ビットのアドレス分離レジスタ２ｆを挿入配置
している。アドレス分離レジスタ２ｆは、アドレスレジ
スタ１ａから出力されるアドレスＡの各ビットＡ0〜Ａ3
1を保持して、上位３１ビットのＡ1〜Ａ31からなる上位
アドレスＵＡを３１ビットのアドレスバス４に送り出す
と共に、最下位ビットのＡ0をマルチプレクサ２ｅの制
御端子に送るようになっている。したがって、ＲＯＭ３
は、プロセッサ本体１が出力するアドレスＡのうち上位
３１ビットの上位アドレスＵＡによってアドレスを指定
される。このようにアドレスＡの最下位ビットＡ0を除
外した上位アドレスＵＡは、アドレスＡを１ビット右シ
フトしたものとなり、また、アドレスＡを２で整数除算
（剰余を切り捨てる）したものとなるので、最下位ビッ
トＡ0の値に応じて数１により算出される。

【００５１】

【数１】

【００５２】また、マルチプレクサ２ｅは、プロセッサ
本体１が出力するアドレスＡのうちの最下位ビットＡ0
に応じて上位レジスタ２ｃと下位レジスタ２ｄのいずれ
かに保持された擬似命令語を変換回路２ｂに送り出す。
なお、アドレス分離レジスタ２ｆは、特にアドレスを保
持する必要はなく、単にアドレスバス４のうちの最下位
ビットの配線を分岐してマルチプレクサ２ｅの制御端子
に接続するだけの構成であってもよい。

【００５３】上記構成のコンピュータ装置におけるプロ
セッサ本体１の１語の読み込み動作を図９のフローチャ
ートに基づいて説明する。

【００５４】最初のステップ（以下「Ｓ」という）で、
プロセッサ本体１はアドレスレジスタ１ａから３２ビッ
トのアドレスＡを送出する。すると、アドレス分離レジ
スタ２ｆからアドレスバス４を介して３１ビットの上位
アドレスＵＡがＲＯＭ３に送られ、データバス５に２語
の擬似命令語が出力される（Ｓ２）。このデータバス５
上の２語の擬似命令語は、１語ずつに分離されて命令語
変換器２の上位レジスタ２ｃと下位レジスタ２ｄにそれ
ぞれ保持される（Ｓ３）。また、マルチプレクサ２ｅ
は、アドレスＡの最下位ビットＡ0の値に応じて（Ｓ
４）、この値が“０”である場合には上位レジスタ２ｃ
に保持された擬似命令語を選択して変換回路２ｂに送り
（Ｓ５）、この値が“１”である場合には下位レジスタ
２ｄに保持された擬似命令語を選択して変換回路２ｂに
送る（Ｓ６）。

【００５５】変換回路２ｂは、このマルチプレクサ２ｅ
から送られて来る１６ビットの擬似命令語を３２ビット
の本来の命令語に変換する（Ｓ７）。そして、変換され
た命令語をプロセッサ本体１に読み込むことにより（Ｓ
８）、１語の命令語の読み込み処理を終了する。

【００５６】ただし、例えば先にＳ１の処理で送出され
たアドレスＡの最下位ビットＡ0が“０”であり、次の
１語を読み込むために再度Ｓ１の処理で送出されたアド
レスＡがこの最下位ビットＡ0のみを“１”に変化させ
たものである場合には、上位アドレスＵＡには変化がな
いのでＳ２とＳ３の処理は実行されない。しかし、マル
チプレクサ２ｅは、前回選択した上位レジスタ２ｃに代
えて、下位レジスタ２ｄを選択するので（Ｓ４→Ｓ
６）、変換回路２ｂは、この下位レジスタ２ｄに保持さ
れた擬似命令語を本来の命令語に変換して（Ｓ７）プロ
セッサ本体１に送ることになる（Ｓ８）。したがって、
前回のアドレスＡの最下位ビットのみが異なるアドレス
Ａが新たに送出された場合には、ＲＯＭ３の読み出し動
作が行われず、上位レジスタ２ｃまたは下位レジスタ２
ｄに保持された擬似命令語が命令語に変換されてプロセ
ッサ本体１に送られるので、プロセッサ本体１は読み出
しの時間待ちを行うことなく新たな命令語を読み込むこ
とができる。

【００５７】以上説明したように本実施形態のコンピュ
ータ装置は、擬似命令語のビット数を１６ビットにする
ことによりＲＯＭ３のメモリ容量を１／２に減少するこ
とができる。また、例えば擬似命令語のビット数を８ビ
ットにすることができれば、ＲＯＭ３の各アドレスにこ
の擬似命令語を４語ずつ格納できるので、メモリ容量を
１／４に減少することができる。また、プロセッサ本体
１を図１０に示した従来のマイクロプロセッサ１と同じ
構成とすることができる点は、第１実施形態の場合と同
じである。

【００５８】しかも、ＲＯＭ３は、１度の読み出し動作
により２語以上の擬似命令語を同時に読み出し命令語変
換器２で保持させるので、プロセッサ本体１は、このＲ
ＯＭ３の読み出し動作に要する待ち時間が１／２以上短
縮され、処理速度を向上させて本来の性能を十分に発揮
することができるようになる。また、ＲＯＭ３からの擬
似命令語の読み出しが効率よく行える分だけ、アドレス
バス４とデータバス５のバスサイクルを低下させること
もできる。ここで、ＬＳＩにおける動作周波数Ｆと消費
電力Ｐは、Ｚをその他の要因とすると、一般的に数２の
比例関係となる。

【００５９】

【数２】

【００６０】即ち、動作周波数Ｆが１／２に低下する
と、マイクロプロセッサ１１やＲＯＭ３の３ステータス
バッファなどでのスイッチング速度も１／２に下がるの
で、消費電力Ｐが約１／２に減少する。したがって、本
実施形態のコンピュータ装置のバスサイクルを低下させ
れば、消費電力Ｐも減少し、低消費電力化を図ることが
できる。さらに、アドレスバス４のビット数を３１ビッ
トに縮小させることにより、このアドレスバス４に接続
される３ステータスバッファなどでの消費電力も減少さ
せることができる。

【００６１】なお、上記第１実施形態と第２実施形態で
は、キャッシュメモリ１ｇを無視して説明したが、この
キャッシュメモリ１ｇを使用する場合には、命令語変換
器２とプロセッサ本体１との間、または、この命令語変
換器２とデータバス５との間に配置する。

【００６２】また、上記実施形態では、変換回路２ｂが
１種類の変換テーブルを用いる場合についてのみ説明し
たが、ＲＯＭ３に格納された擬似コードのサイズが大き
すぎて擬似命令語のビット数を十分に減少させることが
できない場合には、これをアドレスに応じて複数のブロ
ックに分割し、各ブロック毎に異なる変換テーブルを用
いるようにすることもできる。この場合、変換テーブル
の切り換えは、プロセッサ本体１が送出するアドレスを
デコードすることにより行えばよい。

【００６３】さらに、上記実施形態では、主記憶装置と
してＲＯＭ３のみを説明したが、実際のコンピュータ装
置では、アドレスバス４やデータバス５にＲＡＭも接続
される。そして、このＲＡＭに記憶される可能性のある
全ての命令語が予め分かれば、このＲＡＭにも擬似命令
語の擬似コードを格納して同様にメモリ容量を減少させ
ることができる。しかし、ハードディスク装置などから
このＲＡＭに直接ＤＭＡ[Direct Memory Access]などで
擬似コードを転送する場合は問題ないが、プロセッサ本
体１の内部レジスタ群１ｂに保持されたデータなどをこ
のＲＡＭに書き込む場合には、これを擬似命令語に変換
してからデータバス５に送出するなどの工夫が必要とな
る。また、一般に、プログラムの実行時にＲＡＭに書き
込まれるデータを全て予測するのは困難である。例え
ば、Ｃ言語で作成されたアプリケーションプログラムを
ＲＡＭにロードすると、このＲＡＭ上には、原則として
プログラムの終了時まで記憶内容が変化しないコード領
域の他に、静的変数や定数データなどを記憶するための
データ領域が確保され、プログラムの実行に伴って静的
変数の値が更新されるたびにこのデータ領域の記憶内容
が変化する。また、このＲＡＭ上にはスタック領域やヒ
ープ領域が確保され、プログラムのローカル変数などの
値が更新された場合や関数呼び出しなどが発生するたび
に、これらの領域の記憶内容も変化する。このため、実
際には、プログラムの実行に伴いＲＡＭの記憶内容が書
き換えられる場合のその内容を予め全て予測することは
ほとんど不可能である。

【００６４】したがって、命令語変換器２は、ＲＯＭ３
から読み出した擬似命令語のみを変換するようにして、
ＲＡＭから読み出したデータなどはそのままプロセッサ
本体１に送るようにしてもよい。この際、命令語変換器
２が変換を行うかどうかの切り換えは、プロセッサ本体
１が送出するアドレスをデコードすることにより行うこ
とができる。なお、実際のコンピュータ装置では、表示
装置や入力装置などの周辺装置との入出力のためにアド
レスバス４やデータバス５にＩ／Ｏポートも接続され
る。そして、このＩ／ＯポートについてもＲＡＭの場合
と同様に取り扱うことができる。

【００６５】

【発明の効果】以上のように本発明のコンピュータ装置
によれば、メモリには本来の命令語よりもビット数の少
ない擬似命令語を格納するので、メモリ容量を減少させ
ることができる。したがって、主記憶装置のメモリ容量
を少なくすることができ、このコンピュータ装置を用い
た機器を小型化・低価格化することができる。

【００６６】しかも、複数語の擬似命令語を同時に読み
出すことにより、同じバスサイクルでも高速に命令語を
読み込むことができるようになり、プロセッサの高速化
に対応することができるようになる。また、バスサイク
ルを低下させれば、プロセッサの処理能力を低下させる
ことなく、消費電力を低減することができる。さらに、
プロセッサからメモリにアドレスを送るアドレスバスの
ビット数も少なくできるので、このバスに接続される３
ステータスバッファなどでの消費電力も低減することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すものであって、コ
ンピュータ装置の構成を示すブロック図である。

【図２】本発明の第１実施形態を示すものであって、Ｒ
ＯＭの本来の構成を示す図である。

【図３】本発明の第１実施形態を示すものであって、擬
似命令語を１６ビットとした場合のＲＯＭの構成を示す
図である。

【図４】本発明の第１実施形態を示すものであって、擬
似命令語を１２ビットとした場合のＲＯＭの構成を示す
図である。

【図５】本発明の第１実施形態を示すものであって、変
換回路の構成を示すブロック図である。

【図６】本発明の第１実施形態を示すものであって、変
換回路の他の構成を示すブロック図である。

【図７】本発明の第２実施形態を示すものであって、コ
ンピュータ装置の構成を示すブロック図である。

【図８】本発明の第２実施形態を示すものであって、Ｒ
ＯＭの構成を示す図である。

【図９】本発明の第２実施形態を示すものであって、コ
ンピュータ装置の１語読み出し動作を説明するフローチ
ャートである。

【図１０】従来例を示すものであって、コンピュータ装
置の構成を示すブロック図である。

【符号の説明】

１プロセッサ本体２命令語変換器２ｂ変換回路２ｃ上位レジスタ２ｄ下位レジスタ２ｅマルチプレクサ２ｆアドレス分離レジスタ３ＲＯＭ４アドレスバス５データバス

Claims

【特許請求の範囲】

【請求項１】アドレスを指定して読み込んだオブジェ
クトコードの各命令語を処理するプロセッサと、１語が該オブジェクトコードの命令語よりも少ないビッ
ト数で構成され、かつ、各語が一義的に該オブジェクト
コードのいずれかの命令語に対応する擬似命令語を各ア
ドレスに１語ずつ記憶すると共に、該プロセッサが指定
したアドレスの擬似命令語を読み出すメモリと、該メモリから読み出された該擬似命令語をオブジェクト
コードの命令語に変換して該プロセッサに送る命令語変
換器とを備えたコンピュータ装置。
【請求項２】アドレスを指定して読み込んだオブジェ
クトコードの各命令語を処理するプロセッサと、１語が該オブジェクトコードの命令語よりも少ないビッ
ト数で構成され、かつ、各語が一義的に該オブジェクト
コードのいずれかの命令語に対応する擬似命令語を各ア
ドレスに２ⁱ（ｉは１以上の整数）語ずつ記憶すると共
に、該プロセッサが指定したアドレスからｉビットを除
外したアドレスの２ⁱ語の該擬似命令語を読み出すメモ
リと、該メモリから読み出された２ⁱ語の擬似命令語を保持す
ると共に、該メモリで除外されたｉビットのアドレスに
基づきいずれか１語の擬似命令語を選択して該オブジェ
クトコードの命令語に変換し該プロセッサに送る命令語
変換器とを備えたコンピュータ装置。
【請求項３】前記命令語変換器が、前記メモリから読
み出された２ⁱ語の擬似命令語をそれぞれ前記オブジェ
クトコードの命令語に変換して保持すると共に、該メモ
リで除外されたｉビットのアドレスに基づきいずれか１
語の命令語を選択して前記プロセッサに送るものである
請求項２記載のコンピュータ装置。
【請求項４】１チップマイクロプロセッサ内部に前記
プロセッサと前記命令語変換器とが内蔵された請求項１
ないし３のいずれかに記載のコンピュータ装置。
【請求項５】前記命令語変換器が、前記擬似命令語と
前記オブジェクトコードの命令語との対応関係を表す変
換テーブルを用いて命令語の変換を行うものである請求
項１ないし４のいずれかに記載のコンピュータ装置。
【請求項６】前記変換テーブルが、前記擬似命令語を
アドレス入力とし、該入力アドレスに対応して記憶した
オブジェクトコードの命令語を出力するＲＯＭで構成さ
れる請求項５記載のコンピュータ装置。
【請求項７】前記変換テーブルが、前記擬似命令語を
アドレス入力とし、該入力アドレスに対応して記憶した
オブジェクトコードの命令語を出力するＲＡＭで構成さ
れると共に、該ＲＡＭの記憶内容を書き換える変換テーブル書き換え
手段が設けられた請求項５記載のコンピュータ装置。