JPH09231097A - Ｃｐｕ装置 - Google Patents
Ｃｐｕ装置Info
- Publication number
- JPH09231097A JPH09231097A JP8055355A JP5535596A JPH09231097A JP H09231097 A JPH09231097 A JP H09231097A JP 8055355 A JP8055355 A JP 8055355A JP 5535596 A JP5535596 A JP 5535596A JP H09231097 A JPH09231097 A JP H09231097A
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- test
- processing
- switch
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】システムを停止することなく、しかもシステム
に何ら影響を与えないで、メンテナンス後のテストを実
施することができるＣＰＵ装置を提供する。 【解決手段】 ＣＰＵ装置８は外部装置との間で、情報
の送受信を行う情報送受信部１と、その処理を行う二つ
の処理部２，３とを備える。処理部２，３は同一処理機
能および同一データ構造を有するとともに、独立して形
成する。また、処理部２，３はそれぞれスイッチ４，
５，６，７により、情報送受信部１と、処理部２，３の
ソフトウェアおよびデータのメンテナンス後のテストを
行う試験装置９とに、接続あるいは切り離し可能に形成
する。
に何ら影響を与えないで、メンテナンス後のテストを実
施することができるＣＰＵ装置を提供する。 【解決手段】 ＣＰＵ装置８は外部装置との間で、情報
の送受信を行う情報送受信部１と、その処理を行う二つ
の処理部２，３とを備える。処理部２，３は同一処理機
能および同一データ構造を有するとともに、独立して形
成する。また、処理部２，３はそれぞれスイッチ４，
５，６，７により、情報送受信部１と、処理部２，３の
ソフトウェアおよびデータのメンテナンス後のテストを
行う試験装置９とに、接続あるいは切り離し可能に形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、監視制御システム
等のように、情報の送受信が行われ、かつ連続運転を要
求されるシステムに使用されるＣＰＵ装置に関するもの
である。
等のように、情報の送受信が行われ、かつ連続運転を要
求されるシステムに使用されるＣＰＵ装置に関するもの
である。
【０００２】
【従来の技術】監視制御システム等に使用されるＣＰＵ
装置は、外部装置との間で、情報の送受信を行うことが
必要になる。このため、かかるＣＰＵ装置においては、
従来、情報の送受信を行う情報送受信部と、この情報送
受信部に接続されて、その処理を行う処理部とが、それ
ぞれ一つずつ設けられている。
装置は、外部装置との間で、情報の送受信を行うことが
必要になる。このため、かかるＣＰＵ装置においては、
従来、情報の送受信を行う情報送受信部と、この情報送
受信部に接続されて、その処理を行う処理部とが、それ
ぞれ一つずつ設けられている。
【０００３】ＣＰＵ装置の処理部においては、そのソフ
トウェアおよびデータのメンテナンスが必要になるが、
そのメンテナンス後のテストは、処理部が一つであるの
で、通常、システムを停止状態にした後、処理部に試験
装置を接続して、処理部と試験装置との間でテストデー
タを送受信することにより行われる。そして、テスト結
果が良好の場合には、ＣＰＵ装置の本稼働が行われる。
また、システムを停止できず、ＣＰＵ装置の連続運転が
要求される場合には、メンテナンス後のテストは、シス
テムを停止せず、ＣＰＵ装置の本稼働後に行われること
もある。
トウェアおよびデータのメンテナンスが必要になるが、
そのメンテナンス後のテストは、処理部が一つであるの
で、通常、システムを停止状態にした後、処理部に試験
装置を接続して、処理部と試験装置との間でテストデー
タを送受信することにより行われる。そして、テスト結
果が良好の場合には、ＣＰＵ装置の本稼働が行われる。
また、システムを停止できず、ＣＰＵ装置の連続運転が
要求される場合には、メンテナンス後のテストは、シス
テムを停止せず、ＣＰＵ装置の本稼働後に行われること
もある。
【０００４】
【発明が解決しようとする課題】システムを停止状態に
して、テストを行う場合には、テスト時間中はシステム
を稼働することができないので、その影響は大きく、ま
た、どうしても停止することができないシステムにおい
ては、その対応が困難になる。また、システムを停止せ
ず、ＣＰＵ装置の稼働中にテストを行う場合には、メン
テナンスしたソフトウェアやデータに不具合があったと
きには、稼働中のＣＰＵ装置の誤動作やデータ破壊が発
生し、データの復旧およびシステム機能回復のために、
長時間のシステム停止を必要とする事態が生ずる危惧が
ある。
して、テストを行う場合には、テスト時間中はシステム
を稼働することができないので、その影響は大きく、ま
た、どうしても停止することができないシステムにおい
ては、その対応が困難になる。また、システムを停止せ
ず、ＣＰＵ装置の稼働中にテストを行う場合には、メン
テナンスしたソフトウェアやデータに不具合があったと
きには、稼働中のＣＰＵ装置の誤動作やデータ破壊が発
生し、データの復旧およびシステム機能回復のために、
長時間のシステム停止を必要とする事態が生ずる危惧が
ある。
【０００５】そこで本発明は、システムを停止すること
なく、しかもシステムに何ら影響を与えないで、メンテ
ナンス後のテストを実施することができるＣＰＵ装置を
提供することを目的とする。
なく、しかもシステムに何ら影響を与えないで、メンテ
ナンス後のテストを実施することができるＣＰＵ装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明では、外部装置と
の間で、情報の送受信を行う情報送受信部と、その処理
を行う処理部とを備えたＣＰＵ装置において、前記処理
部は同一処理機能および同一データ構造を有する独立し
た複数の処理部で形成されるとともに、これら複数の処
理部がそれぞれスイッチにより、前記情報送受信部と、
前記処理部のソフトウェアおよびデータのメンテナンス
後のテストを行う試験装置とに、接続あるいは切り離し
可能に形成する。
の間で、情報の送受信を行う情報送受信部と、その処理
を行う処理部とを備えたＣＰＵ装置において、前記処理
部は同一処理機能および同一データ構造を有する独立し
た複数の処理部で形成されるとともに、これら複数の処
理部がそれぞれスイッチにより、前記情報送受信部と、
前記処理部のソフトウェアおよびデータのメンテナンス
後のテストを行う試験装置とに、接続あるいは切り離し
可能に形成する。
【０００７】これにより、情報送受信部と処理部とは、
スイッチによって、任意に接続あるいは切り離しが可能
であるので、複数の処理部のうち、一つの処理部を本稼
働用とし、残りの処理部をメンテナンス用とすることが
できる。すなわち、一つの処理部をスイッチにより情報
送受信部に接続して、本稼働の処理を実行している最中
に、残りの処理部に対してソフトウェアおよびデータの
メンテナンスを実施した後、試験装置を接続し、任意の
テストを実施できる。
スイッチによって、任意に接続あるいは切り離しが可能
であるので、複数の処理部のうち、一つの処理部を本稼
働用とし、残りの処理部をメンテナンス用とすることが
できる。すなわち、一つの処理部をスイッチにより情報
送受信部に接続して、本稼働の処理を実行している最中
に、残りの処理部に対してソフトウェアおよびデータの
メンテナンスを実施した後、試験装置を接続し、任意の
テストを実施できる。
【０００８】テストが完了した時点で、一つの処理部を
情報送受信部から切り離すとともに、テストが完了した
処理部を情報送受信部に接続することにより、この処理
部を本稼働用として動作させることができる。したがっ
て、システムを停止することなく、しかもシステムには
何ら影響を与えないで、処理部のメンテナンス後のテス
トを実施することができる。
情報送受信部から切り離すとともに、テストが完了した
処理部を情報送受信部に接続することにより、この処理
部を本稼働用として動作させることができる。したがっ
て、システムを停止することなく、しかもシステムには
何ら影響を与えないで、処理部のメンテナンス後のテス
トを実施することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。図１は、本発明の実施例の構成
図である。図１において、ＣＰＵ装置８は、図示しない
外部装置との間で、情報の送受信を行う情報送受信部１
と、その処理を行う第１の処理部２および第２の処理部
３とから構成される。第１の処理部２および第２の処理
部３は、それぞれ同一処理機能および同一データ構造を
有するとともに、独立して形成される。第１の処理部２
は、第１の処理部２からの出力データ用のスイッチ４お
よび第１の処理部２への入力データ用のスイッチ６によ
って、情報送受信部１に接続あるいは切り離し可能に形
成される。また、第２の処理部３は、第２の処理部３か
らの出力データ用のスイッチ５および第２の処理部３へ
の入力データ用のスイッチ７によって、情報送受信部１
に接続あるいは切り離し可能に形成される。
づいて詳細に説明する。図１は、本発明の実施例の構成
図である。図１において、ＣＰＵ装置８は、図示しない
外部装置との間で、情報の送受信を行う情報送受信部１
と、その処理を行う第１の処理部２および第２の処理部
３とから構成される。第１の処理部２および第２の処理
部３は、それぞれ同一処理機能および同一データ構造を
有するとともに、独立して形成される。第１の処理部２
は、第１の処理部２からの出力データ用のスイッチ４お
よび第１の処理部２への入力データ用のスイッチ６によ
って、情報送受信部１に接続あるいは切り離し可能に形
成される。また、第２の処理部３は、第２の処理部３か
らの出力データ用のスイッチ５および第２の処理部３へ
の入力データ用のスイッチ７によって、情報送受信部１
に接続あるいは切り離し可能に形成される。
【００１０】試験装置９は入力ポート１０および出力ポ
ート１１を有しており、入力ポート１０および出力ポー
ト１１は、それぞれスイッチ４およびスイッチ６によっ
て、第１の処理部２に接続あるいは切り離し可能に形成
されるとともに、それぞれスイッチ５およびスイッチ７
によって、第２の処理部３に接続あるいは切り離し可能
に形成される。
ート１１を有しており、入力ポート１０および出力ポー
ト１１は、それぞれスイッチ４およびスイッチ６によっ
て、第１の処理部２に接続あるいは切り離し可能に形成
されるとともに、それぞれスイッチ５およびスイッチ７
によって、第２の処理部３に接続あるいは切り離し可能
に形成される。
【００１１】次に、上記実施例の動作を説明する。先
ず、ＣＰＵ装置８が第１の処理部２によって処理され
て、本稼働されているときに、第２の処理部３のソフト
ウェアおよびデータをメンテナンスする場合について説
明する。この場合には、第１の処理部２はスイッチ４お
よびスイッチ６によって情報送受信部１に接続されると
ともに、第２の処理部３はスイッチ５およびスイッチ７
が開路して、情報送受信部１および試験装置９のいずれ
にも接続されていない。
ず、ＣＰＵ装置８が第１の処理部２によって処理され
て、本稼働されているときに、第２の処理部３のソフト
ウェアおよびデータをメンテナンスする場合について説
明する。この場合には、第１の処理部２はスイッチ４お
よびスイッチ６によって情報送受信部１に接続されると
ともに、第２の処理部３はスイッチ５およびスイッチ７
が開路して、情報送受信部１および試験装置９のいずれ
にも接続されていない。
【００１２】この状態で、第２の処理部３のソフトウェ
アおよびデータに対して、メンテナンスを実施する。メ
ンテナンス終了後、トランザクションデータを整合させ
るために、第１の処理部２のトランザクションデータを
第２の処理部３にコピーする。この後、スイッチ５およ
びスイッチ７を試験装置９の入力ポート１０および出力
ポート１１にそれぞれ接続して、試験装置９と第２の処
理部３との間でテストデータの送受信を行わせることに
より、テストを実施する。なお、第１の処理部２は、こ
の間も情報送受信部１による外部装置との送受信の処理
を第２の処理部３とは独立して実行しているので、ＣＰ
Ｕ装置８の本稼働の機能はなんら影響を受けることはな
い。
アおよびデータに対して、メンテナンスを実施する。メ
ンテナンス終了後、トランザクションデータを整合させ
るために、第１の処理部２のトランザクションデータを
第２の処理部３にコピーする。この後、スイッチ５およ
びスイッチ７を試験装置９の入力ポート１０および出力
ポート１１にそれぞれ接続して、試験装置９と第２の処
理部３との間でテストデータの送受信を行わせることに
より、テストを実施する。なお、第１の処理部２は、こ
の間も情報送受信部１による外部装置との送受信の処理
を第２の処理部３とは独立して実行しているので、ＣＰ
Ｕ装置８の本稼働の機能はなんら影響を受けることはな
い。
【００１３】試験装置９でのテストデータによるテスト
が完了した後、再度、第１の処理部２のトランザクショ
ンデータを第２の処理部３にコピーし、スイッチ７を試
験装置９の出力ポート１１から切り離して、情報送受信
部１に接続することにより、本稼働データでのテストを
実施する。すなわち、本稼働データは情報送受信部１か
らスイッチ７を介して、第２の処理部３へ入力され、第
２の処理部３からの出力データはスイッチ５を介して、
試験装置９の入力ポート１０に送信されるので、これを
試験装置９でモニタして、不具合がないかのチェックを
行う。万一、この状態で不具合が発見されても、第２の
処理部３の出力データは、情報送受信部１には送信され
ておらず、本稼働には使用されていないため、本稼働に
は一切影響しない。
が完了した後、再度、第１の処理部２のトランザクショ
ンデータを第２の処理部３にコピーし、スイッチ７を試
験装置９の出力ポート１１から切り離して、情報送受信
部１に接続することにより、本稼働データでのテストを
実施する。すなわち、本稼働データは情報送受信部１か
らスイッチ７を介して、第２の処理部３へ入力され、第
２の処理部３からの出力データはスイッチ５を介して、
試験装置９の入力ポート１０に送信されるので、これを
試験装置９でモニタして、不具合がないかのチェックを
行う。万一、この状態で不具合が発見されても、第２の
処理部３の出力データは、情報送受信部１には送信され
ておらず、本稼働には使用されていないため、本稼働に
は一切影響しない。
【００１４】このテストで不具合が発生しなかった場合
には、スイッチ５を試験装置９の入力ポート１０から切
り離して、情報送受信部１に接続し、スイッチ４および
スイッチ６を開路して、第１の処理部２を情報送受信部
１から切り離すことにより、第１の処理部２と第２の処
理部３とが入れ替わり、第２の処理部２によって本稼働
の処理が行われて、メンテナンスおよびテストが完了す
る。なお、第１の処理部２のメンテナンスおよびテスト
は、上記第２の処理部３と全く同様に行えばよいので、
その説明は省略する。
には、スイッチ５を試験装置９の入力ポート１０から切
り離して、情報送受信部１に接続し、スイッチ４および
スイッチ６を開路して、第１の処理部２を情報送受信部
１から切り離すことにより、第１の処理部２と第２の処
理部３とが入れ替わり、第２の処理部２によって本稼働
の処理が行われて、メンテナンスおよびテストが完了す
る。なお、第１の処理部２のメンテナンスおよびテスト
は、上記第２の処理部３と全く同様に行えばよいので、
その説明は省略する。
【００１５】また、上記実施例では、第１の処理部２お
よび第２の処理部３の二つを設けたが、ＣＰＵ装置８の
信頼性を向上するために、三つ以上設けてもよい。
よび第２の処理部３の二つを設けたが、ＣＰＵ装置８の
信頼性を向上するために、三つ以上設けてもよい。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ装置が接続されたシステムを停止することなく、
しかも稼働中のシステムに一切の影響を与えずに、メン
テナンスおよびそのテストを実施することが可能とな
る。
ＣＰＵ装置が接続されたシステムを停止することなく、
しかも稼働中のシステムに一切の影響を与えずに、メン
テナンスおよびそのテストを実施することが可能とな
る。
【図１】本発明のＣＰＵ装置の一実施例を示す構成図で
ある。
ある。
１ 情報送受信部 ２ 第１の処理部 ３ 第２の処理部 ４ 第１の処理部２からの出力データ用のスイッチ ５ 第２の処理部３からの出力データ用のスイッチ ６ 第１の処理部２への入力データ用のスイッチ ７ 第２の処理部３への入力データ用のスイッチ ８ ＣＰＵ装置 ９ 試験装置 １０ 入力ポート １１ 出力ポート
Claims (1)
- 【請求項１】外部装置との間で、情報の送受信を行う情
報送受信部と、その処理を行う処理部とを備えたＣＰＵ
装置において、 前記処理部は同一処理機能および同一データ構造を有す
る独立した複数の処理部で形成されるとともに、 これら複数の処理部がそれぞれスイッチにより、前記情
報送受信部と、前記処理部のソフトウェアおよびデータ
のメンテナンス後のテストを行う試験装置とに、接続あ
るいは切り離し可能に形成された、 ことを特徴とするＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055355A JPH09231097A (ja) | 1996-02-20 | 1996-02-20 | Ｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055355A JPH09231097A (ja) | 1996-02-20 | 1996-02-20 | Ｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231097A true JPH09231097A (ja) | 1997-09-05 |
Family
ID=12996201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8055355A Pending JPH09231097A (ja) | 1996-02-20 | 1996-02-20 | Ｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09231097A (ja) |
-
1996
- 1996-02-20 JP JP8055355A patent/JPH09231097A/ja active Pending
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