JPH09231380A - グラフィカル・イメージ処理のための累算バッファの方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 イメージ処理に使用される累算バッファ機構
の効率をさらに高めること。 【解決手段】 累算バッファに格納されたカラー画素の
さまざまな成分と、フレーム・バッファ内のカラー画素
の該当する成分が、区分乗算演算および区分加算演算で
実質的に同時に処理される。累算バッファ重さが、区分
乗算演算で実質的に同時にバッファ画素の各成分に乗算
される。加重バッファ画素は、一部の実施例では、プロ
セッサによって効果的に処理できる累算バッファ重さの
範囲を効果的に増やすために調節される。プロセッサの
別々のロード・アンド・ストア・ユニットは、プロセッ
サの算術処理ユニットでの後続処理のためにフレーム・
バッファと累算バッファから次フレーム画素と次累算バ
ッファ画素を取り出し、その間に、算術処理ユニット
は、前に取り出されたフレーム画素と累算バッファ画素
を実質的に同時に処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムでのグラフィカル・イメージ処理に関し、具体的
には、複数の算術演算を同時並列に実行できるプロセッ
サを有するコンピュータで実施される、特に効率的な累
算機構に関する。

【０００２】

【従来の技術】累算バッファは、アンチエイリアシン
グ、モーション・ブラー、奥行き感の強調、ソフト・シ
ェーディングを含む多数の効果を達成するために、グラ
フィカル・イメージ処理に使用される。一般に、累算バ
ッファは、複数のフレームを組み合わせて合成フレーム
を作るのに使用される。複数のフレームのそれぞれは、
通常は、フレームの各画素について、累算バッファの対
応画素とその画素の加重平均を計算することによって、
累算バッファを用いて合成される。上に掲げた効果のそ
れぞれは、単一のグラフィカル・イメージをわずかに変
更してわずかに異なる複数のフレームを作成し、累算バ
ッファ内でこれらのフレームを累算することによって達
成される。

【０００３】エイリアシングとは、ラスタ化されたイメ
ージで表現されるグラフィカル・オブジェクトのぎざぎ
ざのエッジを指す。たとえば、傾いた直線すなわち、完
全に水平でも完全に垂直でもない直線は、コンピュータ
・ディスプレイ装置の画素の長方形の格子で表示された
時にぎざぎざに見える。このぎざぎざは、浮動小数点値
を整数の画素アドレスに丸めた結果である。アンチエイ
リアシングとは、通常は、ぎざぎざなエッジの外見を取
り除くためにグラフィカル・オブジェクトまたはイメー
ジをグラフィカルに変更することを指す。累算バッファ
は、イメージの「ジッタリング」によってエイリアス除
去されたイメージを作るのに使用される。言い換える
と、グラフィカル・イメージは、累算バッファにレンダ
リングされる。その後、そのグラフィカル・イメージを
１画素未満の量だけ平行移動し、もう一度レンダリング
して、わずかに平行移動されたフレームを作る。平行移
動されたグラフィカル・イメージをレンダリングする
と、さまざまなグラフィカル・オブジェクトのさまざま
なエッジのぎざぎざが、わずかに異なる位置に現れるよ
うになる。その後、わずかに平行移動されたフレーム
を、累算バッファ内の前にレンダリングされたフレーム
と累算し、その結果のフレームを累算バッファに格納す
る。グラフィカル・イメージのフレームの平行移動、レ
ンダリングおよび累算は、複数回、たとえば６０回繰り
返される。その結果は、グラフィカル・イメージ内のグ
ラフィカル・オブジェクトのエッジのぎざぎざが滑らか
になった、複数のフレームの平均となり、滑らかなエッ
ジの外見がもたらされる。

【０００４】累算バッファは、同様の形で、移動するグ
ラフィカル・オブジェクトのぶれ（ブラー）を作るのに
使用される。コンピュータが生成するアニメーションで
は、移動する物体にブラーがない、すなわち、非常に鋭
いエッジを有するように見えることがしばしばである。
非常に鋭いエッジを有するオブジェクトが、テレビジョ
ン画面や映画スクリーンまたはモーション・ビデオ表示
中のコンピュータ・ディスプレイ装置ですばやく移動す
ると、見た目が非常に不自然で目障りになる。移動する
物体の自然なブラーを達成するためには、移動中の物体
のグラフィカル・イメージを、物体がその移動経路上の
異なる位置にある状態で繰返しレンダリングして、結果
のフレームを累算バッファに累算する。その結果の累算
されたフレームには、グラフィカル・オブジェクトの移
動の経路に沿ってぼけた移動するグラフィカル・オブジ
ェクトのイメージが含まれ、かなり自然で満足のゆく動
画ビデオ表示が含まれる。

【０００５】累算バッファは、３次元グラフィカル・イ
メージの奥行き感を強調するのにも使用される。奥行き
感は、視点に近いグラフィカル・オブジェクトを鮮明に
保ちながら、視点から遠いグラフィカル・オブジェクト
をぼかすことによって強調される。この結果は、わずか
に異なるパースペィティブから３次元イメージを繰り返
しレンダリングすることによって達成される。３次元グ
ラフィカル・イメージのパースペィティブを変更する
と、視点から近い物体に対して視点から遠い物体が相対
的に大きく移動する結果となる。したがって、わずかに
異なるパースペィティブに対応するフレームを累算する
と、視点からのグラフィカル・オブジェクトの距離に実
質的に比例する、グラフィカル・オブジェクトのぼけが
もたらされる。したがって、レンダリングされ、累算さ
れたグラフィカル・イメージの奥行き感が、かなり強調
される。

【０００６】累算バッファは、さらに、レンダリングさ
れたグラフィカル・イメージの陰影を柔らかくするのに
も使用される。３次元グラフィカル・イメージをレンダ
リングする際のコンピュータの精度が原因で、そのよう
なレンダリングされたグラフィカル・イメージに描かれ
る陰影は、特に鋭く、不自然で超自然的な外見のグラフ
ィカル・イメージがもたらされる。このようなグラフィ
カル・イメージの陰影は、グラフィカル・イメージの照
明特性を定義するさまざまな仮想光源のそれぞれの位置
をわずかに変更してグラフィカル・イメージを繰り返し
レンダリングし、結果のフレームを累算バッファで累算
することによって柔らかくなる。各フレームは、わずか
に異なる光源位置に対応するので、各フレームの陰影
は、わずかに異なる位置にある。したがって、累算バッ
ファに累算されたフレームは、より拡散した光源から得
られたかのように柔らかい陰影を有する。結果として表
示されるグラフィカル・イメージは、より自然で現実的
になる。

【０００７】グラフィカル・イメージが１０００行×１
０００列もの大きさの画素の長方形の格子になることは
一般的である。このようなグラフィカル・イメージは、
１００万画素を有する。グラフィカル・イメージがカラ
ーの場合、各画素が４つの成分すなわち、赤、緑、青お
よびαを有する。グラフィカル・イメージの１つの画素
の各成分を累算バッファに格納された画素と累算するに
は、通常は、２回のメモリ読取り動作、２回の乗算演
算、１回の加算演算および１回のメモリ・ストア動作が
必要である。カラー画素の４成分を読み取るには、通常
は、メモリからの３２ビット・ワードの１回の読取り
と、３２ビット・ワードから８ビット成分のそれぞれを
分解するための約１１個のコンピュータ命令の実行が必
要である。したがって、１画素あたり４成分で１００万
画素を有する単一のグラフィカル・イメージを累算する
には、２００万回の読取り動作、２２００万回の分解用
コンピュータ命令の実行、８００万回の乗算演算、４０
０万回の加算演算および４００万回のストア動作が必要
である。

【０００８】

【発明が解決しようとする課題】単一のエイリアス除去
されたカラー・グラフィカル・イメージを作るために、
６０枚ものフレームを累算することが一般的であるが、
これには、１億２千万回の読取り動作、１３億２千万回
の分解用コンピュータ命令の実行、４億８千万回の乗算
演算、２億４千万回の加算演算および２億４千万回のス
トア動作が必要である。したがって、累算バッファを使
用するイメージ処理は、かなりのコンピュータ資源を必
要とする。したがって、イメージ処理に使用される累算
バッファ機構の効率をさらに高めることが、当業界で必
要である。

【０００９】

【課題を解決するための手段】本発明によれば、累算バ
ッファに画素データを累算する際の効率が、累算バッフ
ァに格納されるカラー画素のさまざまな成分と、フレー
ム・バッファ内のカラー画素の該当する成分とを区分乗
算演算および区分加算演算で実質的に同時に処理するこ
とによって、かなり改善される。累算バッファ重さは、
区分乗算演算で実質的に同時にバッファ画素の各成分に
実質的に乗算される。１実施例では、（ｉ）区分乗算演
算に、累算バッファ重さの上位部分とバッファ画素の各
成分を乗算して第１部分加重バッファ画素を形成する第
１区分乗算演算と、（ｉｉ）下位部分とバッファ画素の
各成分を乗算して第２部分加重バッファ画素を形成する
第２区分乗算演算と、（ｉｉｉ）第１部分加重バッファ
画素と第２部分加重バッファ画素を加算して加重バッフ
ァ画素を作る区分加算演算が含まれる。

【００１０】一部のプロセッサが区分乗算演算を実行で
きる精度の制約が原因で、加重バッファ画素は、一部の
実施例で、そのプロセッサによって効果的に処理できる
累算バッファ重さの範囲を効果的に増やすために調節さ
れる。たとえば、１実施例では、プロセッサが、約−
０．５から約０．５までの範囲の累算バッファ重さを処
理でき、加重バッファ画素を２倍にして、累算バッファ
重さの有効範囲を少なくとも約０．０から約１．０まで
の範囲に広げる。

【００１１】フレーム画素を累算バッファ画素と累算す
る効率をさらに高めるために、プロセッサの別のロード
・ストア・ユニットが、プロセッサの算術処理ユニット
での後続処理のため、フレーム・バッファから次のフレ
ーム画素を、累算バッファから次の累算バッファ画素を
取り出し、算術処理ユニットは、実質的にこれと同時
に、前に取り出されたフレーム画素と累算バッファ画素
を処理する。

【００１２】本発明の１実施例によれば、１つのフレー
ム画素を１つの累算バッファ画素と累算するのに必要な
命令サイクル数が、約２４から約４命令サイクルに減少
する。したがって、本発明は、従来の累算技法および機
構に対するかなりの改良を提示する。

【００１３】

【発明の実施の形態】本発明によれば、プロセッサ内の
多重パイプラインを新規の形で使用して、１つまたは複
数のソース・オブジェクト１２０（図１）のレンダリン
グされたイメージが累算バッファ１３０内により効率的
に累算される。そのようなイメージが累算されるコンピ
ュータ・システム１００は、通常は図示の構造である。
コンピュータ・システム１００には、バス１０６を介し
てメモリ１０４に結合されるプロセッサ１０２が含まれ
る。プロセッサ１０２は、下で詳細に説明するが、コン
ピュータ命令をメモリ１０４から取り出し、実行し、こ
の取り出され実行される命令に従って、メモリ１０４か
らデータを読み取り、メモリ１０４にデータを書き込
む。

【００１４】メモリ１０４には、一般に、制限なしに、
ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メ
モリ（ＲＯＭ）および、磁気記憶装置や光記憶装置など
の記憶媒体を含む二次記憶を含む、あらゆる種類のメモ
リを含めることができる。メモリ１０４に記憶されるの
は、（ｉ）ソース・オブジェクト１２０、（ｉｉ）累算
バッファ１３０および（ｉｉｉ）表示バッファ１４０で
ある。さらに、イメージ・プロセッサ１１４は、メモリ
１０４からプロセッサ１０２内で実行されるコンピュー
タ・プロセスである。イメージ・プロセッサ１１４に
は、ソース・オブジェクト１２０を読み取り、ソース・
オブジェクト１２０のコンピュータ・ディスプレイ装置
１５０内でのグラフィカル表現を表す画素データの１つ
または複数のフレームをレンダリングするレンダリング
・エンジン１１２が含まれる。イメージ・プロセッサ１
１４には、アキュムレータ１１０も含まれる。レンダリ
ング・エンジン１１２は、下でより完全に説明する形
で、累算バッファ１３０および表示バッファ１４０での
累算のため、フレーム１２２などのフレームをアキュム
レータ１１０に渡す。表示バッファ１４０の内容は、コ
ンピュータ・ディスプレイ装置１５０に表示される。

【００１５】メモリ１０４から取り出され、プロセッサ
１０２によって実行されるコンピュータ命令に従って、
プロセッサ１０２は、１つまたは複数の入力装置１６０
から、ユーザによって生成されたコマンド信号を受け取
り、表示データおよび制御信号をコンピュータ・ディス
プレイ装置１５０に送る。入力装置１６０のそれぞれ
は、制限なしに、キーボード、キーパッド、または、ト
ラックボール、マウス、サムホイール、ライトペン、デ
ィジタル・タブレットなどのポインティング装置を含
む、任意のコンピュータ入力装置とすることができる。
コンピュータ・ディスプレイ装置１５０には、制限なし
に、陰極線管（ＣＲＴ）、発光ダイオード（ＬＥＤ）デ
ィスプレイまたは液晶ディスプレイ（ＬＣＤ）を含む、
あらゆる種類のコンピュータ・ディスプレイ装置を含め
ることができる。イメージ・プロセッサ１１４は、コン
ピュータ・ディスプレイ装置１５０にプロンプト・デー
タを表示することによって、時々ユーザにレンダリング
・エンジン１１２の特定の動作特性を選択するように促
し、入力装置１６０からプロセッサ１０２を介して受け
取られる、レンダリング・エンジン１１２の特定の動作
特性を指定する制御信号に応答して、レンダリング・エ
ンジン１１２の特定の動作特性を確立する。コンピュー
タ・ディスプレイ装置１５０は、表示バッファ１４０の
内容を継続的に表示する。イメージ・プロセッサ１１４
は、ソース・オブジェクト１２０のレンダリングされた
複数のフレームを累算バッファ１３０に累算した後に、
最後のフレームを表示バッファ１４０に累算するか、累
算バッファ１３０の内容を表示バッファ１４０にコピー
するかのいずれかを行って、これによってコンピュータ
・ディスプレイ装置１５０内の表示バッファ１４０の内
容の表示を、累算されたグラフィカル・イメージ１５２
としてユーザに表示する。

【００１６】イメージ処理の概要 上で述べたように、レンダリング・エンジン１１２は、
１回または複数回ソース・オブジェクト１２０をレンダ
リングし、そのたびに結果のフレームを累算のためアキ
ュムレータ１１０に送る。レンダリング・エンジン１１
２の処理を、論理流れ図２００（図２）に示す。論理流
れ図２００によれば、処理はステップ２０２で開始され
る。ステップ２０２では、レンダリング・エンジン１１
２（図１）が、アキュムレータ１１０に制御信号を送
り、これによって、アキュムレータ１１０が、累算バッ
ファ１３０を初期設定する。たとえば、アキュムレータ
１１０は、累算バッファ１３０の各画素の各成分の値が
特定の値、たとえば０になるように、累算バッファ１３
０を初期設定することができる。

【００１７】処理はステップ２０４（図２）に進んで、
レンダリング・エンジン１１２（図１）が、複数のジッ
タ・パラメータを決定する。ジッタ・パラメータには、
累算されるフレームのそれぞれが互いにどのように異な
るのかを定義するデータが含まれる。たとえば、イメー
ジ・プロセッサ１１４が、ソース・オブジェクト１２０
のエイリアス除去されたレンダリングのためにアキュム
レータ１１０と累算バッファ１３０を使用する場合、ジ
ッタ・パラメータには、（ｉ）累算されるフレーム数、
（ｉｉ）累算の前にフレームのそれぞれを平行移動する
特定のオフセット、（ｉｉｉ）フレームのそれぞれの、
下で詳細に説明する特定のフレーム重さおよびバッファ
重さおよび（ｉｖ）累算バッファ１３０と表示バッファ
１４０のどちらが累算された画素データの宛先になる
か、を指定するデータが含まれる。ジッタ・パラメータ
の組のそれぞれによって、具体的なジッタが定義される
が、これは、特定のジッタ・パラメータの組に従うソー
ス・オブジェクト１２０のレンダリングであり、アキュ
ムレータ１１０によって累算される。

【００１８】処理は、ループ・ステップ２０６（図２）
に進み、このステップとｎｅｘｔステップ２１４があい
まって、ジッタのそれぞれが処理されるループが定義さ
れる。ステップ２０４で決定されたジッタのそれぞれに
ついて、処理はステップ２０８に進んで、ループ・ステ
ップ２０６およびｎｅｘｔステップ２１４によって定義
されるループを繰り返すが、このループでは、処理され
るジッタを対象ジッタと称する。各ジッタを処理し終え
たならば、論理流れ図２００による処理は終了する。

【００１９】ステップ２０８では、レンダリング・エン
ジン１１２（図１）が、対象ジッタのジッタ・パラメー
タに対応するレンダリング・パラメータを決定する。ス
テップ２０８の次のステップ２１０では、レンダリング
・エンジン１１２が、ステップ２０８で決定されたレン
ダリング・パラメータに従って、ソース・オブジェクト
１２０をレンダリングする。ソース・オブジェクト１２
０のレンダリングは、通常のものであり、本明細書では
これ以上説明しない。ソース・オブジェクト１２０をレ
ンダリングする際に、レンダリング・エンジン１１２
は、ソース・オブジェクト１２０が描かれたグラフィカ
ル・イメージを定義する画素データを含むフレーム１２
２を作る。処理は、ステップ２１０からステップ２１２
に進み、レンダリング・エンジン１１２は、対象ジッタ
の選択されたジッタ・パラメータとフレーム１２２をア
キュムレータ１１０に送り、これによって、アキュムレ
ータ１１０に、ジッタ・パラメータに従って累算バッフ
ァ１３０または表示バッファ１４０のいずれかにフレー
ム１２２を累算させる。ステップ２１２から、処理はｎ
ｅｘｔステップ２１４を介してループ・ステップ２０６
に進み、ループ・ステップ２０６およびｎｅｘｔステッ
プ２１４によって定義されるループに従って次のジッタ
を処理する。

【００２０】アキュムレータ１１０による処理 アキュムレータ１１０（図１）による累算バッファ１３
０へのフレーム１２２の累算を、論理流れ図３００（図
３）に示す。この処理は、ステップ３０２から始まる。
ステップ３０２では、アキュムレータ１１０が、レンダ
リング・エンジン１１２から受け取ったジッタ・パラメ
ータによって定義される宛先バッファのサイズにフレー
ム１２２をクリッピングする。１実施例では、累算バッ
ファ１３０と表示バッファ１４０がサイズにおいて同一
であり、フレーム１２２は、累算バッファ１３０および
表示バッファ１４０のサイズにクリッピングされる。処
理はステップ３０４に進み、レンダリング・エンジン１
１２から受け取ったジッタ・パラメータから、フレーム
重さおよびバッファ重さが構築される。フレーム重さと
は、累算中にフレーム１２２に与えられる重さであり、
バッファ重さとは、累算中に累算バッファ１３０に与え
られる重さである。フレーム重さ、バッファ重さおよび
累算中のこれらの使用を、下でより完全に説明する。

【００２１】処理は、ループ・ステップ３０６に進む
が、ループ・ステップ３０６は、ｎｅｘｔステップ３１
６とあいまって、クリッピングされたフレーム１２２の
各行が処理されるループを定義する。ループ・ステップ
３０６とｎｅｘｔステップ３１６のループの繰り返しの
それぞれで処理される行を、対象行と称する。フレーム
１２２の行のそれぞれについて、処理は、ループ・ステ
ップ３０６からループ・ステップ３０８に進み、その
後、論理流れ図３００による処理は、ループ・ステップ
３０６から終了する。

【００２２】ループ・ステップ３０８とｎｅｘｔステッ
プ３１４は、クリッピングされたフレーム１２２の対象
行の各画素が処理されるループを定義する。ループ・ス
テップ３０８とｎｅｘｔステップ３１４のループの繰り
返しのそれぞれで処理される画素を、対象画素と称す
る。対象行の画素のそれぞれについて、処理は、ループ
・ステップ３０８からステップ３１０に進み、その後、
ｎｅｘｔステップ３１６を介してループ・ステップ３０
６に進んで、フレーム１２２の次の行が処理される。

【００２３】ステップ３１０では、アキュムレータ１１
０が、フレーム１２２から対象画素を取り出し、累算バ
ッファ１３０から対応バッファ画素を取り出す。１実施
例では、累算バッファ１３０の対応バッファ画素が、フ
レーム１２２の対象画素と実質的に同一のデバイス座標
を有する。処理は、ステップ３１２に進み、アキュムレ
ータ１１０が、対象画素とバッファ画素を累算して累算
画素を作り、累算画素を宛先バッファすなわち、レンダ
リング・エンジン１１２から受け取ったジッタ・パラメ
ータによって指定される、累算バッファ１３０または表
示バッファ１４０のいずれかに格納する。対象画素とバ
ッファ画素は、下の式（１）に従って累算される。 （累算画素）＝ｗ_b・（バッファ画素）＋ｗ_f・（対象画素） （１）

【００２４】式（１）において、ｗ_b はバッファ重さ、
ｗ_f はフレーム重さである。

【００２５】下でより完全に説明するが、プロセッサ１
０２は、単一のデータ・ワードを複数に区分した数が同
時並列に処理される区分算術演算を実行する。１実施例
では、フレーム１２２の１画素が、４つの８ビット符号
なし整数に区分される３２ビット・ワードであり、累算
バッファ１３０の１画素が、４つの１６ビット符号付き
固定小数点数に区分される６４ビット・ワードである。

【００２６】上で述べたように、アキュムレータ１１０
は、ステップ３１２で、上の式（１）に従って、フレー
ム１２２の対象画素と累算バッファ１３０の対応バッフ
ァ画素から累算画素を計算する。ステップ３１２を、論
理流れ図３１２（図４）として詳細に示す。論理流れ図
３１２によれば、累算バッファ１３０（図１）からのバ
ッファ画素データ・ワード５０２（図５）には、４つの
区分１６ビット固定小数点数が含まれ、これらは、バッ
ファ画素データ・ワード５０２が表す累算画素の赤、
緑、青およびα成分に対応する区分成分５０２Ｒ、５０
２Ｇ、５０２Ｂおよび５０２Ａと称する。論理流れ図３
１２（図４）に従う処理は、ステップ４０２、４０４お
よび４０６から始まり、ここで、アキュムレータ１１０
（図１）は、プロセッサ１０２にコンピュータ命令を発
行して、上で述べたようにレンダリング・エンジン１１
２によって指定されたバッファ重さを区分成分５０２
Ｒ、５０２Ｇ、５０２Ｂおよび５０２Ａのそれぞれに乗
算する。

【００２７】１実施例では、プロセッサ１０２が、本明
細書でＭＵＬ８ＳＵＸ１６演算と称する区分乗算演算を
実行する。この演算では、第１の６４ビット・ワードの
４つの区分１６ビット数のそれぞれの符号付きの上位８
ビットが、第２の６４ビット・ワードの該当する対応す
る１６ビット符号付き固定小数点数と乗算される。プロ
セッサ１０２は、区分乗算のそれぞれの結果を、第３の
６４ビット・ワードの該当する区分１６ビット固定小数
点数に格納する。この実施例では、プロセッサ１０２
が、本明細書でＭＵＬ８ＵＬＸ１６演算と称するもう１
つの区分乗算演算も実行する。この演算では、第１の６
４ビット・ワードの４つの区分１６ビット固定小数点数
のそれぞれの符号なしの下位８ビットが、第２の６４ビ
ット・ワードの該当する対応する区分１６ビット固定小
数点数と乗算される。プロセッサ１０２は、区分乗算の
それぞれの結果を、第３の６４ビット・ワードの該当す
る区分１６ビット固定小数点数に格納する。プロセッサ
１０２は、さらに、本明細書でＦＰＡＤＤ１６演算と称
する区分加算演算を実行する。この演算では、２つの６
４ビット・ワードのそれぞれの区分１６ビット固定小数
点数が加算され、結果の区分和が、それぞれ第３の６４
ビット・ワードの該当する区分１６ビット固定小数点数
に格納される。

【００２８】この実施例では、（ｉ）ステップ４０２で
ＭＵＬ８ＳＵＸ１６演算を使用して第１の６４ビット・
ワードと第２の６４ビット・ワードを乗算して、第１の
区分積を作り、（ｉｉ）ステップ４０４でＭＵＬ８ＵＬ
Ｘ１６演算を使用して第１の６４ビット・ワードと第２
の６４ビット・ワードを乗算して、第２の区分積を作
り、（ｉｉｉ）ステップ４０６でＦＰＡＤＤ１６演算を
使用して第１の区分積と第２の区分積を加算することに
よって、第１の６４ビット・ワードの４つに区分された
１６ビット数に、該当する第２の６４ビット・ワードの
４つに区分された１６ビット固定小数点数を同時並列に
乗算することができる。ＦＰＡＤＤ１６演算の結果は、
第１の６４ビット・ワードと第２の６４ビット・ワード
の区分積であり、この区分積の４つの区分１６ビット固
定小数点数は、第１および第２の６４ビット・ワードの
それぞれの区分１６ビット固定小数点数の積である。

【００２９】上で簡単に説明したステップ３０４では、
アキュムレータ１１０（図１）が、１６ビット固定小数
点数としてバッファ重さをフォーマットし、その１６ビ
ット固定小数点数を６４ビット・バッファ重さデータ・
ワード６０２（図６）の４つに区分された１６ビット数
のそれぞれにパックすることによって、区分された６４
ビット・バッファ重さデータ・ワード６０２を作る。Ｍ
ＵＬ８ＳＵＸ１６、ＭＵＬ８ＵＬＸ１６およびＦＰＡＤ
Ｄ１６演算を使用することによって、プロセッサ１０２
は、バッファ画素データ・ワード５０２の４つの成分の
すべてに、６４ビット・バッファ重さデータ・ワード６
０２の該当する区分１６ビット固定小数点バッファ重さ
を、３命令サイクルで乗算する。

【００３０】図７および図９に、プロセッサ１０２によ
るＭＵＬ８ＳＵＸ１６およびＭＵＬ８ＵＬＸ１６演算の
具体的な実施例を示す。図７は、ＭＵＬ８ＳＵＸ１６演
算でのバッファ画素データ・ワード５０２（図５）の単
一の区分成分５０２Ａと６４ビット・バッファ重さデー
タ・ワード６０２（図６）の単一の区分バッファ重さ６
０２Ａの処理を示す図である。区分成分５０２Ｒおよび
区分バッファ重さ６０２Ｒ、５０２Ｇおよび６０２Ｇ、
５０２Ｂおよび６０２Ｂのそれぞれは、図７に示された
論理機構に直接に類似した、プロセッサ１０２内の複製
論理機構によって同時に処理される。したがって、区分
成分５０２Ａとこれに対応する区分バッファ重さ６０２
Ａの処理の以下の説明は、区分成分５０２Ｒ、５０２Ｇ
および５０２Ｂと該当する区分バッファ重さ６０２Ｒ、
６０２Ｇおよび６０２Ｂの同時処理に同様に適用可能で
ある。

【００３１】プロセッサ１０２には、乗算論理機構７０
２Ａが含まれ、乗算論理機構７０２Ａは、区分バッファ
重さ６０２Ａの上位８ビットを符号付き８ビット整数と
して扱い、区分バッファ重さ６０２Ａの上位８ビットと
１６ビットの区分成分５０２Ａの乗算を行う。この乗算
の結果が、２４ビットのデータ・ワード７０４Ａであ
る。プロセッサ１０２には、データ・ワード７０４Ａの
上位１６ビットをデータ・ワード７０４Ａから分解し、
データ・ワード７０４Ａの下位８ビットに従ってこれを
丸めるフィルタ７０８Ａが含まれる。フィルタ７０８Ａ
による分解と丸めの結果は、６４ビット・ワード７０６
（図８）の区分１６ビット固定小数点数７０６Ａに格納
される。

【００３２】図９は、バッファ画素データ・ワード５０
２（図５）の単一の区分成分５０２Ａと６４ビット・バ
ッファ重さデータ・ワード６０２（図６）の単一の区分
バッファ重さ６０２ＡのＭＵＬ８ＵＬＸ１６演算での処
理を示す図である。区分成分５０２Ｒ、５０２Ｇおよび
５０２Ｂのそれぞれは、区分バッファ重さ６０２Ｒ、６
０２Ｇおよび６０２Ｂのそれぞれと共に、図９に示され
た論理機構に直接に類似した、プロセッサ１０２内の複
製論理機構によって同時に処理される。したがって、１
６ビット固定小数点数である区分成分５０２Ａおよびこ
れに対応する区分バッファ重さ６０２Ａの処理の以下の
説明は、区分成分５０２Ｒ、５０２Ｇおよび５０２Ｂ
と、該当する区分バッファ重さ６０２Ｒ、６０２Ｇおよ
び６０２Ｂの同時処理に同様に適用可能である。

【００３３】プロセッサ１０２には、区分バッファ重さ
６０２Ａの下位８ビットを符号なし８ビット整数として
扱い、これに１６ビットの区分成分５０２Ａを乗算する
整数乗算演算を実行する乗算論理機構９０２Ａが含まれ
る。この乗算の結果が、２４ビットのデータ・ワード９
０４Ａである。プロセッサ１０２には、フィルタ９０８
Ａが含まれ、これによって、データ・ワード９０４Ａの
上位８ビットが、（ｉ）データ・ワード９０４Ａから分
解され、（ｉｉ）データ・ワード９０４Ａの下位１６ビ
ットに従って丸められ、（ｉｉｉ）区分バッファ重さ６
０２Ａの符号に従って１６ビットに符号拡張される。言
い換えると、フィルタ９０８Ａは、（ｉ）区分バッファ
重さ６０２Ａが負の場合にはデータ・ワード９０４Ａの
丸められた上位８ビットの１６ビットの２の補数か、
（ｉｉ）区分バッファ重さ６０２Ａが負でない場合には
データ・ワード９０４Ａの丸められた上位８ビットに等
しい１６ビットの数を作る。フィルタ９０８Ａが作る１
６ビットの数は、区分された６４ビット・ワード９０６
（図１０）の区分１６ビット固定小数点数９０６Ａに格
納される。

【００３４】バッファ画素データ・ワード５０２のそれ
ぞれの区分バッファ重さと区分成分の４つの区分１６ビ
ット積を作るために、６４ビット・ワード７０６（図
８）および６４ビット・ワード９０６（図１０）を、ス
テップ４０６（図４）でＦＰＡＤＤ１６演算を使用して
加算する。図１１に、ＦＰＡＤＤ１６演算での６４ビッ
ト・ワード７０６（図８）の単一の区分１６ビット固定
小数点数７０６Ａと６４ビット・ワード９０６（図１
０）の単一の区分１６ビット固定小数点数９０６Ａの処
理を示す。区分数７０６Ｒ、７０６Ｇおよび７０６Ｂの
それぞれは、区分数９０６Ｒ、９０６Ｇおよび９０６Ｂ
のそれぞれと共に、図１１に示された論理機構に直接に
類似した、プロセッサ１０２内の複製論理機構によって
同時に処理される。したがって、区分１６ビット固定小
数点数７０６Ａおよびこれに対応する区分１６ビット固
定小数点数９０６Ａの処理の以下の説明は、区分数７０
６Ｒ、７０６Ｇおよび７０６Ｂと、該当する区分数９０
６Ｒ、９０６Ｇおよび９０６Ｂの同時処理に同様に適用
可能である。

【００３５】プロセッサ１０２には、区分１６ビット固
定小数点数７０６Ａと区分１６ビット固定小数点数９０
６Ａを加算し、その結果を加重バッファ画素のデータ・
ワード１１０６（図１２）の区分１６ビット固定小数点
数１１０６Ａに格納する加算論理機構１１０２が含まれ
る。したがって、ステップ４０６（図４）の実行後に
は、区分されたデータ・ワード１１０６に、４つの区分
１６ビット固定小数点数すなわち、区分バッファ重さ６
０２Ｒと区分成分５０２Ｒの積を表す区分１６ビット固
定小数点数１１０６Ｒ、区分バッファ重さ６０２Ｇと区
分成分５０２Ｇの積を表す区分１６ビット固定小数点数
１１０６Ｇ、区分バッファ重さ６０２Ｂと区分成分５０
２Ｂの積を表す区分１６ビット固定小数点数１１０６
Ｂ、および、区分バッファ重さ６０２Ａと区分成分５０
２Ａの積を表す区分１６ビット固定小数点数１１０６Ａ
が含まれる。

【００３６】一般に、バッファ画素およびフレーム１２
２の画素に乗算される重さは、約０．０から約１．０ま
での範囲である。上で述べたように、ＭＵＬ８ＳＵＸ１
６演算とＭＵＬ８ＵＬＸ１６演算では、区分バッファ重
さ６０２Ｒ、６０２Ｇ、６０２Ｂおよび６０２Ａ（図
７）が符号付きであること、すなわち、区分バッファ重
さ６０２Ｒ、６０２Ｇ、６０２Ｂおよび６０２Ａの最上
位ビットが符号ビットとして予約されていることが必要
である。さらに、区分バッファ重さ６０２Ｒ、６０２
Ｇ、６０２Ｂおよび６０２Ａのそれぞれの符号付き上位
８ビットの積は、上で述べたように８ビット右にシフト
される。その結果、区分バッファ重さ６０２Ｒ、６０２
Ｇ、６０２Ｂおよび６０２Ａのそれぞれは、効果的に約
−０．５から約０．５の範囲の値を有することができ
る。

【００３７】約０．０から約１．０の範囲のバッファ重
さによるバッファ画素データ・ワード５０２の成分の乗
算を可能にするために、６４ビット・バッファ重さデー
タ・ワード６０２の区分バッファ重さのそれぞれをスケ
ーリングして、０．０のバッファ重さが、０．０の値を
有する区分バッファ重さ６０２Ｒ、６０２Ｇ、６０２Ｂ
および６０２Ａによって表され、１．０のバッファ重さ
が、約０．５の値を有する区分バッファ重さ６０２Ｒ、
６０２Ｇ、６０２Ｂおよび６０２Ａによって表されるよ
うにする。その結果、フィルタ７０８Ａによって２４ビ
ットのデータ・ワード７０４Ａから選択される１６ビッ
トの積は、フィルタ７０８Ａによって選択される１６ビ
ットの積が区分成分５０２Ａの暗黙の小数点と同一位置
の暗黙の小数点を有すると仮定すると、所望の値の半分
の値を有する。所望の値は、上で述べたスケーリングの
前に定義された区分バッファ重さ６０２Ａが表すバッフ
ァ重さと、区分成分５０２Ａの積である。

【００３８】したがって、区分バッファ重さ６０２Ｒ、
６０２Ｇ、６０２Ｂおよび６０２Ａのそれぞれで１．０
のバッファ重さの表現を可能にするために、アキュムレ
ータ１１０（図１）は、ステップ４０８（図４）で、加
重バッファ画素データ・ワード１１０６の区分積のそれ
ぞれを２倍にする。具体的に言うと、アキュムレータ１
１０（図１）は、プロセッサ１０２内でＦＰＡＤＤ１６
演算を呼び出し、加算される２つのオペランドとして加
重バッファ画素データ・ワード１１０６と、同一の加重
バッファ画素データ・ワード１１０６を供給する。その
後、結果の和が、加重バッファ画素データ・ワード１１
０６に格納され、これによって、加重バッファ画素デー
タ・ワード１１０６が効果的に２倍になる。したがっ
て、加重バッファ画素データ・ワード１１０６を２倍に
することによって、６４ビット・バッファ重さデータ・
ワード６０２の区分バッファ重さのそれぞれの有効範囲
は、約−０．５と約０．５の間から、約−１．０と約
１．０の間に調節される。その結果、約０．０から約
１．０の範囲のバッファ重さに適応する。

【００３９】処理は、ステップ４０８（図４）からステ
ップ４１０に進んで、アキュムレータ１１０（図１）
が、上で述べたようにレンダリング・エンジン１１２に
よって供給されたフレーム重さに従ってフレーム１２２
の画素データに重みをつける。ステップ４１０では、ア
キュムレータ１１０が、プロセッサ１０２にコンピュー
タ命令を発行し、これによって、プロセッサ１０２が、
ＭＵＬ８Ｘ１６ＡＬ演算を実行する。このＭＵＬ８Ｘ１
６ＡＬ演算では、対象画素データ１４０２（図１４）の
区分８ビット数のそれぞれを、フレーム重さを表す１６
ビット固定小数点数と乗算する。具体的に言うと、対象
画素データ１４０２は、４つに区分された８ビット数を
含む３２ビット・ワードであり、この８ビット数すなわ
ち区分成分１４０２Ｒ、１４０２Ｇ、１４０２Ｂおよび
１４０２Ａは、それぞれが対象画素の赤、緑、青および
αの成分を表す。フレーム重さは、３２ビットのフレー
ム重さデータ・ワード１５００の下位の１６ビットであ
るフレーム重さ１５００Ｕ（図１５）によって表され
る。

【００４０】図１５は、ＭＵＬ８Ｘ１６ＡＬ演算での対
象画素ワード１４０２（図１２）の単一の区分成分１４
０２Ａとフレーム重さ１５００Ｕの処理を示す図であ
る。区分成分１４０２Ｒ、１４０２Ｇおよび１４０２Ｂ
のそれぞれは、フレーム重さ１５００Ｕと共に、図１５
に示された論理機構に直接に類似した、プロセッサ１０
２内の複製論理機構によって同時に処理される。したが
って、区分成分１４０２Ａとフレーム重さ１５００Ｕの
処理の以下の説明は、区分成分１４０２Ｒ、１４０２Ｇ
および１４０２Ｂと、フレーム重さ１５００Ｕの同時処
理に同様に適用可能である。

【００４１】プロセッサ１０２には、フレーム重さ１５
００Ｕに区分成分１４０２Ａの８ビットを乗算する整数
乗算演算を実行する乗算論理機構１５０２Ａが含まれ
る。この乗算の結果が、２４ビットのデータ・ワード１
５０４Ａである。プロセッサ１０２には、フィルタ１５
０８Ａが含まれ、これによって、データ・ワード１５０
４Ａの上位１６ビットが、データ・ワード１５０４Ａか
ら分解され、データ・ワード１５０４Ａの下位８ビット
に従って丸められる。フィルタ１５０８Ａによる分解と
丸めの結果は、６４ビット・データ・ワード１５０６
（図１６）の区分１６ビット固定小数点数１５０６Ａに
格納される。したがって、ＭＵＬ８Ｘ１６ＡＬ演算を使
用することによって、対象画素の４つの成分のすべて
に、単一の命令サイクルでフレーム重さに従う重みがつ
けられる。

【００４２】したがって、フレーム重さによる重みをつ
けられた対象画素は、アキュムレータ１１０によるステ
ップ４１０（図４）の実行後に、６４ビット・データ・
ワード１５０６に格納される。上で述べたように、バッ
ファ重さによる重みを付けられた累算画素は、アキュム
レータ１１０によるステップ４０２ないしステップ４０
８（図４）の実行後に、６４ビットの加重バッファ画素
データ・ワード１１０６に格納される。ステップ４１２
で、アキュムレータは、図１１に関連して上で説明した
ＦＰＡＤＤ１６演算を実行することによって、それぞれ
が宛先画素の該当成分を表す４つの区分１６ビット固定
小数点数を含む６４ビット宛先画素ワードによって表さ
れる宛先画素を計算する。したがって、加重バッファ画
素と加重対象画素の４つの成分のすべてが、単一の命令
サイクルで加算される。結果の宛先画素は、上で述べた
ようにレンダリング・エンジン１１２から受け取った特
定のジッタ・パラメータによって指定されるバッファ、
すなわち、累算バッファ１３０または表示バッファ１４
０のいずれかに格納される。

【００４３】上で説明した形でバッファ画素と対象画素
を累算することによって、単一のカラー画素（したがっ
て、４成分を有する）の累算に９命令サイクルが必要に
なる。具体的にいうと、２つの読取り動作がバッファ画
素と対象画素の読取りに使用され、３つの乗算演算と３
つの加算演算が宛先カラー画素の計算に使用され、１つ
のストア動作が結果の宛先画素の格納に使用される。し
たがって、従来の累算機構では１００万画素の累算に２
４００万命令サイクルが必要であるのに対して、本発明
によれば、１００万画素を９００万命令サイクルで累算
できる。

【００４４】プロセッサ１０２のアーキテクチャによっ
てもたらされる他の改良上で説明した累算効率の改良に
加えて、プロセッサ１０２のアーキテクチャは、効率の
さらなる改善をもたらす。プロセッサ１０２を図１７に
詳細に示し、本明細書で簡単に説明するが、プロセッサ
１０２は、参照によって全体を本明細書に組み込まれる
Ｔｉｍｏｔｈｙ Ｊ．Ｖａｎ Ｈｏｏｋ．Ｌｅｓｌｉｅ
Ｄｅａｎ Ｋｏｈｎ，Ｒｏｂｅｒｔ Ｙｕｎｇの「Ａ
Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ
ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｇｒａｐｈｉｃｓ
Ｆｕｎｃｔｉｏｎｓ」と題する米国特許出願第０８／２
３６５７２号明細書（以下では「’５７２特許出願」と
呼称する）で詳細に説明されている。プロセッサ１０２
には、図示のように互いに結合された、事前取出しおよ
びディスパッチ・ユニット（ＰＤＵ）４６、命令キャッ
シュ４０、整数実行ユニット（ＩＥＵ）３０、整数レジ
スタ・ファイル３６、浮動小数点ユニット（ＦＰＵ）２
６、浮動小数点レジスタ・ファイル３８およびグラフィ
ックス実行ユニット（ＧＲＵ）２８が含まれる。さら
に、プロセッサ１０２には、図示のように互いに結合さ
れ、前に説明した要素に結合された、２つのメモリ管理
ユニット（ＩＭＭＵ４４ａおよびＤＭＭＵ４４ｂ）と、
データ・キャッシュ４２を含むロード・ストア・ユニッ
ト（ＬＳＵ）４８が含まれる。プロセッサ１０２の諸構
成要素は、コンピュータ命令、たとえばイメージ・プロ
セッサ１１４のコンピュータ命令を、パイプライン式に
取り出し、ディスパッチし、実行し、実行結果を保管す
る。

【００４５】ＰＤＵ４６は、メモリ１０４（図１）から
命令を取り出し、この命令をそれ相応にＩＥＵ３０（図
１７）、ＦＰＵ２６、ＧＲＵ２８またはＬＳＵ４８にデ
ィスパッチする。事前に取り出された命令は、命令キャ
ッシュ４０に格納される。ＩＥＵ３０（図１７）は整数
演算を実行し、ＦＰＵ２６は浮動小数点演算を実行し、
ＧＲＵ２８はグラフィックス動作を実行する。一般に、
整数オペランドおよび整数結果は、整数レジスタ・ファ
イル３６に格納されるが、浮動小数点およびグラフィッ
クスのオペランドおよび結果は、浮動小数点レジスタ・
ファイル３８に格納される。さらに、ＩＥＵ３０は、多
数のグラフィックス動作も実行し、ＬＳＵ４８のために
ロード命令またはストア命令のアドレスにアドレス空間
識別子（ＡＳＩ）を付加し、アクセスされるアドレス空
間を識別する。ＬＳＵ４８は、ロード動作およびストア
動作のすべてのアドレスを生成する。ＬＳＵ４８は、特
にグラフィックス・データ用に設計された多数のロード
動作およびストア動作もサポートする。メモリ参照は、
仮想アドレスで行われる。ＩＭＭＵ４４ａおよびＤＭＭ
Ｕ４４ｂは、仮想アドレスを物理アドレスにマッピング
する。

【００４６】ＰＤＵ４６、ＩＥＵ３０、ＦＰＵ２６整数
レジスタ・ファイル３６、浮動小数点レジスタ・ファイ
ル３８、ＩＭＭＵ４４ａ、ＤＭＭＵ４４ｂおよびＬＳＵ
４８は、’５７２特許出願でより完全に説明されている
ように、多数の構成のいずれかで互いに結合することが
できる。

【００４７】’５７２特許出願でその図８ａないし図８
ｄに関連してより完全に説明されているように、ＧＲＵ
２８は、算術処理ユニットであり、区分乗算演算と区分
加算演算を実行する。具体的にいうと、ＧＲＵ２８は、
上で説明したＭＵＬ８ＳＵＸ１６演算、ＭＵＬ８ＵＬＸ
１６演算、ＭＵＬ８Ｘ１６ＡＬ演算およびＦＰＡＤＤ１
６演算を実行する。

【００４８】上で説明したように、プロセッサ１０２に
は、４つの別々の処理ユニットすなわち、ＬＳＵ４８、
ＩＥＵ３０、ＦＰＵ２６およびＧＲＵ２８が含まれる。
これらの処理ユニットのそれぞれは、’５７２特許出願
でより完全に説明されている。これらの処理ユニット
は、並列に動作し、他の処理ユニットが異なるコンピュ
ータ命令を実行している間にそれぞれのコンピュータ命
令を実行することができる。ＧＲＵ２８は、上で説明し
た区分乗算演算と区分加算演算を実行する。’５７２特
許出願で説明されているように、ＧＲＵ２８は、２つの
別々の実行経路を有し、２つの命令を同時に実行するこ
とができる。ＧＲＵ２８は、区分加算演算を実行すると
同時に、区分乗算命令を実行することができる。上で説
明したさまざま動作を下でより完全に説明する形でパイ
プライン化することによって、累算バッファ１３０（図
１）への画素の累算の性能が強化される。

【００４９】ＧＲＵ２８（図７）は、一時に複数の区分
乗算演算または一時に複数の区分加算演算を実行するこ
とはできないが、１つの区分乗算演算と１つの区分加算
演算を実質的に同時に実行することができる。この並列
性を達成するために、命令を適当にパイプライン化する
ことによって、プロセッサ１０２がより完全に利用さ
れ、ソース・オブジェクト１２０のイメージの畳み込み
がより効率的に実行される。

【００５０】表１は、上で説明したプロセッサ１０２内
の並列性の水準を達成するためにパイプライン化された
イメージ・プロセッサ１１４のコンピュータ命令を示す
表である。表１の命令サイクル１および２では、プロセ
ッサ１０２（図１）のＬＳＵ４８が、６４ビット・バッ
ファ重さデータ・ワード６０２（図６）とフレーム重さ
データ・ワード１５００（図１５）をアキュムレータ１
１０から受け取る。命令サイクル３に、ＬＳＵ４８が、
累算バッファ１３０からバッファ画素を取り出す。命令
サイクル４ないし命令サイクル６では、ＧＲＵ２８の両
方のパイプラインが、ＭＵＬ８ＳＵＸ１６演算、ＭＵＬ
８ＵＬＸ１６演算およびＦＰＡＤＤ１６演算を使用し
て、上で説明した形でバッファ画素にバッファ重さによ
る重みをつける。命令サイクル７では、ＧＲＵ２８が、
上で説明したようにＦＰＡＤＤ１６演算を使用して加重
バッファ画素を２倍にする。

【００５１】バッファ画素の重みつけと同時に、たとえ
ば命令サイクル６に、ＬＳＵ４８は、フレーム１２２か
らフレーム画素、たとえば対象画素を取り出す。ＧＲＵ
２８のパイプラインの一方が、上で説明したように命令
サイクル７に加重バッファ画素を２倍にしている間に、
ＧＲＵ２８のもう一方のパイプラインが、フレーム重さ
に従ってフレーム画素に重みをつける。また、命令サイ
クル７には、ＬＳＵ４８が、累算バッファ１３０から次
に処理するバッファ画素を取り出す。

【００５２】次の命令サイクルすなわち命令サイクル８
には、ＧＲＵ２８のパイプラインの一方が、加重バッフ
ァ画素と加重フレーム画素を加算して、新しい累算宛先
画素を作る。これと同時に、ＧＲＵ２８のもう一方のパ
イプラインが、上で説明した形でＭＵＬ８ＳＵＸ１６演
算を実行することによって、次バッファ画素の重みつけ
を開始する。表１からわかるように、次バッファ画素の
重み付けは、命令サイクル９および１０で継続する。こ
れと同時に、命令サイクル９に、ＬＳＵ４８が、累算バ
ッファ１３０または表示バッファ１４０のいずれかに、
命令サイクル８で計算された結果の宛先画素を格納す
る。次の命令サイクルすなわち命令サイクル１０では、
ＬＳＵ４８が、フレーム１２２から次フレーム画素を取
り出す。

【００５３】したがって、命令サイクル３ないし９で、
単一のフレーム画素がバッファ画素に累算され、結果の
宛先画素が、指定された宛先バッファに格納される。同
様に、次フレーム画素および次バッファ画素が、直接に
類似した形で命令サイクル７ないし１３に累算され、後
続のフレーム画素およびバッファ画素が、命令サイクル
１１ないし１７に累算されて、もう１つの結果の宛先画
素が作られる。したがって、１画素を累算するには６命
令サイクルが必要である。しかし、表１からわかるよう
に、後続画素の累算はオーバーラップしているので、４
命令サイクル毎に１画素が累算される。その結果、従来
の累算機構では１００万画素の累算に２４００万命令サ
イクルが必要であるのに対して、１００万画素のイメー
ジを、約４００万命令サイクルで累算することができ
る。

【００５４】上の説明は、例示にすぎず、制限ではな
い。本発明は、請求の範囲によってのみ制限される。

【００５５】

【表１】

【図面の簡単な説明】

【図１】 本発明によるイメージ・プロセッサおよびア
キュムレータを含むコンピュータ・システムのブロック
図である。

【図２】 図１のレンダリング・エンジンの処理の論理
流れ図である。

【図３】 図１のアキュムレータの処理の論理流れ図で
ある。

【図４】 本発明に従う図１のアキュムレータによる単
一画素の累算の論理流れ図である。

【図５】 バッファ画素データ・ワードのブロック図で
ある。

【図６】 バッファ重さワード・データのブロック図で
ある。

【図７】 区分乗算演算の実行を示すブロック図であ
る。

【図８】 図７に示された区分乗算演算によって形成さ
れる第１部分加重バッファ画素データ・ワードのブロッ
ク図である。

【図９】 もう１つの区分乗算演算の実行を示すブロッ
ク図である。

【図１０】 図９の区分乗算演算によって形成される第
２部分加重バッファ画素データ・ワードのブロック図で
ある。

【図１１】 区分加算演算の実行を示すブロック図であ
る。

【図１２】 図１１の区分加算演算によって形成される
加重バッファ画素データ・ワードのブロック図である。

【図１３】 図１１の区分加算演算を使用する、加重バ
ッファ画素データ・ワードの２倍化を示すブロック図で
ある。

【図１４】 フレーム画素データ・ワードのブロック図
である。

【図１５】 第３の区分乗算演算の実行を示すブロック
図である。

【図１６】図１５の区分乗算演算によって形成される加
重フレーム画素データ・ワードのブロック図である。

【図１７】 図１のプロセッサのブロック図である。

【符号の説明】

２６ 浮動小数点ユニット（ＦＰＵ） ２８ グラフィックス実行ユニット（ＧＲＵ） ３０ 整数実行ユニット（ＩＥＵ） ３６ 整数レジスタ・ファイル ３８ 浮動小数点レジスタ・ファイル ４０ 命令キャッシュ ４２ データ・キャッシュ ４４ａ ＩＭＭＵ ４４ｂ ＤＭＭＵ ４６ 事前取出しおよびディスパッチ・ユニット（ＰＤ
Ｕ） ４８ ロード・ストア・ユニット（ＬＳＵ） １００ コンピュータ・システム １０２ プロセッサ １０４ メモリ １０６ バス １１０ アキュムレータ １１２ レンダリング・エンジン １１４ イメージ・プロセッサ １２０ ソース・オブジェクト １２２ フレーム １３０ 累算バッファ １４０ 表示バッファ １５０ コンピュータ・ディスプレイ装置 １５２ 累算されたグラフィカル・イメージ １６０ 入力装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の成分を有しコンピュータ・システ
   ムのメモリに格納されるフレーム画素を、複数の成分を
   有しメモリに格納されるバッファ画素を用いて累算する
   方法において、 （ａ）複数の加重成分を有する加重バッファ画素をメモ
   リ内に形成するため、機能的にメモリに結合されたコン
   ピュータ・システムのプロセッサ内で、第１区分乗算演
   算でバッファ画素の各成分にバッファ重さを実質的に同
   時に乗算するステップと、 （ｂ）複数の加重成分を有する加重フレーム画素をメモ
   リ内に形成するため、プロセッサ内で、第２区分乗算演
   算でフレーム画素の各成分にフレーム重さを実質的に同
   時に乗算するステップと、 （ｃ）複数の累算成分を有する累算画素を形成するた
   め、プロセッサ内で、区分加算演算で加重バッファ画素
   の各加重成分と加重フレーム画素の該当する加重成分と
   を加算するステップとを含む方法。
2. 【請求項２】 複数の成分を有するフレーム画素を、複
   数の成分を有するバッファ画素を用いて累算させるた
   め、計算可能可読コードを埋め込まれたコンピュータ使
   用可能媒体を含むコンピュータ・プログラム製品におい
   て、コンピュータ可読コードが、 （ａ）複数の加重成分を有する加重バッファ画素を形成
   するため、第１区分乗算演算で実質的に同時にバッファ
   画素の各成分にバッファ重さを乗算するように構成され
   た第１区分乗算コードと、 （ｂ）複数の加重成分を有する加重フレーム画素を形成
   するため、第２区分乗算演算で実質的に同時にフレーム
   画素の各成分にフレーム重さを乗算するように構成され
   た第２区分乗算コードと、 （ｃ）第１乗算モジュールおよび第２乗算モジュールに
   機能的に結合され、複数の累算成分を有する累算画素を
   形成するため、区分加算演算で実質的に同時に加重バッ
   ファ画素の各加重成分と加重フレーム画素の該当する加
   重成分とを加算するように構成された、加算モジュール
   とを含む、コンピュータ・プログラム製品。
3. 【請求項３】 複数の成分を有し、コンピュータ・シス
   テムのメモリに格納されるフレーム画素を、複数の成分
   を有しメモリに格納されるバッファ画素を用いて累算す
   るためのアキュムレータにおいて、 （ａ）複数の加重成分を有する加重バッファ画素をメモ
   リ内で形成するため、機能的にメモリに結合されたコン
   ピュータ・システムのプロセッサ内で、第１区分乗算演
   算で実質的に同時にバッファ画素の各成分にバッファ重
   さを乗算するように構成された、第１乗算モジュール
   と、 （ｂ）複数の加重成分を有する加重フレーム画素をメモ
   リ内で形成するため、プロセッサ内で、第２区分乗算演
   算で実質的に同時にフレーム画素の各成分にフレーム重
   さを乗算するように構成された、第２乗算モジュール
   と、 （ｃ）第１乗算モジュールおよび第２乗算モジュールに
   機能的に結合され、複数の累算成分を有する累算画素を
   形成するため、プロセッサ内で、区分加算演算で実質的
   に同時に加重バッファ画素の各加重成分と加重フレーム
   画素の該当する加重成分とを加算するように構成され
   た、加算モジュールとを含む、アキュムレータ。
4. 【請求項４】 プロセッサと、 機能的にプロセッサに結合されたメモリと、 メモリ内に格納され、それぞれが複数の成分を含む１つ
   または複数のフレーム画素を含む、フレーム・バッファ
   と、 メモリ内に格納され、それぞれが複数の成分を含む１つ
   または複数のバッファ画素を含む、累算バッファと、 第１のバッファ画素を用いて第１のフレーム画素を累算
   するためのアキュムレータとを含み、 前記アキュムレータが、 （ａ）複数の加重成分を有する加重バッファ画素をメモ
   リ内で形成するため、プロセッサ内で、第１区分乗算演
   算で実質的に同時に第１バッファ画素の各成分にバッフ
   ァ重さを乗算するように構成された、第１乗算モジュー
   ルと、 （ｂ）複数の加重成分を有する加重フレーム画素をメモ
   リ内で形成するため、プロセッサ内で、第２区分乗算演
   算で実質的に同時に第１フレーム画素の各成分にフレー
   ム重さを乗算するように構成された、第２乗算モジュー
   ルと、 （ｃ）複数の累算成分を有する累算画素をメモリ内で形
   成するため、プロセッサ内で、区分加算演算で実質的に
   同時に加重バッファ画素の各加重成分と加重フレーム画
   素の該当する加重成分とを加算するように構成された、
   第１乗算モジュールおよび第２乗算モジュールに機能的
   に結合された加算モジュールとを含むことを特徴とす
   る、コンピュータ・システム。