JPH09231745A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像のライン上のブロックデータを待ち時間
なく連続的に読み出すことができ、画像処理の高速化を
はかる。 【解決手段】 複数のメモリセルがアレイ状に配置され
たサブアレイを複数個有し、サブアレイの任意個数がロ
ウアドレスの下位ビットＡＲ＜０〜３＞によって選択さ
れるようにアドレスが割り付けられたＤＲＡＭにおい
て、ロウアドレスの入力によって、該アドレス（AR<0>=
1,AR<1>=0,AR<2>=0,AR<3>=0 ）に割り付けられたサブア
レイとその１つ上位のロウアドレス（AR<0>=0,AR<1>=1,
AR<2>=0,AR<3>=0 ）に割り付けられたサブアレイを同時
に活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に画像データ等のシリアル読み出しを行うの
に適した半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭにおいては、ロウアドレ
スとカラムアドレスを時間的に異なるタイミングで、同
一アドレスピンを使って入力していた。この場合、ロウ
アドレスを入力した後にカラムアドレスを連続して切り
換えることにより、連続してデータを取り出すことが可
能であった。

【０００３】しかしながら、同一ロウアドレスで切り換
えられるカラムアドレスには上限（ページ長）があり、
カラムアドレスの最大値の次は、ロウアドレスを入力し
直さなければならなかった。このとき、センスアンプの
データを一旦元のセルにリストアして、異なるロウのワ
ード線をたてなければならないので、連続してデータを
読み出すことができず、無駄な待ち時間が必要であっ
た。

【０００４】一方、画像データの圧縮，伸張規格に、Ｍ
ＰＥＧ２（Moving Picture ExpertGroap ２）という規
格がある。この伸張の処理は、例えば１６画素×１６ラ
イン或いは１６画素×８ラインのブロック単位で、現在
の画像データと共に以前の画像データ或いは未来の画像
データを用いることにより行われる。そして、この処理
のために、以前の画像データ或いは未来の画像データを
蓄えておくメモリが必要であった。

【０００５】上記の伸張処理のためのメモリに従来のＤ
ＲＡＭを用いた場合を、図１０を用いて説明する。例と
して図１０（ａ）のように、１６ＭビットＤＲＡＭ、ペ
ージ長を４Ｋビットを用いる。このとき、画像データの
割り付けは図１０（ｂ）のように、ライン方向に４Ｋビ
ット（５１２画素）ずつ区切られた形（ａ，ｂ，ｃ，ｄ
…のように）になる。

【０００６】ここで、伸張処理のために図中の破線で囲
まれたブロックの読み出しを行うとき、最初にａのロウ
アドレスを入力し、８画素分（６４ビット）を読み出し
たのち、次に別のロウアドレスを入力し直さなければな
らない。このため、同一ラインであるにも拘らず、この
部分に持ち時間が必要となる。つまり、ブロックの読み
出しに際してページをまたいでデータを読み出さなけれ
ばならず、これが読み出し時間を長くする要因となって
いた。

【０００７】また、１６画素分（１２８ビット）を読み
出すために、２ページ分（８Ｋビット分）のデータをセ
ンスアンプで増幅しなければならず、消費電力が多くな
るという問題点があった。

【０００８】

【発明が解決しようとする課題】上記のように、従来の
ＤＲＡＭを画像伸張処理などに用いる場合、ページをま
たいで（サブアレイを切り換えて）データを読み出さな
ければならず、読み出し時間が長くなり、且つ消費電力
が多くなる等の問題点があった。

【０００９】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ラインの途中でサブ
アレイの切り換えのための待ち時間を要することなく、
任意のアドレスからある長さのアドレスまでシリアルな
データを連続して読み出すことができる半導体記憶装置
を提供することにある。

【００１０】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、複数のメモリセ
ルがアレイ状に配置されたサブアレイを複数個有し、前
記サブアレイの１個或いは複数個が１つのロウアドレス
によって選択されるようにアドレスが割り付けられた半
導体記憶装置において、前記ロウアドレスの入力によっ
て、該アドレスに割り付けられたサブアレイとその１つ
上位のロウアドレスに割り付けられたサブアレイとが同
時に活性化されるように制御するサブアレイ選択回路を
設けてなることを特徴とする。

【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルはＤＲＡＭであり、サブアレイの活性化
とはビット線のプリチャージである。 (2) 入力されたロウアドレスに割り付けられたサブアレ
イとその１つ上位のロウアドレスに割り付けられたサブ
アレイとの各データを、シリアルに連続して読み出す。 (3) サブアレイ選択回路は、上位のビットを入力したロ
ウアドレスで、下位のビットを入力したカラムアドレス
にセットするカウンタを用いた回路である。 (4) サブアレイの中のセンスアンプの数は、画像データ
の１ライン分のデータのビット数の整数分の１であるこ
と。 (5) サブアレイ内のメモリセルは、メモリセルが直列接
続された構成である。 (6) サブアレイには、センスアンプ及び直列接続された
構成のメモリセルのデータを一時的に記憶する複数レジ
スタが接続され、複数レジスタのデータは、画像データ
の連続したラインのデータに割り当てられたこと。 （作用）本発明によれば、入力されたロウアドレスに割
り付けられたサブアレイとその１つ上位のロウアドレス
に割り付けられたサブアレイとを同時に活性化すること
により、伸張処理などのためにブロックの読み出しを行
う際にロウアドレスを入力し直す必要がなくなる。この
ため、ラインの途中でサブアレイの切り換えのための待
ち時間を要することなく、任意のアドレスからある長さ
のアドレスまでシリアルなデータを連続して読み出すこ
とができる。従って、ＭＰＥＧ２の画像処理などにおい
て高速にデータ処理を行うことが可能となる。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＤＲＡＭにおけるサブアレイ配置とアドレス割り
当てを示す図である。５１２（ロウ）×１ｋ（カラム）
の５１２ｋビットのサブアレイ１１の８個から１つのブ
ロックが形成され、このブロックを４個配置して１６Ｍ
ビットのＤＲＡＭが構成されている。左側の上下のブロ
ック間にはロウデコーダ１３が配置され、上下のブロッ
クはロウアドレスを共有し、同様に右側の上下のブロッ
クもロウアドレスを共有している。そして、ロウアドレ
スの下位ビットＡＲ＜０〜３＞によりサブアレイが選択
されるものとなっている。なお、選択されたサブアレイ
内のワード線１２はロウアドレスの上位ビットで選択さ
れることになる。

【００１３】図２及び図３は、ロウアドレスの下位ビッ
トを図１に示すように割り振るための回路である。図２
に示すように、ロウアドレスＡＲ＜０〜３＞がアドレス
バッファ＋ラッチ回路に入力され、インバータ及びＮＡ
ＮＤゲートからなる論理回路を介することにより、信号
ＸＡ０〜ＸＡ３，ＸＢ０〜ＸＢ３が得られ、これらの信
号は図３の回路に入力される。図３の回路では、信号Ｘ
Ａ０〜ＸＡ３，ＸＢ０〜ＸＢ３を元に、サブアレイ活性
化信号φ０〜φ１５を生成する。

【００１４】本実施形態では、図２、図３に示すような
回路を用いて、入力されたロウアドレスに対して、割り
振られたサブアレイと、その１つ上位のアドレスのサブ
アレイを活性化するようにする。

【００１５】即ち、例えばロウアドレスのＡＲ＜０＞＝
“０”，ＡＲ＜１＞＝“０”，ＡＲ＜２＞＝“０”，Ａ
Ｒ＜３＞＝“０”が入力されると、図２及び図３の回路
で、サブアレイ活性化信号φ０とサブアレイ活性化信号
φ１が“Ｈ”になり、図４のように斜線で示したサブア
レイが活性化される。これは、従来例と同じである。し
かし、ロウアドレスＡＲ＜０＞＝“１”，ＡＲ＜１＞＝
“０”，ＡＲ＜２＞＝“０”，ＡＲ＜３＞＝“０”が入
力されると、サブアレイ活性化信号φ１とサブアレイ活
性化信号φ２が“Ｈ”になり、図５の斜線で示したサブ
アレイが活性化される。

【００１６】このように本実施形態では、入力されたロ
ウアドレスに対して、割り振られたサブアレイとその１
つ上位のアドレスのサブアレイを活性化することによ
り、次のような効果が得られる。即ち、伸張処理のため
の画像データのブロックの読み出しを行った場合、例え
ば従来例の図１０のようなブロック読み出しの場合、ペ
ージの切れ目が途中に入っていたが、本実施形態のよう
にするとページの切れ目にならないため、ページ切り替
えに伴う待ち時間が生じない。従って、ＭＰＥＧ２など
の画像処理を高速に行うことができる。

【００１７】また、従来必要であった４Ｋビット×２回
分のセンスアンプ動作を４Ｋビット分のセンスアンプ動
作で済ませることができるため、この動作に伴う消費電
力が半分になる。

【００１８】また本実施形態では、カラム方向の読み出
しにカウンタを用いたシリアルな読み出しを用いると有
効である。もし、毎回アドレスを入力してデータを読み
出す方式（いわゆるスタティックカラム方式）を行うよ
うにした場合、サブアレイが変わるときにロウアドレス
の下位のアドレス（例えばＡＲ＜０＞）を再度入力しな
ければならない。ＤＲＡＭのように、アドレスマルチプ
レクスを行っている場合、カラムとロウのアドレスピン
が共有されているので、同時入力が困難になる。また、
入力することを可能にしたとしても、カラム入力時にロ
ウアドレスを入力しなければならないので、外部のコン
トローラの制御が複雑になる。

【００１９】このような場合、図６に示したようにカラ
ムアドレスカウンタ１５とカラムアドレスバッファ１６
を有する構成で、カウンタ１５を入力アドレスでセット
できるようにすれば、データ読み出しの制御が容易にな
る。即ち、カラムアドレスカウンタ（１０ビット）１５
の最上位ビットをロウアドレスの最下位ビットＡＲ＜０
＞でセットし、その他のカウンタのビットを最初の／Ｃ
ＡＳ（カラムアドレスストローグ信号）の入力で、カラ
ムアドレスＡＣ０〜ＡＣ８によってセットする。その後
／ＣＡＳ信号をトグルさせることにより、データをシリ
アルに読み出す。

【００２０】このようにすると、サブアレイからサブア
レイにアドレスが移動したときに、ロウアドレスを再び
入力することなく、データを連続してシリアルに読み出
すことができる。

【００２１】また、この方法は、必ずしも／ＣＡＳ信号
をトグルさせなくても、クロック同期型（シンクロナ
ス）メモリのようにクロックに同期してカウンタを動か
してもよい。また、次の実施形態で説明するようなセル
を直列に接続して構成されたメモリセルユニット（以下
ＮＡＮＤ型セルという：1993年ISSCC Digest of Techni
cal Paper PP46）に用いると、さらに効果的である。 （第２の実施形態）図７は、ＮＡＮＤ型セルを用いたＤ
ＲＡＭの構成を示す図である。２１はメモリセルを直列
接続したＮＡＮＤセルをマトリックス配置したＮＡＮＤ
型セルアレイ、２２はレジスタ、２３はセンスアンプ、
２４はイコライズ回路、ＢＬ，／ＢＬはビット線、ＷＬ
はワード線、ＲＷＬはレジスタワード線、ＤＱは出力線
を示している。

【００２２】ＮＡＮＤ型セルはメモリセルを直列にする
ことによりセル面積を減らし、コストの低下を実現でき
るが、データをシリアルに読み出さなければならず、ア
クセス時間が遅いという欠点がある。そこで、その欠点
を補うために、ＭＰＥＧ２など画像処理のブロック単位
のデータの読み出しでは、図８、図９のようにチップの
構成やアドレスの割り付け、及び画像データのメモリへ
の対応を行うと高速にデータの転送が行えるようにな
る。

【００２３】以下、本実施形態を図８を用いて説明す
る。図８の（ａ）は本実施形態のＮＡＮＤ型セルのチッ
プレイアウト及びアドレス割り付けを示す図、図８の
（ｂ）は画像データのメモリへの対応を示す図である。

【００２４】図８（ｂ）に示すように、１ラインの画素
数を７２０画素を４分割し、それに必要なビット数を１
つのグループ（図８（ｂ）のａ１，ｂ１，ｃ１，ｄ１）
とし、各々をサブアレイのカラム方向のセンスアンプの
数に対応させる。即ち、１画素のデータを８ビットとす
ると１８０×８ビットの１４４０ビットがカラム方向の
センスアンプの数となる。このサブアレイを４個（例え
ば図８（ａ）では、Ａ，Ｂ，Ｃ，Ｄ：以下アレイと言
う）設けることで、１つのラインのデータを格納する。

【００２５】アドレスの割り付けは、図８（ａ）に示す
ようにロウアドレスのＡＲ＜０＞，ＡＲ＜１＞を割り振
る。例えば図８（ｂ）のａ１，ｂ１のデータを読み出し
たい時は、ＡＲ＜０＞＝０，ＡＲ＜１＞＝０を入力する
ことにより、ＡＲ＜０＞＝０，ＡＲ＜１＞＝０に対応す
るアレイ（図８（ａ）のＡ）とその１つ上位のアドレス
のアレイ（図８（ａ）のＢ）が活性化される。これによ
り、図８（ｂ）のａ１とｂ１の間でもデータを連続的に
読み出すことが可能となる。

【００２６】さらに本実施形態では、ロウデコーダの上
下両側にサブアレイを配置し、ロウデコーダの上下で２
ライン分のデータを読み出すことを可能にしている（図
８の斜線部分）。このようにすると、連続して２ライン
分のデータを読み出すことができる。

【００２７】また、本実施形態の構成では、１つのセン
スアンプ当たり４つのデータがレジスタ（図７のＲＷＬ
０〜３）に一時的に蓄えられる。図８（ｂ）の右側に示
したように、これらのデータを連続したラインに割り当
てるようにすると、ブロック（例えば１６画素×８ライ
ン）のデータを読み出す時のラインの切り換え時（例え
ば図８（ｂ）のＹ）に、レジスタからセンスアンプに読
み出すことができるので、より高速に読み出すことが可
能になる。

【００２８】本実施形態では、さらにバンク構成を行っ
ているが、これは本発明の必要事項ではなく、用途によ
って変えることが可能である。また本実施形態では、１
ラインのデータを４分割してサブアレイのカラム方向の
センスアンプの数としているが、この分割数は限ったも
のではなく、整数であれば本発明の範囲である。サブア
レイのカラム方向のセンスアンプの数の整数倍のデータ
量を１ラインのデータ量とし、１つのアレイを構成する
ようにすれば、ラインの途中でアレイの切り替わりが起
こらないので、連続してデータを読み出すことができ
る。

【００２９】また、セルの直列数や、レジスタの数も本
実施例に限ったものではなく、他の数でもよい。図９
（ａ）（ｂ）は図８（ａ）（ｂ）の実施形態において、
アドレスＡＲ＜０＞＝１，ＡＲ＜１＞＝０が入力された
場合の活性化される場所（斜線の部分）を示したもの
で、この場合は図９（ｂ）に示すように、ｂ１からｃ１
に連続してデータを読み出すことができる。

【００３０】このように本実施形態によれば、データを
シリアルに読み出すＮＡＮＤ型セルを用いても、図８、
図９のようにチップの構成やアドレスの割り付け及び画
像データのメモリへの対応を行うことにより、ＭＰＥＧ
２など画像処理のブロック単位のデータの読み出しを高
速に行うことができる。

【００３１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭを用いて説
明したが、本発明はＤＲＡＭに限らず不揮発性メモリに
適用することも可能である。また、サブアレイ大きさや
配置の仕方、ロウアドレスの割り当て等の条件は、仕様
に応じて適宜変更可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。

【００３２】

【発明の効果】以上説明したように本発明によれば、入
力されたロウアドレスに割り付けられたサブアレイとそ
の１つ上位のロウアドレスに割り付けられたサブアレイ
とを同時に活性化することにより、画像のライン上のブ
ロックデータを待ち時間なく連続的に読み出すことがで
き、画像処理などにおいて高速にデータの処理を行うこ
とができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＤＲＡＭにおけるサブ
アレイ配置とアドレス割り当てを示す図。

【図２】ロウアドレスの下位ビットを図１のように割り
振るための回路を示す図。

【図３】ロウアドレスの下位ビットを図１のように割り
振るための回路を示す図。

【図４】第１の実施形態において、ＡＲ＜０〜３＞＝
“０”のときに活性化されるサブアレイを示す図。

【図５】第１の実施形態において、ＡＲ＜０＞＝
“１”，ＡＲ＜１〜３＞＝“０”のときに活性化される
サブアレイを示す図。

【図６】カウンタを用いてデータ読み出しの制御を行う
例を示す図。

【図７】第２の実施形態に係わるＮＡＮＤ型セルを用い
たＤＲＡＭの構成を示す図。

【図８】第２の実施形態において、ＡＲ＜０，１＞＝
“０”のときに活性化されるサブアレイを示す図。

【図９】第２の実施形態において、ＡＲ＜０＞＝１，Ａ
Ｒ＜１＞＝０のときに活性化されるサブアレイを示す
図。

【図１０】従来の画像データ割り付けの例を示す図。

【符号の説明】

１１…サブアレイ １２…ワード線 １３…ロウデコーダ １５…カラムアドレスカウンタ １６…カラムアドレスバッファ ２１…ＮＡＮＤ型セルアレイ ２２…レジスタ ２３…センスアンプ ２４…イコライズ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のメモリセルがアレイ状に配置された
   サブアレイを複数個有し、前記サブアレイの１個或いは
   複数個が１つのロウアドレスによって選択されるように
   アドレスが割り付けられた半導体記憶装置において、 前記ロウアドレスの入力によって、該アドレスに割り付
   けられたサブアレイとその１つ上位のロウアドレスに割
   り付けられたサブアレイとが同時に活性化されるように
   制御するサブアレイ選択回路を設けてなることを特徴と
   する半導体記憶装置。