JPS6148189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6148189A JPS6148189A JP59168768A JP16876884A JPS6148189A JP S6148189 A JPS6148189 A JP S6148189A JP 59168768 A JP59168768 A JP 59168768A JP 16876884 A JP16876884 A JP 16876884A JP S6148189 A JPS6148189 A JP S6148189A
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- JP
- Japan
- Prior art keywords
- shift register
- output
- data
- ram
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に？！！ｉ！し、特に多ピッ上
入出力構成のランダム−アクセス・メモリ（ＲＡＭ）と
高速読出し用のシフトレジスタとを組合せた半導体記憶
装置に関する。
入出力構成のランダム−アクセス・メモリ（ＲＡＭ）と
高速読出し用のシフトレジスタとを組合せた半導体記憶
装置に関する。
従来、１ビツト入出力構成のダイナミックＲＡＭ％例え
ば４６４にワード×１ビット構成ＲＡＭとシリアルシフ
トレジスタとを組合せた半導体記憶装ｊｌ（メモリ）は
既に発表されている。また多ビツト入出力構成、例えば
４ビット構成ＲＡＭと外部接続によるシフトレジスタと
を組合せて同様な機能を持たせたものも発表されている
。このようなメモリは一般ＫＲＡＭ側のランダムアク七
スとは非同期にシフトレジスタ側の高速読出しが可能な
ものであシ、通常ＲＡＭ側とシフトレジスタ側とのサイ
クルタイム北欧１：５〜１：１０である。即ち、ＣＩ’
Ｕデータバスと几ＡＭのデータ入出力に対して几ＡＭか
らシフトレジスタに転送されシフトレジスタから読出さ
れるデータ速度が著しく速いという特徴を有しておりこ
のためＣＰＵとビデオディスプレイ装置との間の画像デ
ータの高速処理に利用されている。
ば４６４にワード×１ビット構成ＲＡＭとシリアルシフ
トレジスタとを組合せた半導体記憶装ｊｌ（メモリ）は
既に発表されている。また多ビツト入出力構成、例えば
４ビット構成ＲＡＭと外部接続によるシフトレジスタと
を組合せて同様な機能を持たせたものも発表されている
。このようなメモリは一般ＫＲＡＭ側のランダムアク七
スとは非同期にシフトレジスタ側の高速読出しが可能な
ものであシ、通常ＲＡＭ側とシフトレジスタ側とのサイ
クルタイム北欧１：５〜１：１０である。即ち、ＣＩ’
Ｕデータバスと几ＡＭのデータ入出力に対して几ＡＭか
らシフトレジスタに転送されシフトレジスタから読出さ
れるデータ速度が著しく速いという特徴を有しておりこ
のためＣＰＵとビデオディスプレイ装置との間の画像デ
ータの高速処理に利用されている。
一般にＲＡＭ側のビット構成が１ピツト構成の場合には
ＣＰＵデータバスとＲＡＭのデータ転送、特に書込みは
シフトレジスタの読出しに比べて、前述したように、著
しく遅いためこの転送効率を高めるためにインタリープ
方式等によシ解決することが行われているが、このため
Ｋはデバイスを多数使用するという問題がある。
ＣＰＵデータバスとＲＡＭのデータ転送、特に書込みは
シフトレジスタの読出しに比べて、前述したように、著
しく遅いためこの転送効率を高めるためにインタリープ
方式等によシ解決することが行われているが、このため
Ｋはデバイスを多数使用するという問題がある。
そこで、複数ビット入出力構成のＲＡＭにおいて高速シ
リアル読出し用のシフトレジスタを内蔵させ、ランダム
、アクセスによるデータ転送速度を高めてシリアル読出
し速度との適合を図ることが考えられる。一般には複数
ビット入出力構成の几ＡＭは複数ブロック化された内部
構成となっておシ、例えば１６にワードＸ４ピツト構成
の几ＡＭでは、２５６行×６４列のメモリ・セル台アレ
イ−ブロックを４個並置した構成を採るのが普通である
。その場合、各ワード毎の４ピツト・データは各ブロッ
ク内にばらばらに格納されるので、各ブロックに対し各
コラム出力を各段に結合したシフトレジスタを付設し、
それらシフトレジスタを直列に接続してシリアル出力を
取出す構成とすると、ランダムアクセスによる同時並列
書込み又は読出しデータはシリアル出力においては一括
連続して出現しないことになシ、データ処理上著しく不
便になるという問題がある。これを避けるためには、各
ブロック毎に付設したシフトレジスタ毎に別個にデータ
バスを設けて、各シフトレジスタからの出力をマルチプ
レクサを介してシリアル出力に変換することが考えられ
るが、バス線やマルチプレクサの追加が必要となシ構成
が複雑になるという問題を生じる。
リアル読出し用のシフトレジスタを内蔵させ、ランダム
、アクセスによるデータ転送速度を高めてシリアル読出
し速度との適合を図ることが考えられる。一般には複数
ビット入出力構成の几ＡＭは複数ブロック化された内部
構成となっておシ、例えば１６にワードＸ４ピツト構成
の几ＡＭでは、２５６行×６４列のメモリ・セル台アレ
イ−ブロックを４個並置した構成を採るのが普通である
。その場合、各ワード毎の４ピツト・データは各ブロッ
ク内にばらばらに格納されるので、各ブロックに対し各
コラム出力を各段に結合したシフトレジスタを付設し、
それらシフトレジスタを直列に接続してシリアル出力を
取出す構成とすると、ランダムアクセスによる同時並列
書込み又は読出しデータはシリアル出力においては一括
連続して出現しないことになシ、データ処理上著しく不
便になるという問題がある。これを避けるためには、各
ブロック毎に付設したシフトレジスタ毎に別個にデータ
バスを設けて、各シフトレジスタからの出力をマルチプ
レクサを介してシリアル出力に変換することが考えられ
るが、バス線やマルチプレクサの追加が必要となシ構成
が複雑になるという問題を生じる。
本発明は上記の問題点を解消した半導体記憶装置を提供
することであシ、その手段は、ランダム・アクセス・メ
モリの各コラム出力をシフトレジスタの各段に対応させ
て、シフトレジスタの転送動作に応じて谷コラム出力デ
ータがシリアルデータとじて出力され得る構成とし、且
つ複数ビット入出力用の入出力装置は、シフトレジスタ
の隣接する複数段に対応する複数コラムを並列的にアク
セスする４４ｖ成とし、入出力装置による並列アクセス
で同時に書込み又は読出しされる複数ビットのデータが
、シリアルデータ出力においても連続して出力されるよ
うにしたことを特徴とする。
することであシ、その手段は、ランダム・アクセス・メ
モリの各コラム出力をシフトレジスタの各段に対応させ
て、シフトレジスタの転送動作に応じて谷コラム出力デ
ータがシリアルデータとじて出力され得る構成とし、且
つ複数ビット入出力用の入出力装置は、シフトレジスタ
の隣接する複数段に対応する複数コラムを並列的にアク
セスする４４ｖ成とし、入出力装置による並列アクセス
で同時に書込み又は読出しされる複数ビットのデータが
、シリアルデータ出力においても連続して出力されるよ
うにしたことを特徴とする。
以下、添付図面を参照しつつ本発明の一実施例を詳細に
説明する。
説明する。
第１図は本発明による一実施例としての半導体記憶装置
の概略ブロック図である。本実施例では１６にワードＸ
４ピツト構成のＲＡＭと読出し手段として２５６ピツト
のシリアルシフトレジスタを組合せている。ＣＰＵデー
タバスのデータは工１０１〜ｌ１０４を経て同時にＲＡ
ＭをアクセスしＲＡＭの内容はシフトレジスタとの間で
転送が行われシフトレジスタはシフトクロック５ＯＩＩ
Ｋによって高速にデータのシリアル出力を端子Ｓｏｔ＋
７より行う。このようなイ１弯成ではシフトレジスタに
よる高速の、）先出しとは非同期にＲＡＭ側は独立した
メモリとしてランダムアクセスが可能であるという特徴
を有し、従ってＣＰＵとビデオ１スプレイとの間の画ｆ
′３！メモリのように、高速のシリアルデータ出力とそ
れとは独立の画像データ処理とを必要とする場合に用い
られる。
の概略ブロック図である。本実施例では１６にワードＸ
４ピツト構成のＲＡＭと読出し手段として２５６ピツト
のシリアルシフトレジスタを組合せている。ＣＰＵデー
タバスのデータは工１０１〜ｌ１０４を経て同時にＲＡ
ＭをアクセスしＲＡＭの内容はシフトレジスタとの間で
転送が行われシフトレジスタはシフトクロック５ＯＩＩ
Ｋによって高速にデータのシリアル出力を端子Ｓｏｔ＋
７より行う。このようなイ１弯成ではシフトレジスタに
よる高速の、）先出しとは非同期にＲＡＭ側は独立した
メモリとしてランダムアクセスが可能であるという特徴
を有し、従ってＣＰＵとビデオ１スプレイとの間の画ｆ
′３！メモリのように、高速のシリアルデータ出力とそ
れとは独立の画像データ処理とを必要とする場合に用い
られる。
第２図は第１図に示す半導体記憶装置を詳細に示すブロ
ック線図である。第２図において、１はコラムデコーダ
、２はロウデコーダ、Ｉ／（ｈ〜工１０４は入出力装置
％ＳＡ１〜８ Ａ２５６ はセンスアンプ、ＳＲ１〜
５Ｒ２５１Ｓ は読出し手段としてノシフトレシスタ
、Ｍは複数個のメモリセル、Ｔ２ はそれぞれ各センス
アンプとデータバスとの間および各ビット線とシフトレ
ジスタの各段との間に設けられた転送ゲート、ＴＣＬＫ
は転送ゲートＴ２ をオンオフするための転送りロック
である。
ック線図である。第２図において、１はコラムデコーダ
、２はロウデコーダ、Ｉ／（ｈ〜工１０４は入出力装置
％ＳＡ１〜８ Ａ２５６ はセンスアンプ、ＳＲ１〜
５Ｒ２５１Ｓ は読出し手段としてノシフトレシスタ
、Ｍは複数個のメモリセル、Ｔ２ はそれぞれ各センス
アンプとデータバスとの間および各ビット線とシフトレ
ジスタの各段との間に設けられた転送ゲート、ＴＣＬＫ
は転送ゲートＴ２ をオンオフするための転送りロック
である。
シフトレジスタはクロック８ｏｒ、ｘ にょシシ７ト動
作し、シリアル出力端ｆ３ｏｔｙ７よシリアル出力を生
じる。このような邊１り成において、各センスアンプは
、コラムデコーダ出力で制御される転送ゲートＴ１ に
よって、各々独立したデータバス１１１１ｉｌＤＢ１〜
ＤＢ４ に図示の如くデータバス線の順序に接続されて
いる。即ち、２５６本のコラムに対して、１つのＩｌｏ
に接続されたデータバス線に６４のセンスアンプが中６
つのセンスアンプを１葦てて各々転送ゲートＴ１ を介
して接続される。このような接続方法が他のデータバス
についても行われる。
作し、シリアル出力端ｆ３ｏｔｙ７よシリアル出力を生
じる。このような邊１り成において、各センスアンプは
、コラムデコーダ出力で制御される転送ゲートＴ１ に
よって、各々独立したデータバス１１１１ｉｌＤＢ１〜
ＤＢ４ に図示の如くデータバス線の順序に接続されて
いる。即ち、２５６本のコラムに対して、１つのＩｌｏ
に接続されたデータバス線に６４のセンスアンプが中６
つのセンスアンプを１葦てて各々転送ゲートＴ１ を介
して接続される。このような接続方法が他のデータバス
についても行われる。
一方、コラムデコーダ１はいずれか４つのセンスアンプ
を担い１度に４個の転送ゲートＴ１ を選択する。こ
れは４つのセンスアンプを１つと数エテ６４＠のいずれ
を選択するかを決める方法で行われる。従って、コラム
デコーダ１はアドレスＣＡ。
を担い１度に４個の転送ゲートＴ１ を選択する。こ
れは４つのセンスアンプを１つと数エテ６４＠のいずれ
を選択するかを決める方法で行われる。従って、コラム
デコーダ１はアドレスＣＡ。
〜ＣＡｓ までの６本を用いて４つのセンスアンプず
つを６４群に分けたいずれかを選択し、一方、ロウデコ
ーダ２はアドレスＲＡｏ〜ＲＡ７ までの８本を用い
て２５６本のワード線のいずれかを選択する。このよう
に４本発明では上述の如く、４つのセンスアンプが４本
のデータバス線の順序に対応して接続されているので４
ビット同時にランダムアクセスによって入力されたデー
タは、シフトレジスタＳＲから隣シ合ったデータとして
シリアルに出力される。
つを６４群に分けたいずれかを選択し、一方、ロウデコ
ーダ２はアドレスＲＡｏ〜ＲＡ７ までの８本を用い
て２５６本のワード線のいずれかを選択する。このよう
に４本発明では上述の如く、４つのセンスアンプが４本
のデータバス線の順序に対応して接続されているので４
ビット同時にランダムアクセスによって入力されたデー
タは、シフトレジスタＳＲから隣シ合ったデータとして
シリアルに出力される。
この場合、シフトレジスタの各段ＳＲ＋〜５Ｒ２ｓ６は
図示するように各コラムの出力が転送ゲートＴ２を介し
て入力されるように設けられているのでセンスアンプと
同様に機能上では４本のデータバスＤＢ＋〜ＤＢ４
に対応して４段ずつに分けられていることになり、従っ
て、工１０１〜工１０４によυ一時に並列にアクセスさ
れる４つのコラムはシフトレジスタの隣接する４段に結
合されていることになるから、ランダムアクセスによる
並列の４ビット書込み又は読出しデータはシフトレジス
タの出力においても一括連続することとなる。
図示するように各コラムの出力が転送ゲートＴ２を介し
て入力されるように設けられているのでセンスアンプと
同様に機能上では４本のデータバスＤＢ＋〜ＤＢ４
に対応して４段ずつに分けられていることになり、従っ
て、工１０１〜工１０４によυ一時に並列にアクセスさ
れる４つのコラムはシフトレジスタの隣接する４段に結
合されていることになるから、ランダムアクセスによる
並列の４ビット書込み又は読出しデータはシフトレジス
タの出力においても一括連続することとなる。
上述した実施例ではデータバスとセンスアンプを転送ゲ
ートを介して接続しているが、データバスはビット線他
端側に配置接続されていてもよい−ことは勿論である。
ートを介して接続しているが、データバスはビット線他
端側に配置接続されていてもよい−ことは勿論である。
以上説明したように本発明によれば、多ビツト構成によ
シデータの書込み・読出しは高速化されるが、さらにシ
フトレジスタの出力は高速の画像処理として使用される
ので、多ピットの同時入力データとの間には相関関係に
あることが必要であυ、この点に関して本発明はＣＰＵ
の処理とシフトレジスタ出力との間に相関をもたせるこ
とができ、時間的に近いデータをまとめて処理すること
ができる。従って、このようなデータの関連性を可能に
することにより、例えば画像処理において ′ある
特定領域の処理を高い効率で行うことができる。結果的
に本発明による多ビツト構成とシフトレジスタの組合せ
によシ等価的に高い転送レートを達成すること、ができ
る。 。
シデータの書込み・読出しは高速化されるが、さらにシ
フトレジスタの出力は高速の画像処理として使用される
ので、多ピットの同時入力データとの間には相関関係に
あることが必要であυ、この点に関して本発明はＣＰＵ
の処理とシフトレジスタ出力との間に相関をもたせるこ
とができ、時間的に近いデータをまとめて処理すること
ができる。従って、このようなデータの関連性を可能に
することにより、例えば画像処理において ′ある
特定領域の処理を高い効率で行うことができる。結果的
に本発明による多ビツト構成とシフトレジスタの組合せ
によシ等価的に高い転送レートを達成すること、ができ
る。 。
第１図は本発明による一実施例としての半導体記憶装置
の概略ブロック線図、および 第２図は第１図装置の詳細ブロック線図である。 （符号の説明） １・・・コラムデコーダ ２・・・ロウデコーダ Ｉｌｏ・・・入出力装置 ＳＡ・・・センス・アンプ ＳＲ・・・シフトレジスタ
の概略ブロック線図、および 第２図は第１図装置の詳細ブロック線図である。 （符号の説明） １・・・コラムデコーダ ２・・・ロウデコーダ Ｉｌｏ・・・入出力装置 ＳＡ・・・センス・アンプ ＳＲ・・・シフトレジスタ
Claims (1)
- １、複数ビット入出力構成のランダム・アクセス・メモ
リと読出し用のシフトレジスタを組合せた半導体記憶装
置において、該ランダム・アクセス・メモリの各コラム
出力を該シフトレジスタの各段に対応させて、該シフト
レジスタの転送動作に応じて各コラム出力データがシリ
アルデータとして出力され得る構成とし、且つ前記複数
ビット入出力用の入出力装置は、該シフトレジスタの隣
接する複数段に対応する複数コラムを並列的にアクセス
する構成とし、該入出力装置による並列アクセスで同時
に書込み又は読出しされる複数ビットのデータが、シリ
アルデータ出力においても連続して出力されるようにし
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168768A JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168768A JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148189A true JPS6148189A (ja) | 1986-03-08 |
| JPH0255877B2 JPH0255877B2 (ja) | 1990-11-28 |
Family
ID=15874089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168768A Granted JPS6148189A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148189A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146192U (ja) * | 1986-03-10 | 1987-09-16 | ||
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JPH03207080A (ja) * | 1990-01-10 | 1991-09-10 | Matsushita Electron Corp | マルチポートメモリ |
| JPH04228180A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ |
-
1984
- 1984-08-14 JP JP59168768A patent/JPS6148189A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146192U (ja) * | 1986-03-10 | 1987-09-16 | ||
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| JPH03207080A (ja) * | 1990-01-10 | 1991-09-10 | Matsushita Electron Corp | マルチポートメモリ |
| JPH04228180A (ja) * | 1990-05-07 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | ランダムアクセスポートおよびシリアルアクセスポートを有するメモリアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255877B2 (ja) | 1990-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |