JPH09231759A - 半導体記憶装置 - Google Patents
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- JPH09231759A JPH09231759A JP8041393A JP4139396A JPH09231759A JP H09231759 A JPH09231759 A JP H09231759A JP 8041393 A JP8041393 A JP 8041393A JP 4139396 A JP4139396 A JP 4139396A JP H09231759 A JPH09231759 A JP H09231759A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
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-
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【課題】データ伝達線の本数が少なく、データを高速に
伝達できる半導体記憶装置を提供する。 【解決手段】リードライトバスＲＷＢＴｊの各々が、第
２データアンプ７の入力Ｔに接続されて増幅データＡＴ
ｉを伝達する１本のデータ転達線のみを備え、一端が第
２のデータアンプ７の各々の入力Ｎに接続するリファレ
ンス伝達バスＲＷＢＲと、アドレス信号と無関係に第１
アンプ選択パルス信号Ｒ１Ｐｉと同一タイミングで発生
するリファレンス制御信号Ｒ１ＰＲの供給に応答してリ
ファレンス電位ＲＥＦを発生しリファレンス伝達バスＲ
ＷＢＲに出力するリファレンス回路９とを備える。
伝達できる半導体記憶装置を提供する。 【解決手段】リードライトバスＲＷＢＴｊの各々が、第
２データアンプ７の入力Ｔに接続されて増幅データＡＴ
ｉを伝達する１本のデータ転達線のみを備え、一端が第
２のデータアンプ７の各々の入力Ｎに接続するリファレ
ンス伝達バスＲＷＢＲと、アドレス信号と無関係に第１
アンプ選択パルス信号Ｒ１Ｐｉと同一タイミングで発生
するリファレンス制御信号Ｒ１ＰＲの供給に応答してリ
ファレンス電位ＲＥＦを発生しリファレンス伝達バスＲ
ＷＢＲに出力するリファレンス回路９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に多ビット構成のＤＲＡＭなどの半導体記憶装置
に関する。
し、特に多ビット構成のＤＲＡＭなどの半導体記憶装置
に関する。
【０００２】
【従来の技術】近年、画像用等の半導体記憶装置では、
入出力データの多ビット化に対応する多ビット構成化の
要求が高まっており、ダイナミック型ＲＡＭ（以下ＤＲ
ＡＭ）においても１６ビット構成（以下×１６構成）が
主流となりつつあり、今後３２ビット構成（以下×３２
構成）のＤＲＡＭも必要となる機運にある。
入出力データの多ビット化に対応する多ビット構成化の
要求が高まっており、ダイナミック型ＲＡＭ（以下ＤＲ
ＡＭ）においても１６ビット構成（以下×１６構成）が
主流となりつつあり、今後３２ビット構成（以下×３２
構成）のＤＲＡＭも必要となる機運にある。
【０００３】一般に、ＤＲＡＭなどの半導体記憶装置
は、リードパスの１つの入出力端子に対応するリードラ
イトバスが真補（ＴＲＵＥ／ＮＯＴ：以下Ｔ／Ｎ）の対
で構成されている。
は、リードパスの１つの入出力端子に対応するリードラ
イトバスが真補（ＴＲＵＥ／ＮＯＴ：以下Ｔ／Ｎ）の対
で構成されている。
【０００４】多ビット構成のこの種のＤＲＡＭである従
来の第１の半導体記憶装置をブロックで示す図４を参照
すると、この従来の半導体記憶装置は、メモリセルアレ
イ１と、メモリセルアレイ１からのデータを増幅しセン
スデータＲＴｉ，ＲＮｉ（ｉ＝１，…Ｉ）をリードバス
対ＲＢＴｉ，ＲＢＮｉに出力するセンスアンプ２と、セ
ンスデータＲＴｉ，ＲＮｉの供給を受け第１データアン
プ選択用パルス信号Ｒ１Ｐｉの供給に応答してこれらセ
ンスデータＲＴｉ，ＲＮｉを増幅し増幅データＡＴｉ，
ＡＮｉとしてそれぞれリードライトバス対ＲＷＢＴｊ，
ＲＷＢＮｊ（ｊ＝１，…Ｊ）に出力する複数の第１デー
タアンプ３０と、アドレス信号ＡＳを発生するアドレス
信号発生回路４と、アドレス信号ＡＳの供給に応答して
第１データアンプ選択用パルス信号Ｒ１Ｐｉを出力する
複数の第１データアンプ制御回路５と、第２データアン
プ用パルス信号Ｒ２Ｐの供給に応答して入力したリード
ライトバス対ＲＷＢＴ／Ｎｊの増幅データＡＴｉ，ＡＮ
ｉ対応のリードデータＲＤＴｊ，ＲＤＮｊ（ｊ＝１，…
Ｊ）を出力する真補の差動入力構成の複数の第２データ
アンプ６と、全ての第２データアンプ回路に活性化のた
めの第２データアンプ用パルス信号Ｒ２Ｐを出力する第
２データアンプ制御回路７と、リードデータＲＤＴ／Ｎ
ｊを入出力端子ＤＱｊ（ｊ＝１，…Ｊ）に出力する複数
のデータアウトバッファ回路８とを備える。
来の第１の半導体記憶装置をブロックで示す図４を参照
すると、この従来の半導体記憶装置は、メモリセルアレ
イ１と、メモリセルアレイ１からのデータを増幅しセン
スデータＲＴｉ，ＲＮｉ（ｉ＝１，…Ｉ）をリードバス
対ＲＢＴｉ，ＲＢＮｉに出力するセンスアンプ２と、セ
ンスデータＲＴｉ，ＲＮｉの供給を受け第１データアン
プ選択用パルス信号Ｒ１Ｐｉの供給に応答してこれらセ
ンスデータＲＴｉ，ＲＮｉを増幅し増幅データＡＴｉ，
ＡＮｉとしてそれぞれリードライトバス対ＲＷＢＴｊ，
ＲＷＢＮｊ（ｊ＝１，…Ｊ）に出力する複数の第１デー
タアンプ３０と、アドレス信号ＡＳを発生するアドレス
信号発生回路４と、アドレス信号ＡＳの供給に応答して
第１データアンプ選択用パルス信号Ｒ１Ｐｉを出力する
複数の第１データアンプ制御回路５と、第２データアン
プ用パルス信号Ｒ２Ｐの供給に応答して入力したリード
ライトバス対ＲＷＢＴ／Ｎｊの増幅データＡＴｉ，ＡＮ
ｉ対応のリードデータＲＤＴｊ，ＲＤＮｊ（ｊ＝１，…
Ｊ）を出力する真補の差動入力構成の複数の第２データ
アンプ６と、全ての第２データアンプ回路に活性化のた
めの第２データアンプ用パルス信号Ｒ２Ｐを出力する第
２データアンプ制御回路７と、リードデータＲＤＴ／Ｎ
ｊを入出力端子ＤＱｊ（ｊ＝１，…Ｊ）に出力する複数
のデータアウトバッファ回路８とを備える。
【０００５】第１データアンプ３０は、リードバス対Ｒ
ＢＴ／Ｎｉに接続し第１データアンプ選択用パルス信号
Ｒ１Ｐｉの供給に応答してリードバス対のデータＲＴ
ｉ，ＲＮｉを増幅する差動増幅器３１と、第１データア
ンプ選択用パルス信号Ｒ１Ｐｉを反転し反転パルス信号
Ｒ１ＰＢｉを出力するインバータＩＮＶ１と、反転パル
ス信号Ｒ１ＰＢｉを入力しリードバス対ＲＢＴｉ，ＲＢ
Ｎｉとの間に配置されたリードバス対バランス用Ｎチャ
ネル型トランジスタＮ１１と、ゲートに反転パルス信号
Ｒ１ＰＢｉを入力し電源と各々のリードバス対ＲＢＴ
ｉ，ＲＢＮｉとの間に配置されたリードバスドライブ用
Ｎチャネル型トランジスタＮ１２，Ｎ１３と、グランド
とリードライトバスＲＷＢＴｊとの間に直列に配置さ
れ、ゲートがそれぞれリードバスＲＢＮｉと第１データ
アンプ選択用パルス信号Ｒ１Ｐｉのラインに接続されて
たＮチャネル型トランジスタＮ１，Ｎ３と、グランドと
リードライトバスＲＷＢＮｊとの間に直列に配置され、
ゲートがそれぞれリードバスＲＢＴｉと第データアンプ
選択用パルス信号Ｒ１Ｐｉのラインに接続されたＮチャ
ネル型トランジスタＮ５，Ｎ６とを備える。
ＢＴ／Ｎｉに接続し第１データアンプ選択用パルス信号
Ｒ１Ｐｉの供給に応答してリードバス対のデータＲＴ
ｉ，ＲＮｉを増幅する差動増幅器３１と、第１データア
ンプ選択用パルス信号Ｒ１Ｐｉを反転し反転パルス信号
Ｒ１ＰＢｉを出力するインバータＩＮＶ１と、反転パル
ス信号Ｒ１ＰＢｉを入力しリードバス対ＲＢＴｉ，ＲＢ
Ｎｉとの間に配置されたリードバス対バランス用Ｎチャ
ネル型トランジスタＮ１１と、ゲートに反転パルス信号
Ｒ１ＰＢｉを入力し電源と各々のリードバス対ＲＢＴ
ｉ，ＲＢＮｉとの間に配置されたリードバスドライブ用
Ｎチャネル型トランジスタＮ１２，Ｎ１３と、グランド
とリードライトバスＲＷＢＴｊとの間に直列に配置さ
れ、ゲートがそれぞれリードバスＲＢＮｉと第１データ
アンプ選択用パルス信号Ｒ１Ｐｉのラインに接続されて
たＮチャネル型トランジスタＮ１，Ｎ３と、グランドと
リードライトバスＲＷＢＮｊとの間に直列に配置され、
ゲートがそれぞれリードバスＲＢＴｉと第データアンプ
選択用パルス信号Ｒ１Ｐｉのラインに接続されたＮチャ
ネル型トランジスタＮ５，Ｎ６とを備える。
【０００６】リードライトバス対ＲＷＢＴ／Ｎｊは、入
出力端子ＤＱｊと同数組のＪ組有り、Ｘ１６構成のＤＲ
ＡＭの場合リードライトバス対は１６組すなわちバスの
本数はＴ／Ｎ合わせて３２本必要となる。１組のリード
ライトバス対ＲＷＢＴ／ＮｊにはそれぞれＩ組の第１デ
ータアンプのトランジスタＮ１，Ｎ５のドレインに接続
され、ゲートをグランドに入力し電源とそれぞれのリー
ドライトバス対との間に配されたリードライトバスドラ
イブ用Ｐチャネル型トランジスタＰ１，Ｐ２により通常
電源レベルとなっている。また、リードライトバス対の
配線長はチップの一辺のほぼ３／４程度であり、寄生容
量Ｃは配線容量が支配的となる。
出力端子ＤＱｊと同数組のＪ組有り、Ｘ１６構成のＤＲ
ＡＭの場合リードライトバス対は１６組すなわちバスの
本数はＴ／Ｎ合わせて３２本必要となる。１組のリード
ライトバス対ＲＷＢＴ／ＮｊにはそれぞれＩ組の第１デ
ータアンプのトランジスタＮ１，Ｎ５のドレインに接続
され、ゲートをグランドに入力し電源とそれぞれのリー
ドライトバス対との間に配されたリードライトバスドラ
イブ用Ｐチャネル型トランジスタＰ１，Ｐ２により通常
電源レベルとなっている。また、リードライトバス対の
配線長はチップの一辺のほぼ３／４程度であり、寄生容
量Ｃは配線容量が支配的となる。
【０００７】次に、図４および各部の動作波形をタイム
チャートで示す図５を参照して従来の第１の半導体記憶
装置の動作のリード動作について説明すると、まず、第
１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベルの
時、トランジスタＮ１１，１２，１３が導通し、リード
バス対ＲＢＴ／Ｎｉは電源からトランジスタＮ１２，Ｎ
１３のしきい値ＶＴＮのレベルだけ低下したＶＣＣ−Ｖ
ＴＮのレベルにドライブされ、トランジスタＮ１１によ
り平衡化されている。第１データアンプ選択用パルス信
号Ｒ１ＰｉがＨレベルとなり、差動増幅器３１が活性化
し、ＶＣＣ−ＶＴＮレベルにバランスプリチャージされ
ていたリードバスＲＢＮ，ＲＢＴには、センスアンプ内
のデータに応じて差電位が生じ増幅される。同時にトラ
ンジスタＮ３，Ｎ６がオンとなる。
チャートで示す図５を参照して従来の第１の半導体記憶
装置の動作のリード動作について説明すると、まず、第
１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベルの
時、トランジスタＮ１１，１２，１３が導通し、リード
バス対ＲＢＴ／Ｎｉは電源からトランジスタＮ１２，Ｎ
１３のしきい値ＶＴＮのレベルだけ低下したＶＣＣ−Ｖ
ＴＮのレベルにドライブされ、トランジスタＮ１１によ
り平衡化されている。第１データアンプ選択用パルス信
号Ｒ１ＰｉがＨレベルとなり、差動増幅器３１が活性化
し、ＶＣＣ−ＶＴＮレベルにバランスプリチャージされ
ていたリードバスＲＢＮ，ＲＢＴには、センスアンプ内
のデータに応じて差電位が生じ増幅される。同時にトラ
ンジスタＮ３，Ｎ６がオンとなる。
【０００８】この時、電源−グランド間にトランジスタ
Ｐ１，リードライトバスＲＷＢＴｊ，トランジスタＮ
１，Ｎ３を経由する第１のＤＣパスと、トランジスタＰ
２，リードライトバスＲＷＢＮｊ，トランジスタＮ５，
Ｎ６を経由する第２のＤＣパスとが存在する。
Ｐ１，リードライトバスＲＷＢＴｊ，トランジスタＮ
１，Ｎ３を経由する第１のＤＣパスと、トランジスタＰ
２，リードライトバスＲＷＢＮｊ，トランジスタＮ５，
Ｎ６を経由する第２のＤＣパスとが存在する。
【０００９】第１，第２のＤＣパス内でのトランジスタ
のオン抵抗の比により、リードライトバスＲＷＢＴｊ，
ＲＷＢＮｊのレベルが決定するが、トランジスタＮ１，
Ｎ５のそれぞれのゲートが接続されているリードバスＲ
ＢＮｉ、ＲＢＴｉには電位差が生じているため、トラン
ジスタＮ１，Ｎ５のオン抵抗に差が出る。よってトラン
ジスタＰ１，Ｐ２との能力差及びトランジスタＮ３，Ｎ
６との能力差がないとすればリードライトバスＲＷＢＴ
ｊ，ＲＷＢＮｊ間にも電位差が生じる。
のオン抵抗の比により、リードライトバスＲＷＢＴｊ，
ＲＷＢＮｊのレベルが決定するが、トランジスタＮ１，
Ｎ５のそれぞれのゲートが接続されているリードバスＲ
ＢＮｉ、ＲＢＴｉには電位差が生じているため、トラン
ジスタＮ１，Ｎ５のオン抵抗に差が出る。よってトラン
ジスタＰ１，Ｐ２との能力差及びトランジスタＮ３，Ｎ
６との能力差がないとすればリードライトバスＲＷＢＴ
ｊ，ＲＷＢＮｊ間にも電位差が生じる。
【００１０】リードライトバス対に十分電位差が生じる
タイミングで第２データアンプ用パルス信号Ｒ２ＰがＨ
レベルとなり、この信号の供給を受けてリードライトバ
スＲＷＢＴｊ、ＲＷＢＮｊ間の差電位を第２データアン
プ回路６で増幅し、ラッチし、リードデータＲＤＴ／Ｎ
ｊＷを得る。第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉがＬレベルになると、リードバス対ＲＢＴ／Ｎｉは再
びＶＣＣ−ＶＴＮレベルにプリチャージされ、リードラ
イトバス対ＲＷＢＴ／Ｎｊは電源レベルにプリチャージ
される。
タイミングで第２データアンプ用パルス信号Ｒ２ＰがＨ
レベルとなり、この信号の供給を受けてリードライトバ
スＲＷＢＴｊ、ＲＷＢＮｊ間の差電位を第２データアン
プ回路６で増幅し、ラッチし、リードデータＲＤＴ／Ｎ
ｊＷを得る。第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉがＬレベルになると、リードバス対ＲＢＴ／Ｎｉは再
びＶＣＣ−ＶＴＮレベルにプリチャージされ、リードラ
イトバス対ＲＷＢＴ／Ｎｊは電源レベルにプリチャージ
される。
【００１１】なお、このＤＣパスにおいては、第１デー
タアンプ選択用パルス信号のＨレベル期間中、電源−グ
ランド間に恒常的に電流を消費するわけであるから、ト
ランジスタＰ１，Ｐ２及びトランジスタＮ１，Ｎ５，Ｎ
３，Ｎ６のサイズは極力小さくし、動作電流の低減を図
る必要がある。
タアンプ選択用パルス信号のＨレベル期間中、電源−グ
ランド間に恒常的に電流を消費するわけであるから、ト
ランジスタＰ１，Ｐ２及びトランジスタＮ１，Ｎ５，Ｎ
３，Ｎ６のサイズは極力小さくし、動作電流の低減を図
る必要がある。
【００１２】また、この従来の第１の半導体記憶装置で
は、センスアンプ２から第２データアンプ６までを微少
電位差でデータを伝達することによりリードパスを高速
化している。
は、センスアンプ２から第２データアンプ６までを微少
電位差でデータを伝達することによりリードパスを高速
化している。
【００１３】しかし、リードライトバスが上述のように
Ｔ／Ｎの２種類有るため、リードライトバスの本数が出
力データ数の２倍必要となる。このため例えば、リード
ライトバスが３μｍピッチで配線されている１６ＭＤＲ
ＡＭのＸ１６構成では９６μｍ幅の配線領域が必要とな
る。この幅はチップ短辺を６．５ｍｍとした場合、チッ
プ短辺の約１．５％に相当し、配線長はチップの長辺に
相当するため、配線領域は、全面積の約１．５％を占め
ていることになり、リードライトバスの配線領域の面積
がかなり大きくなっている。
Ｔ／Ｎの２種類有るため、リードライトバスの本数が出
力データ数の２倍必要となる。このため例えば、リード
ライトバスが３μｍピッチで配線されている１６ＭＤＲ
ＡＭのＸ１６構成では９６μｍ幅の配線領域が必要とな
る。この幅はチップ短辺を６．５ｍｍとした場合、チッ
プ短辺の約１．５％に相当し、配線長はチップの長辺に
相当するため、配線領域は、全面積の約１．５％を占め
ていることになり、リードライトバスの配線領域の面積
がかなり大きくなっている。
【００１４】次に、１つの入出力端子に対応するリード
ライトバスが１本で構成されている従来の第２の半導体
記憶装置の一例を図４と共通の構成要素は共通の文字を
付して同様にブロックで示す図６を参照すると、この図
に示す従来の第２の半導体記憶装置の前述の第１の従来
の半導体記憶装置との相違点は、第１データアンプ３０
の代りにセンスデータＲＴｉ，ＲＮｉの供給を受け第１
データアンプ選択用パルス信号Ｒ１Ｐｉの供給に応答し
てこれらセンスデータＲＴｉ，ＲＮｉを増幅し１つの電
源またはグランドレベルの信号を第１データ信号ＲＤ１
ｉとしてそれぞれリードライトバスＲＷＢｊ（ｊ＝１，
…Ｊ）に出力する複数の第１データアンプ３００を備
え、第２データアンプ及びその制御回路がないことであ
る。
ライトバスが１本で構成されている従来の第２の半導体
記憶装置の一例を図４と共通の構成要素は共通の文字を
付して同様にブロックで示す図６を参照すると、この図
に示す従来の第２の半導体記憶装置の前述の第１の従来
の半導体記憶装置との相違点は、第１データアンプ３０
の代りにセンスデータＲＴｉ，ＲＮｉの供給を受け第１
データアンプ選択用パルス信号Ｒ１Ｐｉの供給に応答し
てこれらセンスデータＲＴｉ，ＲＮｉを増幅し１つの電
源またはグランドレベルの信号を第１データ信号ＲＤ１
ｉとしてそれぞれリードライトバスＲＷＢｊ（ｊ＝１，
…Ｊ）に出力する複数の第１データアンプ３００を備
え、第２データアンプ及びその制御回路がないことであ
る。
【００１５】次に、図６および各部の動作波形をタイム
チャートで示す図７を参照して従来の第２の半導体記憶
装置の動作のリード動作について説明すると、まず、第
１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベルの
時、リードバス対ＲＢＴ／Ｎｉは電源からＮチャネル型
トランジスタのしきい値ＶＴＮのレベルだけ低下したＶ
ＣＣ−ＶＴＮのレベルでバランスされている。第１デー
タアンプ選択用パルス信号Ｒ１ＰｉがＨレベルとなる
と、センスアンプ２内のデータに応じて差電位が生じ増
幅され、そのデータに応じて電源またはグランドレベル
の第１データ信号ＲＤ１ｉをリードライトバスＲＷＢｊ
に出力する。第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉがＬレベルになると、リードバス対ＲＢＴ／Ｎｉは再
びＶＣＣ−ＶＴＮレベルにプリチャージされるが、リー
ドライトバスＲＷＢｊは出力データを保持し続ける。
チャートで示す図７を参照して従来の第２の半導体記憶
装置の動作のリード動作について説明すると、まず、第
１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベルの
時、リードバス対ＲＢＴ／Ｎｉは電源からＮチャネル型
トランジスタのしきい値ＶＴＮのレベルだけ低下したＶ
ＣＣ−ＶＴＮのレベルでバランスされている。第１デー
タアンプ選択用パルス信号Ｒ１ＰｉがＨレベルとなる
と、センスアンプ２内のデータに応じて差電位が生じ増
幅され、そのデータに応じて電源またはグランドレベル
の第１データ信号ＲＤ１ｉをリードライトバスＲＷＢｊ
に出力する。第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉがＬレベルになると、リードバス対ＲＢＴ／Ｎｉは再
びＶＣＣ−ＶＴＮレベルにプリチャージされるが、リー
ドライトバスＲＷＢｊは出力データを保持し続ける。
【００１６】この第２の従来の半導体記憶装置では、リ
ードライトバスに電源あるいはグランドレベルのフルス
イングの信号でデータを伝達することにより、リードラ
イトバスの本数を第１の従来例の半分にし配線数を低減
している。
ードライトバスに電源あるいはグランドレベルのフルス
イングの信号でデータを伝達することにより、リードラ
イトバスの本数を第１の従来例の半分にし配線数を低減
している。
【００１７】しかし、配線長が長く寄生容量の多きいリ
ードライトバスを第１データアンプにより駆動し、フル
スイングでデータを伝達するため、図７に示したよう
に、小振幅でデータを伝達する従来の第１の半導体記憶
装置の伝達時間Ｔ１と比較してこの第２の従来の半導体
記憶装置はリードライトバス上のデータ伝達に時間がか
かってしまいデータ伝達時間Ｔ２となり高速動作が困難
である。
ードライトバスを第１データアンプにより駆動し、フル
スイングでデータを伝達するため、図７に示したよう
に、小振幅でデータを伝達する従来の第１の半導体記憶
装置の伝達時間Ｔ１と比較してこの第２の従来の半導体
記憶装置はリードライトバス上のデータ伝達に時間がか
かってしまいデータ伝達時間Ｔ２となり高速動作が困難
である。
【００１８】
【発明が解決しようとする課題】上述した従来の第１の
半導体記憶装置は、リードライトバスの本数がＴ／Ｎの
２種類に対応して出力データ数の２倍必要であるため、
対応するリードライトバスの所要配線領域が大きくなり
チップ面積の増大要因となるという欠点があった。
半導体記憶装置は、リードライトバスの本数がＴ／Ｎの
２種類に対応して出力データ数の２倍必要であるため、
対応するリードライトバスの所要配線領域が大きくなり
チップ面積の増大要因となるという欠点があった。
【００１９】また、従来の第１の半導体記憶装置は、リ
ードライトバスの本数は出力データ数と同数で面積は小
さくてすむが、配線長が長く寄生容量の大きいリードラ
イトバスを第１データアンプにより駆動し、フルスイン
グでデータを伝達するため、小振幅でデータを伝達する
従来の第１の半導体装置と比較してリードライトバス上
のデータ伝達時間が大きくなり高速動作が困難であると
いう欠点があった。
ードライトバスの本数は出力データ数と同数で面積は小
さくてすむが、配線長が長く寄生容量の大きいリードラ
イトバスを第１データアンプにより駆動し、フルスイン
グでデータを伝達するため、小振幅でデータを伝達する
従来の第１の半導体装置と比較してリードライトバス上
のデータ伝達時間が大きくなり高速動作が困難であると
いう欠点があった。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、各々が情報を記憶するメモリセルを行および列状に
配列したメモリセルアレイと、前記メモリセルアレイか
ら読出したデータを増幅し第１，第２の極性の対のセン
スデータを第１のデータ伝達線対に出力する複数のセン
スアンプと、アドレス信号の供給に応答して発生する第
１の選択信号の供給に応答して前記センスデータを増幅
し増幅データとして第２のデータ伝達線である複数のリ
ードライトバスの各々に出力する複数の第１のデータア
ンプと、前記リードライトバスの各々に接続しそれぞれ
前記第１，第２の極性の入力の供給を受ける第１，第２
の入力端を有し第２の選択信号の供給に応答して供給を
受けた前記増幅データ対応のリードデータを入出力回路
に出力する複数の第２のデータアンプとを備える半導体
記憶装置において、前記リードライトバスの各々が、前
記第２のデータアンプの前記第１の入力端に接続されて
前記第１の極性の前記増幅データを伝達する１本のデー
タ転達線のみを備え、一端が前記第２のデータアンプの
各々の前記第２の入力端に接続するリファレンス伝達バ
スと、前記アドレス信号と無関係に前記第１の選択信号
と同一タイミングで発生するリファレンス制御信号の供
給に応答してリファレンス電位を発生し前記リファレン
ス伝達バスに出力するリファレンスドライブ回路とを備
えて構成されている。
は、各々が情報を記憶するメモリセルを行および列状に
配列したメモリセルアレイと、前記メモリセルアレイか
ら読出したデータを増幅し第１，第２の極性の対のセン
スデータを第１のデータ伝達線対に出力する複数のセン
スアンプと、アドレス信号の供給に応答して発生する第
１の選択信号の供給に応答して前記センスデータを増幅
し増幅データとして第２のデータ伝達線である複数のリ
ードライトバスの各々に出力する複数の第１のデータア
ンプと、前記リードライトバスの各々に接続しそれぞれ
前記第１，第２の極性の入力の供給を受ける第１，第２
の入力端を有し第２の選択信号の供給に応答して供給を
受けた前記増幅データ対応のリードデータを入出力回路
に出力する複数の第２のデータアンプとを備える半導体
記憶装置において、前記リードライトバスの各々が、前
記第２のデータアンプの前記第１の入力端に接続されて
前記第１の極性の前記増幅データを伝達する１本のデー
タ転達線のみを備え、一端が前記第２のデータアンプの
各々の前記第２の入力端に接続するリファレンス伝達バ
スと、前記アドレス信号と無関係に前記第１の選択信号
と同一タイミングで発生するリファレンス制御信号の供
給に応答してリファレンス電位を発生し前記リファレン
ス伝達バスに出力するリファレンスドライブ回路とを備
えて構成されている。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶装置は、従来の第１の半導体記憶装置と共通
のメモリセルアレイ１と、センスアンプ２と、アドレス
信号発生回路４と、複数の第１データアンプ制御回路５
と、複数の第２データアンプ６と、第２データアンプ制
御回路７と、複数のデータアウトバッファ回路８とに加
えて、第１データアンプ３０の代りにセンスデータＲＴ
ｉ，ＲＮｉの供給を受け第１データアンプ選択用パルス
信号Ｒ１Ｐｉの供給に応答してこれらセンスデータＲＴ
ｉ，ＲＮｉを増幅しＴ信号のみの増幅データＡＴｉとし
てそれぞれリードライトバスＲＷＢＴｊ（ｊ＝１，…
Ｊ）に出力する複数の第１データアンプ３と、アドレス
信号によらず第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉ（ｉ＝１，…Ｉ）と同一タイミングでリファレンス制
御用パルス信号Ｒ１ＰＲを出力するリファレンス制御回
路１０と、リファレンス制御用パルス信号Ｒ１ＰＲに応
じてリファレンスレベルを発生し従来のリードライトバ
スＲＷＢＮｊの代わりに設けたリファレンス伝達バスＲ
ＷＢＲに出力するリファレンス回路９とを備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶装置は、従来の第１の半導体記憶装置と共通
のメモリセルアレイ１と、センスアンプ２と、アドレス
信号発生回路４と、複数の第１データアンプ制御回路５
と、複数の第２データアンプ６と、第２データアンプ制
御回路７と、複数のデータアウトバッファ回路８とに加
えて、第１データアンプ３０の代りにセンスデータＲＴ
ｉ，ＲＮｉの供給を受け第１データアンプ選択用パルス
信号Ｒ１Ｐｉの供給に応答してこれらセンスデータＲＴ
ｉ，ＲＮｉを増幅しＴ信号のみの増幅データＡＴｉとし
てそれぞれリードライトバスＲＷＢＴｊ（ｊ＝１，…
Ｊ）に出力する複数の第１データアンプ３と、アドレス
信号によらず第１データアンプ選択用パルス信号Ｒ１Ｐ
ｉ（ｉ＝１，…Ｉ）と同一タイミングでリファレンス制
御用パルス信号Ｒ１ＰＲを出力するリファレンス制御回
路１０と、リファレンス制御用パルス信号Ｒ１ＰＲに応
じてリファレンスレベルを発生し従来のリードライトバ
スＲＷＢＮｊの代わりに設けたリファレンス伝達バスＲ
ＷＢＲに出力するリファレンス回路９とを備える。
【００２２】前述のように、従来のリードライトバスＲ
ＷＢＮｊは第２データアンプ６と同数のＪ本有るのに対
し、本実施の形態のリファレンス伝達バスＲＷＢＲは１
本であり、一端はリファレンス回路９に接続し、他端は
全ての第２データアンプ６の補（Ｎ）入力側に接続して
いる。また、各々のリードライトバスＲＷＢＴｊは第２
データアンプ６の真（Ｔ）入力側に接続している。
ＷＢＮｊは第２データアンプ６と同数のＪ本有るのに対
し、本実施の形態のリファレンス伝達バスＲＷＢＲは１
本であり、一端はリファレンス回路９に接続し、他端は
全ての第２データアンプ６の補（Ｎ）入力側に接続して
いる。また、各々のリードライトバスＲＷＢＴｊは第２
データアンプ６の真（Ｔ）入力側に接続している。
【００２３】リファレンス回路９は、ゲートにグランド
を入力し電源とリファレンス伝達バスＲＷＢＲの間に配
置されたＰチャネル型トランジスタＰ９１と、リファレ
ンス伝達バスＲＷＢＲ，グランド間に直列接続で配置さ
れ各々のゲートに節点ＲＥＦのレファレンス電位とパル
ス信号Ｒ１Ｐの供給を受けるＮチャネル型トランジスタ
Ｎ９１，Ｎ９３と、電源とトランジスタＮ９２のゲート
との間に挿入されゲートがこの電源と接続されて節点Ｒ
ＥＦの電位を上記電源からしきい値分低下したレベルに
設定するゲートが電源と接続されたＮチャネル型トラン
ジスタＮ４とを備える。
を入力し電源とリファレンス伝達バスＲＷＢＲの間に配
置されたＰチャネル型トランジスタＰ９１と、リファレ
ンス伝達バスＲＷＢＲ，グランド間に直列接続で配置さ
れ各々のゲートに節点ＲＥＦのレファレンス電位とパル
ス信号Ｒ１Ｐの供給を受けるＮチャネル型トランジスタ
Ｎ９１，Ｎ９３と、電源とトランジスタＮ９２のゲート
との間に挿入されゲートがこの電源と接続されて節点Ｒ
ＥＦの電位を上記電源からしきい値分低下したレベルに
設定するゲートが電源と接続されたＮチャネル型トラン
ジスタＮ４とを備える。
【００２４】第１データアンプ３は、従来の第１データ
アンプ３０と共通の差動増幅器３１と、インバータＩＮ
Ｖ１と、Ｎチャネル型トランジスタＮ１，Ｎ３，Ｎ１１
〜Ｎ１３とに加えて、ゲートがリードバスＲＢＴｉに接
続されソース，ドレインともにグランドに接続されてい
るＮチャネル型トランジスタＮ２を備える。このトラン
ジスタＮ２は、リードバス対ＲＢＴ／Ｎｉの寄生容量に
アンバランスが生じ、誤データの増幅をすることがない
ように設けたものである。
アンプ３０と共通の差動増幅器３１と、インバータＩＮ
Ｖ１と、Ｎチャネル型トランジスタＮ１，Ｎ３，Ｎ１１
〜Ｎ１３とに加えて、ゲートがリードバスＲＢＴｉに接
続されソース，ドレインともにグランドに接続されてい
るＮチャネル型トランジスタＮ２を備える。このトラン
ジスタＮ２は、リードバス対ＲＢＴ／Ｎｉの寄生容量に
アンバランスが生じ、誤データの増幅をすることがない
ように設けたものである。
【００２５】本実施の形態では、リードライトバスがＴ
データ対応のＲＷＢＴｊと全部のバスＲＷＢＴｊに共通
のリファレンス伝達バスＲＷＢＲのみであるので、バス
の本数はＪ＋１本であり、従来と同様のＸ１６構成のＤ
ＲＡＭの場合のリードバス本数は１７本で済む。またレ
ファレンス伝達バスＲＷＢＲの配線長をリードライトバ
スＲＷＢＴｊと同程度とし、寄生容量ＣＲをリードライ
トバスの寄生容量Ｃと同程度としている。
データ対応のＲＷＢＴｊと全部のバスＲＷＢＴｊに共通
のリファレンス伝達バスＲＷＢＲのみであるので、バス
の本数はＪ＋１本であり、従来と同様のＸ１６構成のＤ
ＲＡＭの場合のリードバス本数は１７本で済む。またレ
ファレンス伝達バスＲＷＢＲの配線長をリードライトバ
スＲＷＢＴｊと同程度とし、寄生容量ＣＲをリードライ
トバスの寄生容量Ｃと同程度としている。
【００２６】次に、図１および各部の動作波形をタイム
チャートで示す図２を参照して本実施の形態の半導体記
憶装置の動作のリード動作について説明すると、まず、
第１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベル
の時、トランジスタＮ１１，１２，１３がオンし、リー
ドバス対ＲＢＴ／Ｎｉは電源からトランジスタＮ１２，
Ｎ１３のしきい値ＶＴＮのレベルだけ低下したＶＣＣ−
ＶＴＮのレベルにドライブされ、トランジスタＮ１１に
よりバランスされている。また節点ＲＥＦのレベルはト
ランジスタＮ４のしきい値をＶＴＮＲとするとＶＣＣ−
ＶＴＮＲのレベルである。パルス信号Ｒ１ＰｉがＨレベ
ルとなり、差動増幅器３１が活性化し、ＶＣＣ−ＶＴＮ
レベルにバランスプリチャージされていたリードバスＲ
ＢＮ，ＲＢＴは、センスアンプ内のデータに応じた差電
位が生じ増幅される。このとき節点ＲＥＦのレベルは変
化せずＶＣＣ−ＶＴＮＲである。本実施の形態では、Ｖ
ＴＮ＝ＶＴＮＲとし、リードバスのバランスプリチャー
ジレベルに節点ＲＥＦのレベルを設定している。パルス
信号Ｒ１ＰｉがＨレベルとなるタイミングでリファレン
ス制御用パルス信号Ｒ１ＰＲもＨレベルとなる。これに
より第１データアンプ内のトランジスタＮ３及びリファ
レンス回路内のトランジスタＮ９３がオンとなる。
チャートで示す図２を参照して本実施の形態の半導体記
憶装置の動作のリード動作について説明すると、まず、
第１データアンプ選択用パルス信号Ｒ１ＰｉがＬレベル
の時、トランジスタＮ１１，１２，１３がオンし、リー
ドバス対ＲＢＴ／Ｎｉは電源からトランジスタＮ１２，
Ｎ１３のしきい値ＶＴＮのレベルだけ低下したＶＣＣ−
ＶＴＮのレベルにドライブされ、トランジスタＮ１１に
よりバランスされている。また節点ＲＥＦのレベルはト
ランジスタＮ４のしきい値をＶＴＮＲとするとＶＣＣ−
ＶＴＮＲのレベルである。パルス信号Ｒ１ＰｉがＨレベ
ルとなり、差動増幅器３１が活性化し、ＶＣＣ−ＶＴＮ
レベルにバランスプリチャージされていたリードバスＲ
ＢＮ，ＲＢＴは、センスアンプ内のデータに応じた差電
位が生じ増幅される。このとき節点ＲＥＦのレベルは変
化せずＶＣＣ−ＶＴＮＲである。本実施の形態では、Ｖ
ＴＮ＝ＶＴＮＲとし、リードバスのバランスプリチャー
ジレベルに節点ＲＥＦのレベルを設定している。パルス
信号Ｒ１ＰｉがＨレベルとなるタイミングでリファレン
ス制御用パルス信号Ｒ１ＰＲもＨレベルとなる。これに
より第１データアンプ内のトランジスタＮ３及びリファ
レンス回路内のトランジスタＮ９３がオンとなる。
【００２７】この時電源−グランド間に、トランジスタ
Ｐ１，リードライトバスＲＷＢＴｊ，トランジスタＮ
１，Ｎ３を経由する第１のＤＣパスと、トランジスタＰ
９１，レファレンス伝達バスＲＷＢＲ，トランジスタＮ
９１，Ｎ９３を経由する第２のＤＣパスとが存在する。
Ｐ１，リードライトバスＲＷＢＴｊ，トランジスタＮ
１，Ｎ３を経由する第１のＤＣパスと、トランジスタＰ
９１，レファレンス伝達バスＲＷＢＲ，トランジスタＮ
９１，Ｎ９３を経由する第２のＤＣパスとが存在する。
【００２８】第１，第２のＤＣパス内でのトランジスタ
のオン抵抗の比により、リードライトバスＲＷＢＴｊ、
及びリファレンス伝達バスＲＷＢＲのレベルが決定す
る。トランジスタＰ１，Ｐ９１の能力差及びトランジス
タＮ３，Ｎ９３の能力差がないとすれば、第１データア
ンプ３内のトランジスタＮ１とリファレンス回路内のト
ランジスタＮ９１の各々のオン抵抗によりリードライト
バスＲＷＢＴｊとリファレンス伝達バスＲＷＢＲのレベ
ルは決定する。リードバスのデータがＴＲＵＥで、ＲＷ
ＢＮｉのレベルが節点ＲＥＦのレベルより小さいと、ト
ランジスタＮ１のオン抵抗は大きくトランジスタＮ９１
のオン抵抗は小さくなり、リードライトバスＲＷＢＴｊ
のレベルの方がリファレンス伝達バスのレベルより高く
なる。逆に、リードバスのデータがＮＯＴでＲＷＢＮｉ
のレベルが節点ＲＥＦのレベルより大きいと、トランジ
スタＮ１のオン抵抗は小さくＮ９１のオン抵抗は大きく
なり、リードライトバスＲＷＢＴｊのレベルの方がリフ
ァレンス伝達バスのレベルより低くなる。このときトラ
ンジスタＮ１のゲートが接続されているリードバスＲＢ
Ｎｉのレベルと、リファレンス回路内のトランジスタＮ
９１のゲートが接続されている節点ＲＥＦのレベルとの
差電位の絶対値はリードバスのデータがＴ／Ｎのときで
等しいことが望ましい。
のオン抵抗の比により、リードライトバスＲＷＢＴｊ、
及びリファレンス伝達バスＲＷＢＲのレベルが決定す
る。トランジスタＰ１，Ｐ９１の能力差及びトランジス
タＮ３，Ｎ９３の能力差がないとすれば、第１データア
ンプ３内のトランジスタＮ１とリファレンス回路内のト
ランジスタＮ９１の各々のオン抵抗によりリードライト
バスＲＷＢＴｊとリファレンス伝達バスＲＷＢＲのレベ
ルは決定する。リードバスのデータがＴＲＵＥで、ＲＷ
ＢＮｉのレベルが節点ＲＥＦのレベルより小さいと、ト
ランジスタＮ１のオン抵抗は大きくトランジスタＮ９１
のオン抵抗は小さくなり、リードライトバスＲＷＢＴｊ
のレベルの方がリファレンス伝達バスのレベルより高く
なる。逆に、リードバスのデータがＮＯＴでＲＷＢＮｉ
のレベルが節点ＲＥＦのレベルより大きいと、トランジ
スタＮ１のオン抵抗は小さくＮ９１のオン抵抗は大きく
なり、リードライトバスＲＷＢＴｊのレベルの方がリフ
ァレンス伝達バスのレベルより低くなる。このときトラ
ンジスタＮ１のゲートが接続されているリードバスＲＢ
Ｎｉのレベルと、リファレンス回路内のトランジスタＮ
９１のゲートが接続されている節点ＲＥＦのレベルとの
差電位の絶対値はリードバスのデータがＴ／Ｎのときで
等しいことが望ましい。
【００２９】本実施の形態では、差動増幅器３１が活性
化したとき、リードバス対のバランスレベルがＴ／Ｎの
差電位の中間レベルとなるようにこの差動増幅器３１を
設計する。これにより、第１データアンプ３の活性化期
間中、節点ＲＥＦのレベルは常にリードバス対の中間レ
ベルとなり、リードライトバスとリファレンス伝達バス
の差電位もデータＴ／Ｎでアンバランスが生じない。
化したとき、リードバス対のバランスレベルがＴ／Ｎの
差電位の中間レベルとなるようにこの差動増幅器３１を
設計する。これにより、第１データアンプ３の活性化期
間中、節点ＲＥＦのレベルは常にリードバス対の中間レ
ベルとなり、リードライトバスとリファレンス伝達バス
の差電位もデータＴ／Ｎでアンバランスが生じない。
【００３０】リードライトバス対に十分電位差が生じる
タイミングで第２データアンプ用パルス信号Ｒ２ＰがＨ
レベルとなり、この信号の供給を受けてリードライトバ
スＲＷＢＴｊ，リファレンス伝達バスＲＷＢＲ間の差電
位を第２データアンプ回路６で増幅し、ラッチし、リー
ドデータＲＤＴ／Ｎｊを得る。第１データアンプ選択用
パルス信号Ｒ１ＰｉがＬレベルになると、リードバス対
ＲＢＴ／Ｎｉは再びＶＣＣ−ＶＴＮレベルにプリチャー
ジされ、リードライトバスＲＷＢＴｊ及びリファレンス
伝達バスは電源レベルにプリチャージされる。
タイミングで第２データアンプ用パルス信号Ｒ２ＰがＨ
レベルとなり、この信号の供給を受けてリードライトバ
スＲＷＢＴｊ，リファレンス伝達バスＲＷＢＲ間の差電
位を第２データアンプ回路６で増幅し、ラッチし、リー
ドデータＲＤＴ／Ｎｊを得る。第１データアンプ選択用
パルス信号Ｒ１ＰｉがＬレベルになると、リードバス対
ＲＢＴ／Ｎｉは再びＶＣＣ−ＶＴＮレベルにプリチャー
ジされ、リードライトバスＲＷＢＴｊ及びリファレンス
伝達バスは電源レベルにプリチャージされる。
【００３１】以上述べたように、本実施の形態の半導体
記憶装置では、リードライトバスの本数を従来の半分と
リファレンス用のバス１本にすることできる。従来と同
様のリードライトバスが３μｍピッチで配線されている
チップ短辺が６．５ｍｍの１６ＭＤＲＡＭの×１６構成
の例では、従来チップ短辺の約１．５％必要であった配
線領域を約０．８％程度までに小さくすることができ
る。
記憶装置では、リードライトバスの本数を従来の半分と
リファレンス用のバス１本にすることできる。従来と同
様のリードライトバスが３μｍピッチで配線されている
チップ短辺が６．５ｍｍの１６ＭＤＲＡＭの×１６構成
の例では、従来チップ短辺の約１．５％必要であった配
線領域を約０．８％程度までに小さくすることができ
る。
【００３２】また、レイアウトによってはリファレンス
伝達用バスを複数本備えた方がよい場合もある。
伝達用バスを複数本備えた方がよい場合もある。
【００３３】リファレンス伝達用バスを複数本備える本
発明の第２の実施例をブロックで示す図３を参照する
と、通常Ｘ１６構成の場合、チップの片側でＸ８を構成
し、反対側で残りのＸ８を構成しており、リードライト
バスもチップの両端に配置されている。この時、図３
（Ａ）に示すようにリファレンス伝達バスをすべて共通
とすると配線長はリードライトバスよりも長く、寄生容
量ＣＲも大きくなってしまいリファレンス伝達バスをＶ
ＣＣレベルからリファレンスレベルに引き抜くのに時間
がかかってしまう。そこで、図３（Ｂ）に示すように片
方のＸ８構成と、もう一方のＸ８構成の２カ所にリファ
レンス回路９及びリファレンス伝達バスＲＷＢＲを設
け、配線長及び寄生容量を等しくし、リファレンス伝達
バスの引き抜き時間とリードライトバスの引き抜き時間
を等しくし、データ伝達時間を短縮する。
発明の第２の実施例をブロックで示す図３を参照する
と、通常Ｘ１６構成の場合、チップの片側でＸ８を構成
し、反対側で残りのＸ８を構成しており、リードライト
バスもチップの両端に配置されている。この時、図３
（Ａ）に示すようにリファレンス伝達バスをすべて共通
とすると配線長はリードライトバスよりも長く、寄生容
量ＣＲも大きくなってしまいリファレンス伝達バスをＶ
ＣＣレベルからリファレンスレベルに引き抜くのに時間
がかかってしまう。そこで、図３（Ｂ）に示すように片
方のＸ８構成と、もう一方のＸ８構成の２カ所にリファ
レンス回路９及びリファレンス伝達バスＲＷＢＲを設
け、配線長及び寄生容量を等しくし、リファレンス伝達
バスの引き抜き時間とリードライトバスの引き抜き時間
を等しくし、データ伝達時間を短縮する。
【００３４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、リードライトバスの各々が従来のＴＲＵＥま
たはＮＯＴのどちらか１方に対応する１本のデータ転達
線から成り、１本のリファレンス伝達バスと、リファレ
ンスドライブ回路とを備え、複数のリードデータに対し
１つのリファレンスと比較するよう構成したので、リー
ドライトバスの本数を従来の半分とリファレンス用のバ
ス１本にすることでき、リードライトバスの所要配線領
域を大幅に低減できるという効果がある。
憶装置は、リードライトバスの各々が従来のＴＲＵＥま
たはＮＯＴのどちらか１方に対応する１本のデータ転達
線から成り、１本のリファレンス伝達バスと、リファレ
ンスドライブ回路とを備え、複数のリードデータに対し
１つのリファレンスと比較するよう構成したので、リー
ドライトバスの本数を従来の半分とリファレンス用のバ
ス１本にすることでき、リードライトバスの所要配線領
域を大幅に低減できるという効果がある。
【００３５】また、リードデータをリファレンス電位と
リードライトバスの電位との微少差電位で伝達すること
により、高速にデータを伝達できるという効果がある。
リードライトバスの電位との微少差電位で伝達すること
により、高速にデータを伝達できるという効果がある。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図３】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図４】従来の第１の半導体記憶装置の一例を示すブロ
ック図である。
ック図である。
【図５】図４の回路の動作の一例を示すタイムチャート
である。
である。
【図６】従来の第２の半導体記憶装置の一例を示すブロ
ック図である。
ック図である。
【図７】図６の回路の動作の一例を示すタイムチャート
である。
である。
１ メモリセルアレイ ２ センスアンプ ３，３０ 第１データアンプ ４ アドレス信号発生回路 ５ 第１データアンプ制御回路 ６ 第２データアンプ ７ 第２データアンプ制御回路 ８ データアウトバッファ回路 ９ リファレンス回路 １０ リファレンス制御回路 ３１ 差動増幅器 Ｎ１〜Ｎ６，Ｎ１１〜Ｎ１３，Ｎ９２，Ｎ９３，Ｐ１，
Ｐ２，Ｐ９１ トランジスタ ＩＮＶ１ インバータ ＲＷＢＴ１〜ＲＷＢＴＪ，ＲＷＢＮ１〜ＲＷＢＮＪ
リードライトバス ＲＷＢＲ リファレンス伝達バス
Ｐ２，Ｐ９１ トランジスタ ＩＮＶ１ インバータ ＲＷＢＴ１〜ＲＷＢＴＪ，ＲＷＢＮ１〜ＲＷＢＮＪ
リードライトバス ＲＷＢＲ リファレンス伝達バス
Claims (5)
- 【請求項１】 各々が情報を記憶するメモリセルを行お
よび列状に配列したメモリセルアレイと、前記メモリセ
ルアレイから読出したデータを増幅し第１，第２の極性
の対のセンスデータを第１のデータ伝達線対に出力する
複数のセンスアンプと、アドレス信号の供給に応答して
発生する第１の選択信号の供給に応答して前記センスデ
ータを増幅し増幅データとして第２のデータ伝達線であ
る複数のリードライトバスの各々に出力する複数の第１
のデータアンプと、前記リードライトバスの各々に接続
しそれぞれ前記第１，第２の極性の入力の供給を受ける
第１，第２の入力端を有し第２の選択信号の供給に応答
して供給を受けた前記増幅データ対応のリードデータを
入出力回路に出力する複数の第２のデータアンプとを備
える半導体記憶装置において、 前記リードライトバスの各々が、前記第２のデータアン
プの前記第１の入力端に接続されて前記第１の極性の前
記増幅データを伝達する１本のデータ転達線のみを備
え、 一端が前記第２のデータアンプの各々の前記第２の入力
端に接続するリファレンス伝達バスと、 前記アドレス信号と無関係に前記第１の選択信号と同一
タイミングで発生するリファレンス制御信号の供給に応
答してリファレンス電位を発生し前記リファレンス伝達
バスに出力するリファレンスドライブ回路とを備えると
を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のデータアンプが、ライト時以
外のとき前記リードライトバスの各々を第１の電位にチ
ャージし前記第１の選択信号の供給に応答して前記増幅
データの第１，第２の極性に対応する第２，第３の電位
に前記リードライトバスの各々をドライブするバスドラ
イブ回路を備え、 前記リファレンスドライブ回路が、ライト時以外のとき
前記リファレンス電位を前記第１の電位に設定し前記リ
ファレンス制御信号の供給に応答して前記リファレンス
電位を前記第２，第３の中間電位に設定するリファレン
ス電位発生回路を備えることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 半導体チップの１辺に第１の前記リファ
レンス伝達バスおよび第１の前記リファレンスドライブ
回路を備え、 前記半導体チップの他辺に第２の前記リファレンス伝達
バスおよび第２の前記リファレンスドライブ回路を備え
る請求項１記載の半導体記憶装置。 - 【請求項４】 前記バスドライブ回路が、前記第１の選
択信号の活性化に応答して前記第１のデータ伝達線対の
差電位を増幅して前記センスデータを生成し前記第１の
選択信号の非活性化期間に前記第１のデータ伝達線対を
前記第１の電位でバランスする差動増幅器と、 電源と前記リードライトバスとの間に直列接続で挿入さ
れ各々のゲートに前記センスデータの一方と前記第１の
選択信号との供給をそれぞれ受けこの第１の選択信号の
活性化時に前記リードライトバスをドライブする第１，
第２のＮチャネルＭＯＳトランジスタを備え、 前記リファレンス電位発生回路が、電源と前記リファレ
ンス伝達線との間に直列接続で挿入され各々のゲートが
それぞれ前記第１の電位と前記リファレンス制御信号の
供給をそれぞれ受けこのリファレンス制御信号の活性化
時に前記リファレンス伝達線をドライブする第３，第４
のＮチャネルＭＯＳトランジスタを備えることを特徴と
する請求項２記載の半導体記憶装置。 - 【請求項５】 前記リードライトバスの各々の配線長お
よび前記リファレンス伝達線の配線長を相互に等しくす
ることを特徴とする請求項１および３記載の半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041393A JP3008843B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
| US08/806,667 US5784324A (en) | 1996-02-28 | 1997-02-26 | Single-chip memory system having a multiple bit line structure for outputting a plurality of data simultaneously |
| EP97103270A EP0809251A3 (en) | 1996-02-28 | 1997-02-27 | Single-chip memory system having a multiple bit line structure for outputting a plurality of data simultaneously |
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