JPH09231784A - 半導体集積回路装置およびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリを有する半導体集積回路装
置においてデータの読み出しの低電圧動作を可能にす
る。 【解決手段】 二層ゲート電極構造のＭＩＳ・ＦＥＴか
らなる複数の不揮発性メモリセルＭＣによって構成され
たフラッシュメモリを半導体基板上のメモリセル領域Ｍ
に備え、フローティングゲート電極の電荷を引き抜くこ
とによって書き込み動作をした後に、コントロールゲー
ト電極に所定の電圧を印加することによりフローティン
グゲート電極に所定量の電荷を注入する書き戻し動作を
行う際に、しきい電圧が所定レベル以上に設定された不
揮発性メモリセルＭＣのサブビット線ＢＬｓ（ドレイン
領域）に書き込み防止電圧を印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその動作技術に関し、特に、フラッシュメモリ
（ＥＥＰＲＯＭ；Electrically Erasable Programmable
Read Only Memory)を有する半導体集積回路装置および
その動作方法に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】電気的に書き込み・消去可能な不揮発性
メモリは、配線ボード上に組み込んだままでも情報の書
き換えが可能であり、使用し易いことからメモリを必要
とする種々の製品に幅広く使用されている。

【０００３】特に、一括消去形のＥＥＰＲＯＭ、いわゆ
る、フラッシュメモリは、メモリセルのサイズを、ＤＲ
ＡＭ（Dynamic Random Access Memory）よりも小さくす
ることができ、メモリカードや磁気ディスクの代替用途
の期待も大きい。

【０００４】フラッシュメモリにおけるメモリセルは、
周囲と電気的に絶縁された浮遊ゲート電極を有し、そこ
に電子を注入したり、そこから電子を放出させることに
よって“１（Ｈｉｇｈ）”または“０（Ｌｏｗ）”レベ
ルのデータを記憶する構造になっている。

【０００５】この電子の注入は、チャネル・ホットエレ
クトロン注入によって行う。この電子の注入を書き込み
とする場合と、反対に電子の注入を消去とする場合とが
ある。いずれの場合も、通常、書き込みはバイト単位で
行い、消去はチップ単位またはブロック単位で行う。

【０００６】ところで、電子の注入を書き込み動作とす
る場合の消去特性は、メモリセルの加工精度のばらつき
等によってばらつきが生じ、分布をもっている。

【０００７】この消去処理は、最も消去時間の遅いメモ
リセルのしきい電圧がある値以下になったときに完了す
る方式をとる。このため、消去特性のばらつきが大きい
と、比較的消去時間の速いメモリセルは、電子が過剰に
放出されてしまい、しきい電圧が低くなる結果、ディプ
レッションになってしまう場合がある。そして、しきい
電圧が負になると、非選択メモリセルにリーク電流が流
れるため、読み出し不良や書き込み不良が発生する。こ
のような問題は、電子の注入を消去動作とする場合の書
き込み動作でも生じる。

【０００８】このような消去（または書き込み）ばらつ
きを低減するため、書き戻し方式がある。この書き戻し
方式は、消去処理を施した後に、メモリセルの制御ゲー
ト電極に正の電圧を印加し、電子を浮遊ゲート電極に注
入する方式である。

【０００９】この場合、メモリセルのしきい電圧が負に
なると、浮遊ゲート電極に蓄積されている電荷は正とな
り、制御ゲート電極に正電圧を印加することで、浮遊ゲ
ート電極と半導体基板との間の電位差が、しきい電圧が
高いメモリセルよりも大きくなる。すると、書き戻し時
間とともに、メモリセルのしきい電圧が正の所定値に収
束するようになる。

【００１０】なお、このようなフラッシュメモリの消去
後におけるしきい電圧のばらつきを抑える技術について
は、例えば社団法人 電子情報通信学会、信学技報 Ｓ
ＭＤ９３−２９, ＩＣＤ９３−２９（１９９３年５月）
Ｐ３５〜Ｐ４１、「２段階消去によるフラッシュメモ
リ消去しきい値制御」と題する論文に記載があり、通常
の消去処理を行った（１段階）後、制御ゲート電極に正
の高電圧を短時間印加し、少量の電子を半導体基板から
浮遊ゲート電極へ注入し、メモリセルのデータを若干書
き戻す（２段階）ことにより、消去ばらつき分布範囲を
狭くする技術について説明されている。

【００１１】

【発明が解決しようとする課題】しかし、上記したフラ
ッシュメモリの書き戻し処理においては、以下の問題が
あることを本発明者は見出した。

【００１２】すなわち、書き戻し処理を必要としない、
しきい電圧の高いメモリセルの制御ゲート電極に対して
も正電圧を印加してしまうので、そのメモリセルのしき
い電圧がさらに高くなり、読み出し電流が小さくなる結
果、低電圧での読み出し動作が困難となる問題が生じ
る。

【００１３】また、一般に、このような問題を回避する
ために消去処理または書き込み処理を深いレベルまで行
うようにしているが、そのようにすると消去時間または
書き込み時間が増大してしまう問題が生じる。

【００１４】本発明の目的は、フラッシュメモリを有す
る半導体集積回路装置においてデータの読み出しの低電
圧動作を可能にすることのできる技術を提供することに
ある。

【００１５】また、本発明の目的は、フラッシュメモリ
を有する半導体集積回路装置の消去または書き込み動作
の動作速度を向上させることのできる技術を提供するこ
とにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】本発明の半導体集積回路装置は、浮遊ゲー
ト電極上に絶縁膜を介して制御ゲート電極を積層した二
層ゲート電極構造のＭＩＳ・ＦＥＴからなる複数の不揮
発性メモリによって構成されたフラッシュメモリを半導
体基板上のメモリセル領域に備え、前記浮遊ゲート電極
の電荷を引き抜くことによって書き込み動作または消去
動作をした後に、前記制御ゲート電極に所定の電圧を印
加することにより浮遊ゲート電極に所定量の電荷を注入
する書き戻し動作を行う半導体集積回路装置であって、
前記書き戻し動作の際に、しきい電圧が所定レベル以上
に設定された不揮発性メモリセルのドレイン領域に書き
込み防止電圧を印加する構造としたものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】図１は本発明の一実施の形態である半導体
集積回路装置の回路構成を示すブロック図、図２は図１
の半導体集積回路装置の要部回路図、図３および図４は
図１の半導体集積回路装置の要部断面図、図５は図１の
半導体集積回路装置の消去動作時における要部回路図、
図６は図１の半導体集積回路装置において消去動作時に
おけるメモリセルの状態を模式的に示す説明図、図７は
図１の半導体集積回路装置の書き込み動作時における要
部回路図、図８は図１の半導体集積回路装置において書
き込み動作時におけるメモリセルの状態を模式的に示す
説明図、図９は図１の半導体集積回路装置の書き戻し動
作時における要部回路図、図１０（ａ）は図１の半導体
集積回路装置において書き戻しを必要とするメモリセル
の状態を模式的に示す説明図、図１０（ｂ）は図１の半
導体集積回路装置において書き戻しを必要としないメモ
リセルの状態を模式的に示す説明図、図１１（ａ）は図
１の半導体集積回路装置の書き戻し特性を示すグラフ
図、図１１（ｂ）は書き戻しを必要としないメモリセル
のドレイン領域に書き戻し防止電圧を印加しない場合の
書き戻し特性を示すグラフ図、図１２は図１の半導体集
積回路装置の適用例の説明図である。

【００２１】図１に示す本実施の形態の半導体集積回路
装置は、例えばフラッシュメモリ１である。なお、図１
において、Ｖccは電源電位、Ｖssは接地電位を示してい
る。

【００２２】フラッシュメモリ１のメモリセル領域Ｍに
は、後述する複数の不揮発性メモリセル（以下、単にメ
モリセルという）が規則的に配置され、例えばＮＯＲ形
のフラッシュメモリが構成されている。

【００２３】このメモリセルは、Ｈｉｇｈ（以下、単に
“Ｈ”と略す）信号レベルまたはＬｏｗ（以下、単に
“Ｌ”と略す）信号レベルの２値データのうち、いずれ
か一方を記憶するメモリの最小単位である。

【００２４】ロウアドレスバッファ回路ＸＡＤＢは、ロ
ウアドレス信号ＡＸを所定のタイミングで取り込み保持
するとともに、そのロウアドレス信号ＡＸを基にして内
部ロウアドレス信号を形成し、それをロウアドレスデコ
ーダ回路ＸＤＣＲに供給する回路である。

【００２５】ロウアドレスデコーダ回路ＸＤＣＲは、ロ
ウアドレスバッファ回路ＸＡＤＢからの内部ロウアドレ
ス信号を受けて所定の選択ゲートとワード線を選択する
回路である。なお、Ｖrw, Ｖww, Ｖwv, Ｖew, Ｖevは、
内蔵電源回路ＶＳから供給された内蔵電圧である。

【００２６】カラムアドレスバッファ回路ＹＡＤＢは、
カラムアドレス信号ＡＹを所定のタイミングで取り込み
保持するとともに、そのカラムアドレス信号ＡＹを基に
して内部カラムアドレス信号を形成し、それをカラムア
ドレスデコーダ回路ＹＤＣＲに供給する回路である。

【００２７】また、カラムアドレスデコーダ回路ＹＤＣ
Ｒは、カラムアドレスバッファ回路ＹＡＤＢからの内部
カラムアドレス信号を受けてカラムゲートアレイ回路Ｙ
Ｇを介して最終的に所定のメインビット線を選択する回
路である。

【００２８】データラッチ回路ＤＲは、書き込みデータ
または読み出しデータを一時的に保持する回路である。
また、センスアンプ回路ＳＡは、メインビット線に伝送
された微小電圧（または電流）を検知して増幅する回路
であり、カラムゲートアレイ回路ＹＧを介してデータ出
力バッファ回路ＤOBおよびデータ入力バッファ回路ＤIB
と電気的に接続されている。なお、Ｖrd, Ｖwdは、内蔵
電源回路ＶＳから供給された内蔵電圧である。

【００２９】データ出力バッファ回路ＤOBは、メモリセ
ルから読み出された信号を途中の配線経路で減衰させず
に外部装置に伝送できるように増幅するための回路であ
り、マルチプレクサ回路ＭＰを介して外部入出力端子Ｉ
／Ｏと電気的に接続されている。

【００３０】また、データ入力バッファ回路ＤIBは、外
部から伝送された書き込みデータの入力信号を内部回路
に合った電位に設定するための回路であり、マルチプレ
クサ回路ＭＰを介して外部入出力端子Ｉ／Ｏと電気的に
接続されている。

【００３１】モードコントロール回路ＭＣＣは、コント
ロール信号バッファ回路ＣＳＢから供給されるコントロ
ール信号に基づいて、書き込み、消去および読み出し等
のモードの動作を制御する回路であり、ロウアドレスバ
ッファ回路ＸＡＤＢ、カラムアドレスバッファ回路ＹＡ
ＤＢ、データ入力バッファ回路ＤIB、データ出力バッフ
ァ回路ＤOB、ソース・ウエル電位切り換え回路ＳＶＣお
よび外部端子Ｒ／Ｂ等と電気的に接続されている。

【００３２】なお、Ｖecは、内蔵電源回路ＶＳから供給
された内蔵電圧を示している。また、／ＣＥ, ／ＯＥ,
／ＷＥ, ＳＣは、チップイネーブル信号、アウトプット
イネーブル信号、ライトイネーブル信号等のようなコン
トロール用の信号を伝送するためのコントロール信号端
子を示している。この“／ ”はアクティブロウ（Acti
ve Low）信号を意味する。

【００３３】次に、このフラッシュメモリ１のメモリセ
ル領域Ｍの要部回路図を図２に示す。

【００３４】メモリセル領域Ｍには、複数のメモリブロ
ックＭＢが配置されている。各メモリブロックＭＢは、
複数のメモリセルＭＣが直列に接続されて構成されてい
る。

【００３５】メモリセルＭＣは、上記したようにデータ
を記憶するための素子である。各メモリブロックＭＢ内
の各メモリセルＭＣのドレイン領域は、共通の半導体領
域で構成されたサブビット線ＢＬｓと一体的に形成さ
れ、メモリブロックＭＢを選択する選択ＭＯＳ・ＦＥＴ
ＱS を介してメインビット線ＢＬと電気的に接続されて
いる。

【００３６】また、各メモリブロックＭＢ内の各メモリ
セルＭＣのソース領域は、共通の半導体領域で構成され
たソース線ＳＳと一体的に形成され、メモリブロックを
選択する選択ＭＯＳ・ＦＥＴ（図示せず）を介してメイ
ンソース線と電気的に接続されている。

【００３７】次に、メモリセルＭＣを図３および図４に
よって説明する。なお、図３は半導体基板２をワード線
ＷＬの延在方向に平行に切断した図であり、図４は半導
体基板２をメインビット線ＢＬの延在方向に平行に切断
した図である。

【００３８】半導体基板２は、例えばｐ^- 形のシリコン
（Ｓｉ）単結晶からなる。半導体基板２上部の素子分離
領域には、フィールド絶縁膜３が形成されている。この
フィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ
₂)からなり、これに囲まれた素子形成領域にメモリセル
ＭＣが形成されている。

【００３９】メモリセルＭＣを構成するソース領域４ｓ
およびドレイン領域４ｄは、半導体基板２の上部に、例
えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されて
構成されている。

【００４０】メモリセルＭＣを構成するフローティング
ゲート電極（浮遊ゲート電極）４ｆは、情報の記憶に寄
与する電荷を蓄積するための電極であり、例えば低抵抗
ポリシリコンからなる。なお、フローティングゲート電
極４ｆは、ゲート絶縁膜４ｉ1 上に形成されている。こ
のゲート絶縁膜４ｉ1 は、例えばＳｉＯ₂ からなる。

【００４１】また、メモリセルＭＣを構成するコントロ
ールゲート電極（制御ゲート電極）４ｃは、フローティ
ングゲート電極４ｆに電荷を注入したり、フローティン
グゲート電極４ｆの電荷を半導体基板側に放出したりす
る際に、その電荷の移動を制御するための電極であり、
例えば低抵抗ポリシリコンからなる。

【００４２】なお、このコントロールゲート電極４ｃ
は、フローティングゲート電極４ｆ上に、例えばＳｉＯ
₂ からなる絶縁膜４ｉ2 を介して形成されている。

【００４３】また、コントロールゲート電極４ｃの上部
には、例えばＳｉＯ₂ からなるキャップ絶縁膜５が形成
され、フローティングゲート電極４ｆおよびコントロー
ルゲート電極４ｃの側面には、例えばＳｉＯ₂ からなる
サイドウォール６が形成されている。

【００４４】このような半導体基板２上には層間絶縁膜
７ａが堆積されている。この層間絶縁膜７ａは、例えば
ＳｉＯ₂ からなり、その上面には、サブビット線ＢＬｓ
が形成されている。このサブビット線ＢＬｓは、例えば
低抵抗ポリシリコンからなり、層間絶縁膜７ａに穿孔さ
れた接続孔８を通じてドレイン領域４ｄと電気的に接続
されている。

【００４５】層間絶縁膜７ａ上には、層間絶縁膜７ｂが
堆積されている。層間絶縁膜７ｂは、例えばＳｉＯ₂ か
らなり、これによってサブビット線ＢＬｓが被覆されて
いる。層間絶縁膜７ｂ上には、メインビット線ＢＬが形
成されている。このメインビット線ＢＬは、例えばアル
ミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる。層
間絶縁膜７ｂ上には、層間絶縁膜７ｃが堆積されてい
る。層間絶縁膜７ｃは例えばＳｉＯ₂ からなり、これに
よってメインビット線ＢＬが被覆され、層間絶縁膜７ｃ
上にはワード線ＷＬが形成されている。

【００４６】ワード線ＷＬは、例えばＡｌ−Ｓｉ−Ｃｕ
合金からなり、層間絶縁膜７ａ，７ｂ，７ｃに穿孔され
た接続孔を通じてコントロールゲート電極４ｃと電気的
に接続されている。なお、このワード線ＷＬは、層間絶
縁膜７ｃ上に堆積された、例えばＳｉＯ₂ からなる表面
保護膜９によって被覆されている。

【００４７】次に、本実施の形態のフラッシュメモリ１
における消去、書き込みおよび書き戻し動作を図５〜図
１０によって説明する。なお、図６、図８および図１０
は各動作におけるメモリセルを模式的に示す図であり、
図面を見易くするためにハッチングを付していない。

【００４８】まず、フラッシュメモリ１の消去動作を図
５および図６によって説明する。

【００４９】消去は、電子ｅをフローティングゲート電
極４ｆ中に注入することで行う。消去は、ブロック単位
でも良いし、チップ単位でも良い。この動作では、例え
ば次のように各部の電圧を設定する。

【００５０】すなわち、ワード線ＷＬに、例えば１５〜
２０Ｖ程度の電圧Ｖｇを印加する。また、選択ＭＯＳ・
ＦＥＴＱｓをオンしてサブビット線ＢＬｓ（ドレイン領
域４ｄ）を接地電位ＶSS（すなわち、０Ｖ）に設定す
る。さらに、ソース線ＳＳを接地電位ＶSS（すなわち、
０Ｖ）に設定する。

【００５１】続いて、フラッシュメモリ１の書き込み動
作を図７および図８によって説明する。

【００５２】書き込み動作は、電子ｅをフローティング
ゲート電極４ｆから半導体基板２側に引き抜くことで行
う。この動作では、例えば次のように各部の電圧を設定
する。なお、ここでは、例えばメモリセルＭＣ0,ＭＣ2
にデータを書き込む場合について説明する。

【００５３】すなわち、選択対象のメモリセルＭＣ0,Ｍ
Ｃ2 の接続されたワード線ＷＬに例えば−８〜−１２Ｖ
程度の電圧Ｖｇを印加する。選択ＭＯＳ・ＦＥＴＱｓを
オンしてサブビット線ＢＬｓに、例えば５〜１０Ｖ程度
の電圧Ｖｄを印加する。また、ソース線ＳＳを開放状態
にする。

【００５４】次に、フラッシュメモリ１の書き戻し動作
を図９および図１０によって説明する。ここでは、例え
ばメモリセルＭＣ0 を書き戻し対象のセルとする。な
お、図１０（ａ）は書き戻し対象のメモリセルＭＣ0 を
示し、図１０（ｂ）は書き戻し対象でないメモリセルＭ
Ｃ2 を示している。

【００５５】書き戻し動作は、書き込み特性のばらつき
を低減するための処理であり、所定量の電子を再びフロ
ーティングゲート電極４ｆに注入することで行う。

【００５６】この際、本実施の形態では、書き戻し対象
でないメモリセルＭＣ2 のサブビット線ＢＬｓに書き戻
し阻止用のバイアス電圧を印加する。この動作では、例
えば次のように各部の電圧を設定する。

【００５７】すなわち、選択対象のメモリセルＭＣ0 が
接続されたワード線ＷＬ0 に、例えば１０Ｖ程度の電圧
Ｖｇを印加する。また、非選択のメモリセルＭＣ1,ＭＣ
3 が接続されたワード線ＷＬ1 を接地電位ＶSSに設定す
る。また、選択対象のメモリセルＭＣ0 が接続されたビ
ット線ＢＬを接地電位ＶSSに設定する。また、書き戻し
対象でないメモリセルＭＣ2 が接続されたビット線ＢＬ
1 に、例えば３〜６Ｖ程度のバイアス電圧Ｖｄｂを印加
する。さらに、ソース線ＳＳを開放状態にする。

【００５８】ここで、このような書き戻し動作を行った
場合の書き戻し特性の状態を図１１に示す。図１１
（ａ),（ｂ）の縦軸はしきい電圧、横軸は時間を示して
いる。また、図１１（ａ）は本実施の形態の書き戻し特
性を示し、図１１（ｂ）は書き戻しを必要としない書き
戻し防止のメモリセルのドレイン領域にバイアス電圧を
印加しない場合の書き戻し特性を示している。

【００５９】本実施の形態の場合、図１１（ａ）に示す
ように、書き戻し防止のメモリセルのしきい電圧が、特
性線Ａで示すように、ほぼ水平に伸びて時間が経過して
もあまり増大していないことが判る。なお、特性線Ｂ
は、選択対象のメモリセルにおけるしきい値電圧の特性
を示している。

【００６０】これに対して、非選択メモリセルにバイア
ス電圧を印加しない技術の場合、図１１（ｂ）に示すよ
うに、書き戻し防止のメモリセルのしきい値電圧が、特
性線Ａ0 で示すように、時間とともに上昇していること
が判る。なお、特性線Ｂ0 は、選択対象のメモリセルに
おけるしきい値電圧の特性を示している。

【００６１】すなわち、本実施の形態では、書き戻し動
作に際して、書き戻し防止のメモリセルのドレイン領域
にバイアス電圧を印加することにより、そのメモリセル
ＭＣ0 のフローティングゲート電極４ｆと半導体基板２
との間の電位差を小さくすることができ、そのフローテ
ィングゲート電極４ｆに半導体基板２側からの電子が注
入されるのを防止することができるので、そのメモリセ
ルＭＣ0 のしきい電圧が高くなるのを抑えることが可能
となっている。

【００６２】図１２はこのようなフラッシュメモリ１が
形成されたワンチップマイコン１０の構成を示す図であ
る。ワンチップマイコン１０は、１つの半導体チップ内
に、演算処理を行うＣＰＵ（Central Processor Unit）
を中心として、プログラムを記憶する比較的大容量のフ
ラッシュメモリ１と、プログラムの実行の途中で他のプ
ログラムを実行する割込みコントローラＩＮＴＣ（Inte
rrupt Controller）と、外部の周辺機器との接続を行
い、データの読み込みおよび演算結果等の外部への伝達
等を行う入出力ポートＩ／ＯＰと、各動作の同期を取る
ためのタイミング信号を発生する、あるいは時間経過を
測定するためのタイマＴと、アナログ信号とデジタル信
号との変換を行うアナログ・デジタル変換器Ａ／Ｄ等の
ような各種の周辺器等を有している。

【００６３】本実施の形態であるフラッシュメモリ１を
ワンチップマイコン１０内に形成することにより、基板
実装状態でもＲＯＭに収容したデータ、プログラムの書
き換えが簡単に行える。このため、本格的な量産に移行
するまでの評価、試作用や量産立ち上げ用として有効で
あり、また、使用変更が頻繁に行われる製品や少量他品
種生産の製品用として有効である。

【００６４】また、機器の組立後であっても、機器毎の
チューニング、仕様変更、ソフトウエアのバージョンア
ップやメンテナンスを行うことが可能である。

【００６５】このように、本実施の形態では、以下の効
果を得ることが可能となる。

【００６６】(1). フラッシュメモリ１の書き込み動作
後における書き戻し動作に際して、書き戻し防止のメモ
リセルのドレイン領域にバイアス電圧を印加することに
より、そのメモリセルＭＣ2 のフローティングゲート電
極４ｆと半導体基板２との間の電位差を小さくすること
ができ、そのフローティングゲート電極４ｆに半導体基
板２側からの電子が注入されるのを防止することができ
るので、そのメモリセルＭＣ2 のしきい電圧が高くなる
のを抑えることが可能となる。

【００６７】(2).上記(1) により、メモリセルＭＣ2 で
の読み出し電流を確保でき、低電圧での読み出し動作が
可能となる。したがって、フラッシュメモリ１の動作信
頼性を向上させることが可能となる。

【００６８】(3).上記(1) により、書き戻し防止のメモ
リセルのしきい電圧が高くなるのを抑えることができ、
低電圧での読み出し動作が可能となるので、深いレベル
まで書き込み処理を行う必要がなくなり、その処理時間
を短くすることが可能となる。したがって、フラッシュ
メモリ１の書き込み速度を向上させることが可能とな
る。

【００６９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００７０】例えば前記実施の形態においては、フロー
ティングゲート電極から電子を引き抜く場合を書き込み
とするフラッシュメモリに本発明を適用した場合につい
て説明したが、これに限定されるものではなく、例えば
フローティングゲート電極に電子を注入する場合を書き
込みとするフラッシュメモリにおいて、消去動作、すな
わち、フローティングゲート電極の電子を半導体基板側
に引き抜いた後の書き戻し動作、すなわち、所定量の電
子を所定のメモリセルのフローティングゲート電極に注
入する動作にも適用することができる。この場合も前記
実施の形態と同じ効果を得ることが可能となる。

【００７１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリ単体またはワンチップマイコンに適用した場
合について説明したが、それに限定されるものではな
く、例えばＩＣ(Integrated Circuit)カード等のような
他の半導体集積回路装置等に適用できる。本発明は、少
なくとも書き戻し動作を必要とするフラッシュメモリを
有する半導体集積回路装置に適用できる。

【００７２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００７３】(1).前記した本発明の半導体集積回路装置
によれば、書き戻し処理に際して、しきい電圧が既に所
定値以上に設定されていて書き戻し処理を必要としない
不揮発性メモリセルのドレイン領域に書き戻し防止電圧
を印加することにより、その不揮発性メモリセルの浮遊
ゲート電極と半導体基板との間の電位差を小さくするこ
とができ、その浮遊ゲート電極に半導体基板側からの電
荷が注入されるのを防止することができるので、その不
揮発性メモリセルのしきい電圧が高くなるのを抑えるこ
とが可能となる。このため、その不揮発性メモリセルで
の読み出し電流を確保でき、低電圧での読み出し動作が
可能となる。したがって、フラッシュメモリを有する半
導体集積回路装置の動作信頼性を向上させることが可能
となる。

【００７４】(2).前記した本発明の半導体集積回路装置
によれば、書き戻し処理に際して、しきい電圧が既に所
定値以上に設定されていて書き戻し処理を必要としない
不揮発性メモリセルのドレイン領域に書き戻し防止電圧
を印加することにより、その不揮発性メモリセルのしき
い電圧が高くなるのを抑えることができ、低電圧での読
み出し動作が可能となるので、深いレベルまで消去処理
または書き込み処理を行う必要がなくなり、その処理時
間を短くすることが可能となる。したがって、フラッシ
ュメモリを有する半導体集積回路装置の消去または書き
込み速度を向上させることが可能となる。

【図面の簡単な説明】

【図１】図１は本発明の一実施の形態である半導体集積
回路装置の構成を示す回路ブロック図である。

【図２】図１の半導体集積回路装置の要部回路図であ
る。

【図３】図１の半導体集積回路装置の要部断面図であ
る。

【図４】図１の半導体集積回路装置の要部断面図であ
る。

【図５】図１の半導体集積回路装置の消去動作時におけ
る要部回路図である。

【図６】図１の半導体集積回路装置において消去動作時
におけるメモリセルの状態を模式的に示す説明図であ
る。

【図７】図１の半導体集積回路装置の書き込み動作時に
おける要部回路図である。

【図８】図１の半導体集積回路装置において書き込み動
作時におけるメモリセルの状態を模式的に示す説明図で
ある。

【図９】図１の半導体集積回路装置の書き戻し動作時に
おける要部回路図である。

【図１０】（ａ）は図１の半導体集積回路装置において
書き戻しを必要とするメモリセルの状態を模式的に示す
説明図であり、（ｂ）は図１の半導体集積回路装置にお
いて書き戻しを必要としないメモリセルの状態を模式的
に示す説明図である。

【図１１】（ａ）は図１の半導体集積回路装置の書き戻
し特性を示すグラフ図であり、（ｂ）は書き戻しを必要
としないメモリセルのドレイン領域に書き戻し防止電圧
を印加しない場合の書き戻し特性を示すグラフ図であ
る。

【図１２】図１の半導体集積回路装置の適用例の説明図
である。

【符号の説明】

１ フラッシュメモリ（半導体集積回路装置） ２ 半導体基板 ３ フィールド絶縁膜 ４ｓ ソース領域 ４ｄ ドレイン領域 ４ｉ1 ゲート絶縁膜 ４ｉ2 絶縁膜 ４ｆ フローティングゲート電極（浮遊ゲート電極） ４ｃ コントロールゲート電極（制御ゲート電極） ５ キャップ絶縁膜 ６ サイドウォール ７ａ, ７ｂ，７ｃ 層間絶縁膜 ８ 接続孔 ９ 表面保護膜 １０ ワンチップマイコン（半導体集積回路装置） ｅ 電子 Ｍ メモリセル領域 ＭＢ メモリブロック ＭＣ メモリセル（不揮発性メモリセル） ＷＬ ワード線 ＢＬ, ＢＬ0,ＢＬ1 メインビット線 ＢＬｓ サブビット線 ＳＳ ソース線 ＱS 選択ＭＯＳ・ＦＥＴ ＸＡＤＢ ロウアドレスバッファ回路 ＡＸ ロウアドレス信号 ＸＤＣＲ ロウアドレスデコーダ回路 Ｖrw, Ｖww, Ｖwv, Ｖew, Ｖev, Ｖrd, Ｖwd, Ｖev 内
蔵電圧 ＶＳ 内蔵電源回路 ＹＡＤＢ カラムアドレスバッファ回路 ＡＹ カラムアドレス信号 ＹＤＣＲ カラムアドレスデコーダ回路 ＹＧ カラムゲートアレイ回路 ＤＲ データラッチ回路 ＳＡ センスアンプ回路 ＤOB データ出力バッファ回路 ＤIB データ入力バッファ回路 ＭＰ マルチプレクサ回路 Ｉ／Ｏ 外部入出力端子 ＭＣＣ モードコントロール回路 ＣＳＢ コントロール信号バッファ回路 ＳＶＣ ソース・ウエル電位切り換え回路 Ｒ／Ｂ 外部端子 ／ＣＥ, ／ＯＥ, ／ＷＥ, ＳＣ コントロール信号端子 Ｖｐｇ, Ｖｐｓ, Ｖｐｄ 電圧 Ｖｓ ソース電圧 ＩＮＴＣ 割込みコントローラ Ｉ／ＯＰ 入出力ポート Ｔ タイマ Ａ／Ｄ アナログ・デジタル変換器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート電極上に絶縁膜を介して制御
   ゲート電極を積層した二層ゲート電極構造のＭＩＳ・Ｆ
   ＥＴからなる複数の不揮発性メモリセルによって構成さ
   れたフラッシュメモリを半導体基板上のメモリセル領域
   に備え、前記浮遊ゲート電極の電荷を引き抜くことによ
   って書き込み動作または消去動作をした後に、前記制御
   ゲート電極に所定の電圧を印加することにより浮遊ゲー
   ト電極に所定量の電荷を注入する書き戻し動作を行う半
   導体集積回路装置であって、前記書き戻し動作の際に、
   しきい電圧が所定レベル以上に設定された不揮発性メモ
   リセルのドレイン領域に書き戻し防止電圧を印加する構
   造としたことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記フラッシュメモリをＮＯＲ形構成としたこと
   を特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記メモリセル領域には、複数のメモリ
   ブロックが配置され、各メモリブロックには、前記不揮
   発性メモリセルが複数個直列に接続されて配置され、そ
   の各々の不揮発性メモリセルのドレイン領域が共通の半
   導体領域で形成されたサブビット線によって接続され、
   その各々の不揮発性メモリセルのソース領域が共通の半
   導体領域で形成されたサブソース線で接続されているこ
   とを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載され
   た半導体集積回路装置において、前記フラッシュメモリ
   が形成されたメモリセル領域と、マイクロプロセッサの
   形成された論理回路領域とを同一半導体基板上に設けた
   ワンチップマイコンであることを特徴とする半導体集積
   回路装置。
5. 【請求項５】 浮遊ゲート電極上に絶縁膜を介して制御
   ゲート電極を積層した二層ゲート電極構造のＭＩＳ・Ｆ
   ＥＴからなる複数の不揮発性メモリセルによって構成さ
   れたフラッシュメモリを半導体基板上のメモリセル領域
   に備える半導体集積回路装置の動作方法であって、前記
   浮遊ゲート電極の電荷を引き抜くことによって書き込み
   動作または消去動作をした後に、前記制御ゲート電極に
   所定の電圧を印加することにより浮遊ゲート電極に所定
   量の電荷を注入する書き戻し動作を行う際に、しきい電
   圧が所定レベル以上に設定された不揮発性メモリセルの
   ドレイン領域に書き戻し防止電圧を印加する工程を有す
   ることを特徴とする半導体集積回路装置の動作方法。