JPH06314495A

JPH06314495A - 半導体記憶装置

Info

Publication number: JPH06314495A
Application number: JP12521093A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波; Kenichi Kuroda; 謙一黒田; Masaaki Terasawa; 正明寺沢
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1993-04-28
Filing date: 1993-04-28
Publication date: 1994-11-08

Abstract

(57)【要約】【目的】特にそのメモリアレイのブロック分割がワー
ド線方向に行われるフラッシュメモリ等の書き込み動作
時におけるデータディスターブを抑制し、メモリセルの
しきい値電圧の低下を抑制する。これにより、フラッシ
ュメモリ等のブロック分割の最小単位を圧縮し平均的な
書き込み所要時間を短縮しつつ、メモリセルの保持情報
の反転を防止し、フラッシュメモリの信頼性を高める。【構成】浮遊ゲート構造セルが格子状に配置されてな
るメモリアレイＭＡＲＹを備えるフラッシュメモリ等に
おいて、書き込み動作時、そのドレインが選択メモリセ
ルＭＣＢのドレインに共通結合されそのソースが選択メ
モリセルＭＣＢのソースに共通結合されない非選択メモ
リセルＭＣＦ等のソースつまりソース線ＳＳ１に、その
絶対値がデータ線Ｂ０〜Ｂｎの選択レベルより小さな正
電位のバイアス電圧ＶＰ３を与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、浮遊ゲート構造型の不揮発性メモリセルが
格子状に配置されてなるメモリアレイをその基本構成要
素とするフラッシュメモリならびにこのようなフラッシ
ュメモリを内蔵するシングルチップマイクロコンピュー
タ等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ＥＰＲＯＭ（Ｅｒａｓａｂｌｅａｎｄ
ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭ
ｅｍｏｒｙ：消去・プログラム可能なリード・オンリー
・メモリ）又はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌ
ｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ：電気的に消去
・プログラム可能なリード・オンリー・メモリ）等の不
揮発性メモリを内蔵するシングルチップマイクロコンピ
ュータが、例えば、特開平１−１６１４６９号公報に記
載されている。このようなマイクロコンピュータにおい
て、ＥＰＲＯＭ又はＥＥＰＲＯＭからなる不揮発性メモ
リは、マイクロコンピュータのステップ制御に必要なプ
ログラムや演算データ等を格納する。

【０００３】周知のように、ＥＰＲＯＭの保持情報の消
去は紫外線を照射することにより行われるため、消去の
際にはＥＰＲＯＭ又はその実装ボードを装置から取り外
すことが条件となる。この点、ＥＥＰＲＯＭは装置実装
状態で保持情報の消去が可能であり、その使い勝手はＥ
ＰＲＯＭに勝るが、メモリセルとしてＭＮＯＳ（Ｍｅｔ
ａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ：メタル・ナイトライド・オキサイド・セミ
コンダクタ）等からなる記憶素子の他に選択用ＭＯＳＦ
ＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔ
ｏｒ：金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）を必要とするため、その所
要レイアウト面積はＥＰＲＯＭの２．５ないし５倍とな
り、相応してチップ専有面積が増大する。

【０００４】一方、そのメモリセルがＥＰＲＯＭと同様
に１個のトランジスタからなり、保持情報の一括消去が
可能なフラッシュメモリ（一括消去型ＥＥＰＲＯＭ）
が、例えば、特開平２−２８９９９７号公報に記載され
ている。また、コントロールゲート及びフローティング
ゲートを有するいわゆる浮遊ゲート構造型の不揮発性メ
モリセル（以下、浮遊ゲート構造セルと称す）が格子状
に配置されてなりかつ所定数のデータ線に結合される所
定数のメモリセルを単位としてブロック分割されるメモ
リアレイを備え、このブロックを単位として保持情報の
消去が可能ないわゆるブロック消去型フラッシュメモリ
が、例えば、米国特許第５０６５３６５号に記載されて
いる。これらのフラッシュメモリは、ＥＰＲＯＭ及びＥ
ＥＰＲＯＭの特長をあわせ持つとともに、特にブロック
型フラッシュメモリでは、ブロック単位の消去によって
保持情報の消去を用途ごとに選択的に実行し、保持情報
の平均的な書き換え所要時間を短縮することが可能とな
る。

【０００５】

【発明が解決しようとする課題】上記のような従来のブ
ロック消去型フラッシュメモリにおいて、メモリアレイ
のブロック分割は、前述のように、データ線方向に、つ
まりは所定数のデータ線に結合される所定数のメモリセ
ルを単位として行われる。一方、フラッシュメモリは、
前述のように、マイクロコンピュータのプログラムや演
算データ等の格納に供され、これらのプログラム及び演
算データ等は、マイクロコンピュータ等のバス形態に対
応したワード構成を採る。また、フラッシュメモリ等の
メモリアレイは、その高速化及び高集積化を推進する上
で、データ線数つまりはアドレス空間の列方向への広が
りよりもワード線数つまりはアドレス空間の行方向の広
がりが大きくとられ、いわゆる縦長構造とされる。つま
り、用途ごとのブロック消去を考慮した場合、メモリア
レイのブロック分割は、マイクロコンピュータ等のバス
形態すなわち保持情報となるプログラム及び演算データ
等のワード構成に対応させることが必須条件となるが、
縦長構造を採るメモリアレイでは、比較的大きなワード
線の広がり方向にしかもワード線構成に応じた複数のデ
ータ線に結合されるメモリセルを単位としてブロック分
割せざるを得ず、その最小単位は比較的大きなものとな
る。この結果、フラッシュメモリの保持情報の平均的な
書き換え所要時間が思うように短縮されないという問題
が生じる。

【０００６】これに対処するため、本願発明者等は、フ
ラッシュメモリのメモリアレイをワード線方向につまり
は所定数のワード線に結合されるメモリセルを単位とし
て分割する方法を考案し、このようなブロック分割方式
を採るブロック消去型フラッシュメモリを開発した。こ
れにより、メモリアレイのブロック分割を１本のワード
線に結合されるメモリセルを最小単位として実現できる
とともに、例えば図３に示されるように、比較的小規模
な演算データ等の格納に適した比較的小容量のメモリブ
ロックＭＢＳ０等と比較的大規模なプログラム等の格納
に適した比較的大容量のメモリブロックＭＢＬ０等とを
設け、メモリアレイのブロック分割を記憶領域の用途に
対応付けて設定することができ、これによって保持情報
の平均的な書き込み所要時間を充分に短縮できるものと
なる。なお、このフラッシュメモリにおいて、メモリブ
ロックＭＢＳ０及びＭＢＬ０等を構成するメモリセルＭ
Ｃのコントロールゲートは、対応するワード線ＷＳ００
〜ＷＳ０１５ならびにＷＬ００〜ＷＬ０１０２３にそれ
ぞれ共通結合され、そのドレインは、対応するデータ線
Ｂ０〜Ｂｎにそれぞれ共通結合される。また、各ブロッ
クを構成するメモリセルＭＣのソースは、対応するソー
ス線ＳＳ０又はＳＬ０等にそれぞれ共通結合された後、
ソーススイッチＳＳに結合される。

【０００７】ところが、本願発明者等は、上記のような
ブロック消去型フラッシュメモリの大規模化を進める
中、次のような問題点に直面した。すなわち、フラッシ
ュメモリが書き込みモードとされるとき、例えば書き込
み対象となる選択メモリセルＭＣＢのコントロールゲー
トが結合される選択ワード線ＷＳ００には、図４及び図
６に例示されるように、＋１２Ｖのような比較的絶対値
の大きな正電位ＶＰ１２が供給され、書き込み対象とな
らない非選択メモリセルのコントロールゲートが結合さ
れる非選択ワード線ＷＳ０１ならびにＷＳ１０〜ＷＳ１
１等には接地電位ＧＮＤつまり０Ｖが供給される。この
とき、選択メモリセルＭＣＢのドレインが結合される選
択データ線Ｂ１等には、＋６．５Ｖのような正電位ＶＰ
６が供給され、非選択メモリセルのドレインが結合され
る非選択データ線Ｂ０ならびにＢ２〜Ｂｎには、接地電
位ＧＮＤが供給される。また、各メモリブロックのメモ
リセルのソースが結合されるすべてのソース線ＳＳ０及
びＳＳ１等には接地電位ＧＮＤが供給される。

【０００８】ソース線ＳＳ０及びＳＳ１等が接地電位Ｇ
ＮＤに結合されるとき、例えばそのドレインが選択メモ
リセルＭＣＢのドレインつまりデータ線Ｂ１に共通結合
されしかも低しきい値電圧とされる非選択メモリセルＭ
ＣＦ等では、図７に示されるように、ドレインカップリ
ングによってフローティングゲート電位が上昇し、その
ソースＳとなるＮ型拡散層ＮＤ１とドレインＤとなるＮ
型拡散層ＮＤ２との間にチャンネルＣＨが形成される。
そして、このチャンネルＣＨにホットホール及びホット
電子対からなるホットキャリアが発生し、このうちホッ
トホールがフローティングゲートＦＧに注入されて、デ
ータ線を介した書き込みディスターブつまりデータディ
スターブが発生する。この結果、非選択メモリセルＭＣ
Ｆ等のしきい値電圧が低下し、最悪の場合には非選択メ
モリセルＭＣＦ等がデプレッション化し、フラッシュメ
モリの誤動作を招く結果となる。なお、このようなデー
タディスターブは、書き込み時、ソース線ＳＳ０及びＳ
Ｓ１等が開放状態とされる場合にも、各ソース線の寄生
容量を介して同様に発生する。

【０００９】次に、フラッシュメモリが消去モードとさ
れるとき、例えば消去対象となる選択メモリブロックＭ
ＢＳ０の選択ソース線ＳＳ０には、図４及び図２２に例
示されるように、正電位ＶＰ１２が供給され、消去対象
とならない非選択メモリブロックＭＢＳ１の非選択ソー
ス線Ｓ１には、接地電位ＧＮＤが供給される。このと
き、すべてのワード線ＷＳ００及びＷＳ０１ならびにＷ
Ｓ１０及びＷＳ１１等には、接地電位ＧＮＤが供給さ
れ、すべてのデータ線Ｂ０〜Ｂｎは、開放状態とされ
る。

【００１０】データ線Ｂ０〜Ｂｎが開放状態とされると
き、選択メモリブロックＭＢＳ０を構成するメモリセル
ＭＣＡ等は、そのソースに＋１２Ｖのような正電位ＶＰ
１２が印加されることでそのしきい値電圧が低下し、論
理“１”のデータを保持するものとされる。このとき、
メモリセルＭＣＡ等のしきい値電圧がある程度小さくな
ると、そのソースＳとなるＮ型拡散層ＮＤ１とドレイン
ＤとなるＮ型拡散層ＮＤ２との間にチャンネルＣＨが形
成されるため、ドレインが開放状態とされる場合でもソ
ースからドレインに向かって電流が流される。この結
果、フローティングゲートＦＧに対してホットホールが
注入され、図２４に示されるようなドレイン容量に応じ
たしきい値電圧の低下つまり増速消去が生じる。この結
果、選択メモリブロックＭＢＳ０を構成するメモリセル
ＭＣＡ等のしきい値電圧が予想以上に低下し、いわゆる
消去バラツキが大きくなる。

【００１１】一方、フラッシュメモリにおける保持情報
の消去・書き込みがともにＦＮ（ＦｏｗｌｅｒＮｏｒ
ｄｈｅｉｍ：ファウラー・ノルトハイム）トンネル現象
を利用して行われる場合、書き込み対象となるメモリセ
ルＭＣＢのコントロールゲートが結合される選択ワード
線Ｗ０には、図３０及び図３１に例示されるように、−
１０Ｖのような比較的絶対値の大きな負電位ＶＮ１０が
供給され、そのドレインが結合される選択データ線Ｂ１
には、＋５Ｖのような正電位ＶＰ５が供給される。この
とき、書き込み対象とならない非選択メモリセルＭＣＤ
等のコントロールゲートが結合される非選択ワード線Ｗ
１等には、接地電位ＧＮＤが供給され、そのドレインが
結合される非選択データ線Ｂ０及びＢｎ等には、接地電
位ＧＮＤが供給されるとともに、すべてのソース線ＳＬ
０〜ＳＬｎには接地電位ＧＮＤが供給され、あるいは開
放状態とされる。したがって、低しきい値電圧の非選択
メモリセルＭＣＤ等では、図３２に例示されるように、
やはりそのソースＳとなるＮ型拡散層ＮＤ３とドレイン
ＤとなるＮ型拡散層ＮＤ４との間にチャンネルＣＨが形
成され、ホットホールがフローティングゲートＦＧに注
入されてそのしきい値電圧が低下する。また、しきい値
電圧が高い場合でも、ドレイン及びフローティングゲー
ト間の電位差が大きいため、フローティングゲートＦＧ
からドレインに向かってＦＮトンネル現象による電子が
放出され、同様にそのしきい値電圧が低下する。

【００１２】この発明の第１の目的は、特にそのメモリ
アレイのブロック分割がワード線方向に行われるフラッ
シュメモリ等の書き込み時におけるデータディスターブ
を抑制し、メモリセルのしきい値電圧の低下を抑制する
ことにある。この発明の第２の目的は、特にそのメモリ
アレイのブロック分割がワード線方向に行われるフラッ
シュメモリ等の消去時における増速消去を抑制し、メモ
リセルのしきい値電圧の消去バラツキを抑制することに
ある。この発明の第３の目的は、特にその消去・書き込
みがともにＦＮトンネル現象を利用して行われるフラッ
シュメモリ等の書き込み時におけるデータディスターブ
を抑制し、メモリセルのしきい値電圧の低下を抑制する
ことにある。この発明の第４の目的は、フラッシュメモ
リのブロック分割の最小単位を圧縮しつつ、その保持情
報の反転を防止することにある。この発明の第５の目的
は、フラッシュメモリの使い勝手を高め平均書き込み所
要時間を短縮しつつ、その信頼性を高めることにある。

【００１３】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、浮遊ゲート構造セルが格子状
に配置されてなるメモリアレイを備えかつメモリアレイ
のブロック分割がワード線方向に行われるフラッシュメ
モリ等において、書き込み動作時、そのドレインが選択
メモリセルのドレインに共通結合されそのソースが選択
メモリセルのソースに共通結合されない非選択メモリセ
ルのソースに、その絶対値がデータ線の選択レベルより
小さな第１のバイアス電圧を与え、あるいはそのドレイ
ンが選択メモリセルのドレインに共通結合されそのソー
スが選択メモリセルのソースに共通結合されない非選択
メモリセルのコントロールゲートに、その絶対値がデー
タ線の選択レベルより小さな第２のバイアス電圧を与え
る。また、消去動作時、そのドレインが選択メモリセル
のドレインに結合される非選択メモリセルのドレイン
に、その絶対値がソース線の選択レベルより小さな第３
のバイアス電圧を与える。さらに、その消去及び書き込
みがともにＦＮトンネル現象を利用して行われるフラッ
シュメモリ等において、書き込み動作時、選択及び非選
択メモリセルのソースならびにそのコントロールゲート
が選択メモリセルのコントロールゲートに共通結合され
ない非選択メモリセルのコントロールゲートに、その絶
対値がデータ線の選択レベルより小さな第４のバイアス
電圧を与えるとともに、メモリセルのドレインを高濃度
拡散層により構成し、そのソースを低濃度拡散層により
構成する。

【００１５】

【作用】上記手段によれば、メモリアレイのブロック分
割単位を圧縮しつつ、書き込み動作時におけるデータデ
ィスターブならびに消去動作時における増速消去を抑制
し、メモリセルのしきい値電圧の低下ならびにその消去
バラツキを抑制することができる。この結果、フラッシ
ュメモリの使い勝手を高めその平均的な書き込み所要時
間を短縮しつつ、メモリセルの保持情報の反転を防止
し、フラッシュメモリの信頼性を高めることができる。

【００１６】

【実施例】

１．そのメモリアレイが所定数のワード線を単位として
ブロック分割されるフラッシュメモリの概要と問題点な
らびにその対策１．１．フラッシュメモリの概要１．１．１．メモリセルの構造と動作原理図１には、この発明が適用されたフラッシュメモリのメ
モリアレイを構成する浮遊ゲート構造セルの一実施例の
断面構造図が示され、図２には、そのドレイン電流とゲ
ート・ソース間電圧との関係を説明するための一実施例
の特性図が示されている。これらの図をもとに、まずこ
の実施例のフラッシュメモリの記憶素子となる浮遊ゲー
ト構造セルの構造とその動作原理について説明する。

【００１７】図１において、この実施例のフラッシュメ
モリのメモリアレイを構成する不揮発性メモリセルは、
いわゆる浮遊ゲート構造セルとされ、Ｐ型半導体基板Ｐ
ＳＵＢの表面に形成された一対のＮ型拡散層ＮＤ１及び
ＮＤ２をそれぞれそのソースＳ及びドレインＤとする。
このうち、拡散層ＮＤ１とＰ型半導体基板ＰＳＵＢとの
間には、低濃度のＮ型半導体領域Ｎ^-が形成され、拡散
層ＮＤ２とＰ型半導体基板ＰＳＵＢとの間には、高濃度
のＰ型半導体領域Ｐ⁺が形成される。

【００１８】拡散層ＮＤ１及びＮＤ２の中間つまりチャ
ンネル領域の上層には、厚さ１０ｎｍ（ナノメートル）
程度の薄い絶縁膜ＩＳ１をはさんでフローティングゲー
トＦＧが形成され、このフローティングゲートＦＧの上
層には、さらに比較的厚みのある絶縁膜ＩＳ２をはさん
でコントロールゲートＣＧが形成される。

【００１９】この実施例において、メモリセルに対する
保持情報の書き込み動作は、コントロールゲートＣＧ及
びドレインＤに比較的絶対値の大きな電圧を印加してソ
ースから流れ出した電子をドレイン近傍の高電界により
加速し、その際、エネルギーを失う衝突を経験しない幸
運な電子をフローティングゲートＦＧに注入することで
実現される（チャンネルホットエレクトロン注入）。フ
ローティングゲートＦＧに対するチャンネルホットエレ
クトロン注入が行われたとき、メモリセルは、図２に示
されるように、いわゆる論理“０”の情報を保持するも
のとされ、そのしきい値電圧は、例えば６Ｖのような比
較的大きな値Ｖｔｈ０とされる。

【００２０】一方、メモリセルの保持情報の消去動作
は、例えばソースＳに比較的絶対値の大きな正電位を印
加しトンネル現象によってフローティングゲートＦＧに
蓄積された電子をソースＳ側に引き抜くことにより実現
される。トンネル現象によるソースＳへの電子の引き抜
きが行われたとき、メモリセルは、図２に示されるよう
に、いわゆる論理“１”の情報を保持するものとされ、
そのしきい値電圧は、例えば０．５Ｖのような比較的小
さな値Ｖｔｈ１とされる。

【００２１】次に、メモリセルの保持情報の読み出し動
作は、メモリセルに対して弱い書き込みつまりフローテ
ィングゲートＦＧに対する不本意なキャリア注入を避け
るため、例えばドレインＤに＋１Ｖ程度の比較的絶対値
の小さな正電位を印加し、コントロールゲートＣＧに＋
５Ｖ程度の正電位を印加することによって行われる。メ
モリセルが論理“１”の情報を保持しそのしきい値電圧
が比較的小さな値Ｖｔｈ１とされるとき、そのドレイン
・ソース間には、比較的大きな読み出し電流が流され
る。また、メモリセルが論理“０”の情報を保持しその
しきい値電圧が比較的大きな値Ｖｔｈ０とされる場合、
そのドレイン・ソース間には、比較的小さな読み出し電
流が流される。これらの読み出し電流は、後述するよう
に、対応するデータ線から共通データ線ＣＤ０〜ＣＤ７
を介してリードライト回路ＲＷの対応するリードアンプ
に伝達され、この読み出し電流の大きさによってメモリ
セルの保持情報の論理レベルを判定することができる。

【００２２】１．１．２．メモリアレイの構成図３には、図１の浮遊ゲート構造セルからなるメモリア
レイの部分的な回路図が示されている。同図により、こ
の実施例のフラッシュメモリに含まれるメモリアレイの
構成及び動作の概要とその特徴について説明する。

【００２３】図２において、この実施例のフラッシュメ
モリのメモリアレイＭＡＲＹは、それぞれ１６本のワー
ド線ＷＳ００〜ＷＳ０１５ないしＷＳｐ０〜ＷＳｐ１５
に結合された１６×（ｎ＋１）個の浮遊ゲート構造セル
ＭＣを単位として分割されるｐ＋１個の小容量メモリブ
ロックＭＢＳ０〜ＭＢＳｐと、それぞれ１０２４本のワ
ード線ＷＬ００〜ＷＬ０１０２３ないしＷＬｑ０〜ＷＬ
ｑ１０２３に結合された１０２４×（ｎ＋１）個の浮遊
ゲート構造セルＭＣを単位として分割されるｑ＋１個の
大容量メモリブロックＭＢＬ０〜ＭＢＬｑとを備える。
このうち、メモリブロックＭＢＳ０〜ＭＢＳｐの同一の
行に配置されたｎ＋１個のメモリセルＭＣのコントロー
ルゲートＣＧは、対応するワード線ＷＳ００〜ＷＳ０１
５ないしＷＳｐ０〜ＷＳｐ１５にそれぞれ共通結合さ
れ、同一の列に配置された１６個のメモリセルＭＣのド
レインは、対応するデータ線Ｂ０〜Ｂｎにそれぞれ共通
結合される。メモリブロックＭＢＳ０〜ＭＢＳｐを構成
するすべてのメモリセルＭＣのソースは、対応するソー
ス線ＳＳ０〜ＳＳｐにそれぞれ共通結合される。

【００２４】同様に、大容量メモリブロックＭＢＬ０〜
ＭＢＬｑの同一の行に配置されたｎ＋１個のメモリセル
ＭＣのコントロールゲートＣＧは、対応するワード線Ｗ
Ｌ００〜ＷＬ０１０２３ないしＷＬｐ０〜ＷＬｐ１０２
３にそれぞれ共通結合され、同一の列に配置された１０
２４個のメモリセルＭＣのドレインは、対応するデータ
線Ｂ０〜Ｂｎにそれぞれ共通結合される。メモリブロッ
クＭＢＬ０〜ＭＢＬｑを構成するすべてのメモリセルＭ
Ｃのソースは、対応するソース線ＳＬ０〜ＳＬｑにそれ
ぞれ共通結合される。

【００２５】メモリブロックＭＢＳ０〜ＭＢＳｐならび
にＭＢＬ０〜ＭＢＬｑを構成するワード線ＷＳ００〜Ｗ
Ｓ０１５ないしＷＳｐ０〜ＷＳｐ１５ならびにＷＬ００
〜ＷＬ０１０２３ないしＷＬｑ０〜ＷＬｑ１０２３は、
後述するように、ＸアドレスデコーダＸＤに結合され
る。また、データ線Ｂ０〜Ｂｎは、ＹスイッチＹＳを介
してリードライト回路ＲＷに結合され、ソース線ＳＳ０
〜ＳＳｐならびにＳＬ０〜ＳＬｑは、ソーススイッチＳ
Ｓに結合される。

【００２６】以上のように、この実施例のフラッシュメ
モリのメモリアレイＭＡＲＹは、ワード線方向につまり
は１６本又は１０２４本のワード線に結合される１６×
（ｎ＋１）個又は１０２４×（ｎ＋１）個のメモリセル
を単位としてブロック分割され、ｐ＋１個の小容量メモ
リブロックＭＢＳ０〜ＭＢＳｐとｑ＋１個の大容量メモ
リブロックＭＢＬ０〜ＭＢＬｑとを構成する。これらの
メモリブロックは、後述するように、保持情報の消去単
位とされ、各メモリブロックを構成する１６×（ｎ＋
１）個又は１０２４×（ｎ＋１）個のメモリセルは、対
応するソース線ＳＳ０〜ＳＳｐあるいはＳＬ０〜ＳＬｑ
に所定の正電位ＶＰ１２が供給されることで消去状態つ
まりは論理“１”の情報を保持するものとされる。

【００２７】周知のように、フラッシュメモリ等のメモ
リ集積回路では、その高速化及び高集積化を推進する上
で、データ線数つまりはアドレス空間の列方向への広が
りよりもワード線数つまりはアドレス空間の行方向の広
がりが大きくとられ、いわゆる縦長構造とされる。この
ため、従来のフラッシュメモリのようにメモリアレイの
ブロック分割をデータ線方向につまり所定数のデータ線
に結合される所定数のメモリセルを単位として行った場
合にはその最小単位が大きくなり、フラッシュメモリの
平均的な書き込み所要時間が増大する結果となる。とこ
ろが、この実施例のフラッシュメモリの場合、メモリア
レイのブロック分割はワード線方向に行われるため、フ
ラッシュメモリを含むマイクロコンピュータのバスのビ
ット幅が大きくなっても、その最小単位は１本のワード
線にまで圧縮することができる。したがって、例えばこ
の最小単位を演算データ格納領域に割り当てることで、
消去・書き換えの対象となる領域を圧縮し、これによっ
てフラッシュメモリの平均的な書き込み所要時間を短縮
することができるものとなる。

【００２８】なお、この実施例のフラッシュメモリは、
比較的大容量のメモリブロックＭＢＬ０〜ＭＢＬｑを備
えるが、これらのメモリブロックは、例えば比較的大き
な記憶領域を必要とするプログラムの格納に使用でき
る。このように、メモリアレイを異なるサイズの複数の
メモリブロックにブロック分割することで、フラッシュ
メモリの記憶領域を用途ごとに最適の大きさでブロック
分割し、その平均的な書き込み所要時間を短縮しつつ、
記憶領域の使用効率を高めることができる。

【００２９】１．１．３．各モードの動作条件図４には、図３のメモリアレイＭＡＲＹの消去モード及
び書き込みモードにおける選択条件図が示されている。
なお、この選択条件図は、この発明に先立って本願発明
者等が開発したフラッシュメモリの選択条件を示すもの
であって、その問題点を明らかにするために掲げた。こ
の発明が適用されたフラッシュメモリでは、一部を除い
て同様な選択条件がとられるが、先に開発したフラッシ
ュメモリの問題点とその対策方法については後章で詳細
に説明する。

【００３０】フラッシュメモリの消去動作は、前述のよ
うに、メモリブロックを単位として行われ、消去対象と
なる選択メモリブロックのソース線すなわち選択ソース
線には、図４（ａ）に示されるように、＋１２Ｖのよう
な比較的絶対値の大きな正電位ＶＰ１２（第１の正電
位）が供給される。このとき、消去対象とならない非選
択メモリブロックのソース線つまり非選択ソース線に
は、接地電位ＧＮＤが供給される。また、各メモリブロ
ックによって共有されるすべてのデータ線は、開放状態
ＯＰＥＮとされ、各メモリブロックを構成するすべての
ワード線には接地電位ＧＮＤが供給される。この結果、
選択メモリブロックを構成するメモリセルでは、そのフ
ローティングゲートＦＧに蓄積された電子がトンネル現
象によってソース側に引き抜かれ、これによって０．５
Ｖのような比較的小さなしきい値電圧Ｖｔｈ１を持つも
のとされる。

【００３１】次に、フラッシュメモリの書き込み動作
は、特に制限されないが、８個のメモリセルを単位とし
て行われ、書き込み対象となる選択メモリセルのコント
ロールゲートが結合される選択ワード線には、図４
（ｂ）に示されるように、上記正電位ＶＰ１２が択一的
に供給される。このとき、選択メモリセルのドレインが
結合される８本の選択データ線には、書き込みデータに
従って＋６．５Ｖのような中間電位の正電位ＶＰ６（第
２の正電位）が選択的に供給される。また、書き込み対
象とならない非選択メモリセルのコントロールゲートが
結合される非選択ワード線ならびにそのドレインが結合
される非選択データ線には、ともに接地電位ＧＮＤが供
給され、選択及び非選択メモリセルのソースが結合され
るすべてのソース線には接地電位ＧＮＤが供給される。
この結果、８個の選択メモリセルでは、チャンネルホッ
トエレクトロンが発生してフローティングゲートＦＧに
選択的に注入され、これによって６Ｖのような比較的大
きなしきい値電圧Ｖｔｈ０を持つものとされる。

【００３２】１．１．４．フラッシュメモリのブロック
構成図５には、この発明が適用されたフラッシュメモリつま
り図３のメモリアレイを含むフラッシュメモリの一実施
例のブロック図が示されている。同図により、この実施
例のフラッシュメモリの構成及び動作の概要を説明す
る。なお、この実施例のフラッシュメモリは、特に制限
されないが、シングルチップマイクロコンピュータに含
まれる。図５の各ブロックを構成する回路素子は、シン
グルチップマイクロコンピュータの図示されない他の回
路素子とともに、単結晶シリコンのような１個の半導体
基板面上に形成される。

【００３３】図５において、この実施例のフラッシュメ
モリは、前述のように、ｐ＋１個の小容量メモリブロッ
クＭＢＳ０〜ＭＢＳｐとｑ＋１個の大容量メモリブロッ
クＭＢＬ０〜ＭＢＬｑにブロック分割されたメモリアレ
イＭＡＲＹをその基本構成要素とする。これらのメモリ
ブロックを構成するワード線ＷＳ００〜ＷＳ０１５ない
しＷＳｐ０〜ＷＳｐ１５ならびにＷＬ００〜ＷＬ０１０
２３ないしＷＬｑ０〜ＷＬｑ１０２３は、Ｘアドレスデ
コーダＸＤに結合され、選択的に所定の選択又は非選択
レベルとされる。ＸアドレスデコーダＸＤには、Ｘアド
レスバッファＸＢからｉ＋１ビットの内部アドレス信号
Ｘ０〜Ｘｉが供給される。また、ＸアドレスバッファＸ
Ｂには、アドレス入力端子ＡＸ０〜ＡＸｉを介してｉ＋
１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが供給され
る。

【００３４】ＸアドレスバッファＸＢは、フラッシュメ
モリが選択状態とされるとき、アドレス入力端子ＡＸ０
〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉを取り込み、保持するとともに、これらのＸアドレ
ス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、
ＸアドレスデコーダＸＤに供給する。Ｘアドレスデコー
ダＸＤは、ＸアドレスバッファＸＢから供給される内部
アドレス信号Ｘ０〜Ｘｉをデコードして、対応するメモ
リブロックの対応するワード線を所定の選択又は非選択
レベルとする。なお、この実施例のフラッシュメモリに
おけるワード線の選択及び非選択レベルについては、後
述する。

【００３５】次に、メモリアレイＭＡＲＹの各メモリブ
ロックによって共有されるデータ線Ｂ０〜Ｂｎは、Ｙス
イッチＹＳに結合される。ＹスイッチＹＳは、特に制限
されないが、データ線Ｂ０〜Ｂｎと８本の共通データ線
ＣＤ０〜ＣＤ７との間に設けられるｎ＋１個のスイッチ
ＭＯＳＦＥＴを含む。これらのスイッチＭＯＳＦＥＴの
ゲートは、順次８個ずつ共通結合され、Ｙアドレスデコ
ーダＹＤから対応するデータ線選択信号がそれぞれ共通
に供給される。これにより、ＹスイッチＹＳを構成する
スイッチＭＯＳＦＥＴは、対応するデータ線選択信号が
ハイレベルとされることで８個ずつ選択的にオン状態と
され、データ線Ｂ０〜Ｂｎの対応する８本と共通データ
線ＣＤ０〜ＣＤ７とを選択的に接続状態とする。

【００３６】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給される。また、ＹアドレスバッファＹＢに
は、アドレス入力端子ＡＹ０〜ＡＹｊを介してｊ＋１ビ
ットのＹアドレス信号ＡＹ０〜ＡＹｊが供給される。

【００３７】ＹアドレスバッファＹＢは、フラッシュメ
モリが選択状態とされるとき、アドレス入力端子ＡＹ０
〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜Ａ
Ｙｊを取り込み、保持するとともに、これらのＹアドレ
ス信号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成し、
ＹアドレスデコーダＹＤに供給する。Ｙアドレスデコー
ダＹＤは、ＹアドレスバッファＹＢから供給される内部
アドレス信号Ｙ０〜Ｙｊをデコードして、対応するデー
タ線選択信号をハイレベルとする。

【００３８】一方、メモリアレイＭＡＲＹの各メモリブ
ロックのソース線ＳＳ０〜ＳＳｐならびにＳＬ０〜ＳＬ
ｑは、ソーススイッチＳＳに結合される。このソースス
イッチＳＳには、前記ＸアドレスバッファＸＢから内部
アドレス信号Ｘ０〜Ｘｉが供給される。ソーススイッチ
ＳＳは、フラッシュメモリが選択状態とされるとき、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉの所定ビットをデコードして、対応するメモ
リブロックのソース線ＳＳ０〜ＳＳｐあるいはＳＬ０〜
ＳＬｑを所定の選択又は非選択レベルとする。なお、こ
の実施例のフラッシュメモリにおけるソース線ＳＳ０〜
ＳＳｐならびにＳＬ０〜ＳＬｑの選択及び非選択レベル
については、後述する。

【００３９】メモリアレイＭＡＲＹのデータ線Ｂ０〜Ｂ
ｎがＹスイッチＹＳを介して８本ずつ選択的に接続状態
とされる共通データ線ＣＤ０〜ＣＤ７は、リードライト
回路ＲＷの対応する単位回路にそれぞれ結合される。

【００４０】リードライト回路ＲＷは、共通データ線Ｃ
Ｄ０〜ＣＤ７に対応して設けられる８個の単位回路を含
み、これらの単位回路のそれぞれは、それぞれ１個のラ
イトアンプ及びリードアンプを含む。このうち、各ライ
トアンプの入力端子は、対応するデータ入出力端子Ｄ０
〜Ｄ７に結合され、その出力端子は、対応する共通デー
タ線ＣＤ０〜ＣＤ７に結合される。また、各リードアン
プの入力端子は、対応する共通データ線ＣＤ０〜ＣＤ７
に結合され、その出力端子は、対応するデータ入出力端
子Ｄ０〜Ｄ７に結合される。リードライト回路ＲＷの各
ライトアンプには、タイミング発生回路ＴＧから内部制
御信号ＷＣが供給される。

【００４１】リードライト回路ＲＷの各ライトアンプ
は、フラッシュメモリが書き込みモードで選択状態とさ
れるとき、内部制御信号ＷＣのハイレベルを受けて選択
的に動作状態とされる。この動作状態において、各ライ
トアンプは、対応するデータ入出力端子Ｄ０〜Ｄ７を介
して供給される書き込みデータに従って所定の書き込み
信号を形成し、対応する共通データ線ＣＤ０〜ＣＤ７を
介してメモリアレイＭＡＲＹの選択された８個のメモリ
セルに書き込む。なお、ライトアンプから出力される書
き込み信号のレベルは、対応する書き込みデータが論理
“０”とされるとき＋６．５Ｖのような正電位ＶＰ６と
され、対応する書き込みデータが論理“１”とされると
き接地電位ＧＮＤつまり０Ｖとされる。

【００４２】一方、リードライト回路ＲＷの各リードア
ンプは、フラッシュメモリが読み出しモードで選択状態
とされるとき、メモリアレイＭＡＲＹの選択された８個
のメモリセルから対応する共通データ線ＣＤ０〜ＣＤ７
を介して出力される読み出し信号を増幅し、対応するデ
ータ入出力端子Ｄ０〜Ｄ７を介してフラッシュメモリの
外部に送出する。この実施例において、メモリアレイＭ
ＡＲＹの選択されたメモリセルから出力される読み出し
信号は、前述のように、選択されたメモリセルのしきい
値電圧に応じた電流信号とされる。このため、リードラ
イト回路ＲＷの各リードアンプは、電流信号として得ら
れる読み出し信号を電圧信号に変換するための電流電圧
変換回路をそれぞれ含む。

【００４３】タイミング発生回路ＴＧは、マイクロコン
ピュータの図示されない前段回路から起動制御信号とし
て供給されるメモリイネーブル信号ＭＥＢ及びライトイ
ネーブル信号ＷＥＢならびに出力イネーブル信号ＯＥＢ
をもとに各種の内部制御信号を選択的に形成し、フラッ
シュメモリの各部に供給する。

【００４４】１．２．書き込みディスターブの原因とそ
の対策１．２．１．書き込みディスターブの原因図６には、本願発明者等がこの発明に先立って開発した
つまり図４のフラッシュメモリの書き込みモードにおけ
るソース接地時の接続図が示され、図７には、その問題
点を説明するための断面構造図が示されている。また、
図８には、図４のフラッシュメモリの書き込みモードに
おけるソース開放時の接続図が示され、図９には、その
問題点を説明するための断面構造図が示されている。さ
らに、図１０には、浮遊ゲート構造セルのドレイン電圧
とリーク電流との関係を説明するための一般的な特性図
が示され、図１１には、メモリアレイの異なるサイズの
メモリブロック間におけるデータディスターブを説明す
るための計算図が示されている。これらの図をもとに、
本願発明者等がこの発明に先立って開発したフラッシュ
メモリの問題点のうち特に書き込みディスターブのメカ
ニズムと原因について説明する。なお、以下の接続図に
おいて、書き込み対象となるメモリセルには点線の円が
付される。また、この選択メモリセルを含む選択メモリ
ブロックならびに消去対象となるメモリブロックは、そ
の枠線が太い実線で示され、非選択メモリブロックの枠
線は点線で示される。

【００４５】本願発明者等がこの発明に先立って開発し
たフラッシュメモリの書き込みモードでは、図４及び図
６に示されるように、書き込み対象となる選択メモリセ
ルＭＣＢのコントロールゲートが結合されるワード線Ｗ
Ｓ００に＋１２Ｖの正電位ＶＰ１２が択一的に供給さ
れ、そのドレインが結合されるデータ線Ｂ１には、対応
する書き込みデータが論理“０”であることを条件に選
択的に＋６．５Ｖの正電位ＶＰ６が供給される。このと
き、書き込み対象とならない非選択メモリセルのコント
ロールゲートが結合される非選択ワード線ＷＳ０１，Ｗ
Ｓ１０及びＷＳ１１等には、接地電位ＧＮＤが供給さ
れ、選択メモリセルＭＣＢのドレインが結合されない非
選択データ線Ｂ０ならびにＢ２〜Ｂｎにも接地電位ＧＮ
Ｄが供給される。また、すべてのメモリセルのソースが
結合されるソース線ＳＳ０及びＳＳ１等には、接地電位
ＧＮＤが供給される。

【００４６】これらのことから、まず選択メモリセルＭ
ＣＢでは、ドレインが正電位ＶＰ６とされるためにチャ
ンネルホットエレクトロンが発生し、コントロールゲー
トＣＧの正電位ＶＰ１２に引かれてフローティングゲー
トＦＧに注入され、そのしきい値電圧が６Ｖ程度に高く
される。また、そのコントロールゲートが選択ワード線
ＷＳ００に結合されそのドレインが非選択データ線Ｂ０
に結合される非選択メモリセルＭＣＡ等では、ドレイン
が接地電位ＧＮＤとされるためにチャンネルホットエレ
クトロンは発生せず、そのコントロールゲートが非選択
ワード線ＷＳ１０に結合されそのドレインが非選択デー
タ線Ｂ１に結合される非選択メモリセルＭＣＥ等では、
やはりドレインが接地電位ＧＮＤとされるためにチャン
ネルホットエレクトロンは発生しない。

【００４７】ところが、そのコントロールゲートが非選
択ワード線ＷＳ１０に結合されそのドレインが選択デー
タ線Ｂ１に結合される非選択メモリセルＭＣＦ等では、
図７に例示されるように、そのしきい値電圧が０．５Ｖ
つまり消去状態にある場合、ドレインカップリングによ
りフローティングゲートＦＧの電位が上昇し、チャンネ
ルＣＨが形成される。このため、図１０に示されるよう
に、非選択メモリセルＭＣＦ等のソース及びドレインに
同様なリーク電流が流れる。これにより、ホットキャリ
アとしての電子・ホール対が発生し、このうちのホット
ホールがフローティングゲートＦＧに注入されて、非選
択メモリセルＭＣＦ等のしきい値電圧が低下する。ま
た、そのしきい値電圧が６Ｖつまり書き込み状態にある
場合には、ドレイン・フローティングゲート間の電位差
が大きいために、フローティングゲートＦＧに蓄積され
た電子がトンネル現象によりドレイン側に引き抜かれ、
これによってやはり非選択メモリセルＭＣＦ等のしきい
値電圧が低下する。以上のような書き込みディスターブ
により、非選択メモリセルＭＣＦ等が消去状態にある場
合にはこれがデプレッション化し、また書き込み状態に
ある場合にはこれが消去状態に反転して、フラッシュメ
モリの誤動作を招く結果となる。

【００４８】なお、上記のようなデータ線を介する書き
込みディスターブつまりデータディスターブは、図８及
び図９に示されるように、ソース線が開放状態ＯＰＥＮ
とされる場合でもソースの寄生容量Ｃｓを介して同様に
発生し、非選択メモリセルＭＣＦ等のしきい値電圧を低
下させる結果となる。

【００４９】ところで、メモリアレイが異なるサイズの
複数のメモリブロックにブロック分割される図５のフラ
ッシュメモリの場合、非選択メモリセルに対するデータ
ディスターブの影響は、メモリブロックの大きさによっ
て変化する。すなわち、例えば１ビットあたりの書き込
み所要時間を１００μｓ（マイクロ秒）とし、対象メモ
リブロックを一括消去した後にその全ワード線を一通り
選択して書き込むというような動作を１００００回繰り
返したと仮定すると、例えば小容量のメモリブロックＭ
ＢＳ０〜ＭＢＳｐに含まれる非選択メモリセルが受ける
データディスターブの時間は、図１１に示されるよう
に、書き込みが小容量のメモリブロックＭＢＳ０〜ＭＢ
Ｓｐに対して行われるものである場合、１．５ｍｓ（ミ
リ秒）で済むが、書き込みが大容量のメモリブロックＭ
ＢＬ０〜ＭＢＬｑに対して行われるものである場合、１
０２４ｓ（秒）にも達する。

【００５０】後述する図１４に示されるように、選択及
び非選択メモリセルのソース線に接地電位ＧＮＤが与え
られる従来のフラッシュメモリでは、特に非選択メモリ
セルの初期しきい値電圧が低いとき、データディスター
ブによるしきい値電圧の変化は、ディスターブ時間が長
くなるに従って大きくなる。つまり、メモリアレイが異
なるサイズの複数のメモリブロックにブロック分割され
るフラッシュメモリでは、メモリブロックの大きさによ
って非選択メモリセルが受けるデータディスターブの影
響が異なる訳であり、このためにメモリセルのしきい値
電圧にバラツキが生じて、フラッシュメモリの動作マー
ジンが低下する結果となる。

【００５１】１．２．２．非選択ソース線にバイアス電
圧を与えることによる対策図１２には、図５のフラッシュメモリの書き込みモード
において非選択ソース線にバイアス電圧を与える対策を
施した場合の一実施例の接続図が示され、図１３及び図
１４には、その効果を説明するための断面構造図及び特
性図がそれぞれ示されている。これらの図をもとに、こ
の発明が適用されたフラッシュメモリのデータディスタ
ーブ対策の概要とその特徴について説明する。

【００５２】図１２において、この実施例のフラッシュ
メモリにおける書き込み動作は、選択メモリセルＭＣＢ
のコントロールゲートが結合される選択ワード線ＷＳ０
０に＋１２Ｖの正電位ＶＰ１２を供給し、そのドレイン
が結合される選択データ線Ｂ１に＋６．５Ｖの正電位Ｖ
Ｐ６を供給することによって行われる。このとき、選択
メモリセルＭＣＢを含むメモリブロックＭＢＳ０の他の
非選択ワード線ＷＳ０１〜ＷＳ０１５には接地電位ＧＮ
Ｄが供給され、非選択データ線Ｂ０ならびにＢ２〜Ｂｎ
にも接地電位ＧＮＤが供給される。選択メモリセルＭＣ
Ｂを含むメモリブロックＭＢＳ０のソース線ＳＳ０に
は、接地電位ＧＮＤが供給される。

【００５３】ところが、この実施例では、選択メモリセ
ルＭＣＢが含まれるメモリブロックＭＢＳ０のソース線
ＳＳ０に接地電位ＧＮＤが供給されが、非選択メモリセ
ルＭＣＦ等が含まれるメモリブロックＭＢＳ１のソース
線ＳＳ１等つまりそのドレインが選択メモリセルＭＣＢ
のドレインに共通結合されそのソースが選択メモリセル
ＭＣＢのソースに共通結合されない非選択メモリセルＭ
ＣＦ等のソースには、＋３．５Ｖのような第１のバイア
ス電圧つまり正電位ＶＰ３（第３の正電位）が与えられ
る。このバイアス電圧は、図１３に示されるように、非
選択メモリセルＭＣＦ等のソース電位を高めて、そのソ
ース・ドレイン間にチャンネルが形成されるのを防止
し、ホットホールの発生を抑えて、非選択メモリセルＭ
ＣＦ等のしきい値電圧の低下を抑制すべく作用する。こ
のため、非選択メモリセルＭＣＦ等のしきい値電圧は、
図１４に示されるように、特にその初期しきい値電圧が
０．５Ｖのように低い場合でも、ディスターブ時間に関
係なく一定の値をとるものとなる。この結果、メモリセ
ルのしきい値電圧のバラツキを抑制して、フラッシュメ
モリの動作マージンを高め、その誤動作を防止できるも
のである。

【００５４】１．２．３．非選択ワード線にバイアス電
圧を与えることによる対策図１５には、図５のフラッシュメモリの書き込みモード
において非選択ワード線にバイアス電圧を与える対策を
施した場合の接続図が示され、図１６には、その効果を
説明するための断面構造図が示されている。また、図１
７には、浮遊ゲート構造セルのゲート電圧とゲート電流
との関係を説明するための一般的な特性図が示され、図
１８及び図１９には、図１５において非選択ワード線の
バイアス電圧が低すぎ又は高すぎる場合の問題点を説明
するための断面構造図がそれぞれ示されている。さら
に、図２０には、図１５の対策の効果を説明するための
特性図が示され、図２１には、図１５の対策の効果を説
明するための他の特性図が示されている。これらの図を
もとに、この発明が適用されたフラッシュメモリのもう
一つのデータディスターブ対策の概要とその特徴につい
て説明する。

【００５５】図１５において、この実施例のフラッシュ
メモリにおける書き込み動作は、選択メモリセルＭＣＢ
のコントロールゲートが結合される選択ワード線ＷＳ０
０に＋１２Ｖの正電位ＶＰ１２を供給し、そのドレイン
が結合される選択データ線Ｂ１に＋６．５Ｖの正電位Ｖ
Ｐ６を供給することによって行われる。このとき、非選
択メモリセルのコントロールゲートが結合される非選択
ワード線ＷＳ０１には接地電位ＧＮＤが供給され、非選
択データ線Ｂ０ならびにＢ２〜Ｂｎにも接地電位ＧＮＤ
が供給される。

【００５６】ところが、この実施例では、選択メモリセ
ルが含まれないメモリブロックＭＢＳ１のソース線ＳＳ
１等が開放状態ＯＰＥＮとされるとともに、非選択メモ
リブロックのワード線ＷＳ１０〜ＷＳ１１等つまりその
ドレインが選択メモリセルＭＣＢのドレインに共通結合
されそのソースが選択メモリセルＭＣＢのソースに共通
結合されない非選択メモリセルＭＣＦ等のコントロール
ゲートに、＋１Ｖのような第２のバイアス電圧つまり正
電位ＶＰ１（第４の正電位）が与えられる。このバイア
ス電圧は、図１６に示されるように、非選択メモリセル
ＭＣＦ等のソース・ドレイン間にチャンネルＣＨが形成
されるのを防止はしないものの、その電位は、図１７に
示されるように、非選択メモリセルＭＣＦ等のゲート電
流が主にアバランシェホットホールの影響を受けて流さ
れる領域と主にアバランシェホットエレクトロンの影響
を受けて流される領域との境界値となるゲート電圧に対
応するものとされる。したがって、非選択メモリセルＭ
ＣＦ等のソース・ドレイン間にチャンネルＣＨが形成さ
れたとしても、そのゲート電流つまりそのフローティン
グゲートＦＧに対する電荷の移動はなくなり、そのしき
い値電圧は変化しない。この結果、メモリセルのしきい
値電圧のバラツキを抑制し、フラッシュメモリの動作マ
ージンを高めて、その誤動作を防止できるものとなる。

【００５７】ところで、図１５の対策において非選択ワ
ード線ＷＳ１０等のバイアス電圧が０．５Ｖのような低
い電位に設定された場合、非選択メモリセルＭＣＦ等の
初期の動作点は図１７のｂ点となる。このため、非選択
メモリセルＭＣＦ等では、図１８に示されるように、そ
のソース・ドレイン間に形成されたチャンネルＣＨから
フローティングゲートＦＧに対してアバランシェホット
ホールが注入され、これによってそのゲート電圧が上昇
する。この結果、非選択メモリセルＭＣＦ等の動作点
は、図１７のｃ点を経てｄ点に至り、やがて安定する。

【００５８】一方、図１５の対策において非選択ワード
線ＷＳ１０等のバイアス電圧が１．５Ｖのような高い電
位に設定された場合、非選択メモリセルＭＣＦ等の初期
の動作点は図１７のｆ点となる。このため、非選択メモ
リセルＭＣＦ等では、図１９に示されるように、そのソ
ース・ドレイン間に形成されたチャンネルＣＨからフロ
ーティングゲートＦＧに対してアバランシェホットエレ
クトロンが注入され、これによってそのゲート電圧が低
下する。この結果、非選択メモリセルＭＣＦ等の動作点
は、図１７のｅ点を経てやはりｄ点に至り、安定する。

【００５９】つまり、浮遊ゲート構造型のメモリセル
は、アバランシェホットホール及びホットエレクトロン
の影響を受けないゲート電圧の安定点を有するものであ
って、初期のゲート電圧がこの安定点から外れた場合に
はフローティングゲートＦＧの電位が安定点となるべく
アバランシェホットホール又はホットエレクトロンの注
入が行われる。以上の説明から明らかなように、この実
施例のフラッシュメモリでは、非選択メモリセルのコン
トロールゲートＣＧに予め上記安定点に対応する＋１．
０Ｖのバイアス電圧を与えられるため、フローティング
ゲートＦＧに対するホットホール及びホットエレクトロ
ンの注入が抑えられ、しきい値電圧の変化が抑制される
結果となる。なお、図２０には、ゲート電圧Ｖｇを＋
０．５Ｖ，＋１．０Ｖならびに＋１．５Ｖに変化させた
場合の非選択メモリセルＭＣＦ等のしきい値電圧とディ
スターブ時間との関係が図１７に対応付けて示され、図
２１には、非選択メモリセルＭＣＦ等のコントロールゲ
ートＣＧに＋１．０Ｖのゲート電圧を与えたときの初期
しきい値電圧とディスターブ時間との関係が示されてい
る。これらの図からも明らかなように、コントロールゲ
ートＣＧに上記安定点に対応する＋１．０Ｖのバイアス
電圧が与えられるとき、非選択メモリセルＭＣＦ等のし
きい値電圧はディスターブ時間に関係なく安定したもの
となる。

【００６０】１．３．消去ディスターブの原因とその対
策１．３．１．消去ディスターブの原因図２２には、本願発明者等がこの発明に先立って開発し
た図４のフラッシュメモリの消去モードにおける接続図
が示されている。また、図２３には、その問題点を説明
するための断面構造図が示され、図２４には、図２２の
フラッシュメモリにおける増速消去を説明するための特
性図が示されている。これらの図をもとに、本願発明者
等がこの発明に先立って開発したフラッシュメモリの問
題点のうち特に増速消去のメカニズムと原因について説
明する。

【００６１】図２２において、この発明に先立って本願
発明者等が開発したフラッシュメモリの消去モードは、
消去対象となる選択メモリブロックＭＢＳ０のソース線
ＳＳ０に＋１２Ｖの正電位ＶＰ１２を供給することによ
り行われる。このとき、消去対象とならない非選択メモ
リブロックＭＢＳ１等のソース線ＳＳ１等には、接地電
位ＧＮＤが供給される。また、各メモリブロックを構成
するすべてのワード線には、接地電位ＧＮＤが供給さ
れ、これらのメモリブロックＭＢによって共有されるデ
ータ線Ｂ０〜Ｂｎは、開放状態ＯＰＥＮとされる。

【００６２】これらのことから、まず選択メモリブロッ
クＭＢＳ０では、対応するソース線ＳＳ０に＋１２Ｖの
正電位ＶＰ１２が供給されるために、各メモリセルＭＣ
のフローティングゲートＦＧに蓄積された電子がトンネ
ル現象によってそのソース側に引き抜かれる。このた
め、選択メモリブロックＭＢＳ０を構成するすべてのメ
モリセルＭＣは、そのしきい値電圧が０．５Ｖ程度に低
くされ、これによって論理“０”の情報を保持するもの
とされる。一方、非選択メモリブロックＭＢＳ１等で
は、対応するソース線ＳＳ１等に接地電位ＧＮＤが供給
されるために、トンネル現象による電子の引き抜きは行
われず、非選択メモリブロックＭＢＳ１等を構成するす
べてのメモリセルＭＣのしきい値電圧は変化しない。

【００６３】ところで、選択メモリブロックＭＢＳ０を
構成するメモリセルＭＣＡ等では、図２３に示されるよ
うに、そのしきい値電圧がある程度低くなった時点でチ
ャンネルＣＨが形成され、ソースからドレインに向かっ
てドレイン容量Ｃｄを充電するための電流が流れる。こ
のとき、チャンネルＣＨに発生したホットキャリアのう
ちホットホールがフローティングゲートＦＧに注入さ
れ、選択メモリセルＭＣＡ等のしきい値電圧が異常に低
下するいわゆる増速消去が行われる。この増速消去が選
択メモリセルＭＣＡ等のしきい値電圧に与える影響は、
図２４に示されるように、ドレイン容量Ｃｄの値が大き
いほど大きくなり、フラッシュメモリとしての消去バラ
ツキを増大させる原因となる。

【００６４】１．３．２．データ線にバイアス電圧を与
えることによる対策図２５には、図５のフラッシュメモリの消去モードにお
いてデータ線にバイアス電圧を与える対策を施した場合
の一実施例の接続図が示され、図２６には、その効果を
説明するための断面構造図が示されている。これらの図
をもとに、この発明が適用されたフラッシュメモリの増
速消去対策の概要とその特徴について説明する。

【００６５】図２５において、この実施例のフラッシュ
メモリにおける消去動作は、選択メモリブロックＭＢＳ
０のソース線ＳＳ０に＋１２Ｖの正電位ＶＰ１２を供給
することによって行われる。このとき、非選択メモリブ
ロックＭＢＳ１のソース線ＳＳ１等には接地電位ＧＮＤ
が供給され、各メモリブロックの全ワード線にも接地電
位ＧＮＤが供給される。

【００６６】ところが、この実施例では、各メモリブロ
ックにより共有されるデータ線Ｂ０〜Ｂｎに、＋１．０
Ｖのような第３のバイアス電圧つまり正電位ＶＰ１（第
５の正電位）が与えられる。このバイアス電圧は、図２
６に示されるように、選択メモリブロックＭＢＳ０を構
成するメモリセルＭＢＡ等のドレイン電位を高めて、そ
のソース・ドレイン間にチャンネルが形成されるのを防
止し、ホットホールの発生を抑えて、メモリセルＭＣＡ
等のしきい値電圧が増速消去により必要以上に低下する
のを抑制すべく作用する。この結果、フラッシュメモリ
の消去バラツキを抑制して、その動作マージンを高める
ことができるものとなる。

【００６７】２．ＦＮトンネル現象による消去・書き込
みを行うフラッシュメモリの概要と問題点ならびにその
対策２．１．フラッシュメモリの概要２．１．１．メモリセルの構造と動作原理図２７には、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：
ファウラー・ノルトハイム）トンネル現象による消去・
書き込みを行うフラッシュメモリのメモリアレイを構成
する浮遊ゲート構造セルの断面構造図が示され、図２８
には、そのドレイン電流とゲート・ソース間電圧との関
係を説明するための特性図が示されている。これらの図
をもとに、まずこの実施例のフラッシュメモリの記憶素
子となる浮遊ゲート構造セルの構造とその動作原理につ
いて説明する。

【００６８】図２７において、この実施例のフラッシュ
メモリのメモリアレイを構成する不揮発性メモリセル
は、いわゆる浮遊ゲート構造セルとされ、Ｐ型半導体基
板ＰＳＵＢの表面に形成された高濃度のＮ型拡散層ＮＤ
３及びＮＤ４をそれぞれそのソースＳ及びドレインＤと
する。拡散層ＮＤ３及びＮＤ４の中間つまりチャンネル
領域の上層には、比較的薄い絶縁膜ＩＳ３をはさんでフ
ローティングゲートＦＧが形成され、このフローティン
グゲートＦＧの上層には、さらに比較的厚い絶縁膜ＩＳ
４をはさんでコントロールゲートＣＧが形成される。

【００６９】この実施例において、メモリセルに対する
保持情報の書き込み動作は、コントロールゲートＣＧに
比較的絶対値の大きな負電位を印加しドレインＤに中間
電位の正電位を印加して、ＦＮトンネル現象により電子
をフローティングゲートＦＧからドレインに引き抜くこ
とによって実現される。フローティングゲートＦＧから
の電子の引き抜きが行われたとき、メモリセルは、図２
８に示されるように、論理“０”の情報を保持するもの
とされ、そのしきい値電圧は、書き込みが行われない消
去状態のメモリセルより小さな値Ｖｔｈ０とされる。

【００７０】一方、メモリセルの保持情報の消去動作
は、コントロールゲートＣＧに比較的絶対値の大きな正
電位を印加して、ＦＮトンネル現象により電子をＰ型半
導体基板ＰＳＵＢからコントロールゲートＣＧに注入す
ることによって実現される。トンネル現象によるコント
ロールゲートＣＧへの電子の注入が行われたとき、メモ
リセルは、図２８に示されるように、論理“１”の情報
を保持するものとされ、そのしきい値電圧は比較的大き
な値Ｖｔｈ１とされる。

【００７１】２．１．２．メモリアレイの構成図２９には、図２７の浮遊ゲート構造セルからなるメモ
リアレイの部分的な回路図が示されている。同図によ
り、この実施例のフラッシュメモリに含まれるメモリア
レイの構成及び動作の概要について説明する。

【００７２】図２９において、この実施例のフラッシュ
メモリのメモリアレイＭＡＲＹは、同図の水平方向に配
置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に
配置されるｎ＋１本のデータ線Ｂ０〜Ｂｎとを含む。こ
れらのワード線及びデータ線の交点には、（ｍ＋１）×
（ｎ＋１）個の浮遊ゲート構造セルＭＣが格子状に配置
される。このうち、メモリアレイＭＡＲＹの同一の行に
配置されたｎ＋１個のメモリセルＭＣのコントロールゲ
ートＣＧは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共
通結合される。また、同一の列に配置されたｍ＋１個の
メモリセルＭＣのドレインは、対応するデータ線Ｂ０〜
Ｂｎにそれぞれ共通結合され、そのソースは、対応する
ソース線ＳＬ０〜ＳＬｎにそれぞれ共通結合される。

【００７３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、図示されないＸアドレスデコーダＸＤに
結合される。また、データ線Ｂ０〜Ｂｎは、図示されな
いＹスイッチＹＳを介してリードライト回路ＲＷに結合
され、ソース線ＳＬ０〜ＳＬｎは、図示されないソース
スイッチＳＳに結合される。

【００７４】前述のように、メモリアレイＭＡＲＹを構
成する浮遊ゲート構造セルの消去動作は、そのコントロ
ールゲートに比較的絶対値の大きな正電位を印加するこ
とによって行われる。したがって、図２９のメモリアレ
イ形態を採る場合、メモリセルの消去動作はワード線を
単位として行われるものとなる。

【００７５】２．１．３．各モードの動作条件図３０には、図２９のメモリアレイＭＡＲＹの消去モー
ド及び書き込みモードにおける選択条件図が示されてい
る。なお、この選択条件図は、この発明に先立って本願
発明者等が開発したフラッシュメモリの言わば改良前の
選択条件を示すものであって、その問題点を明らかにす
るために掲げた。この発明が適用されたフラッシュメモ
リでは、一部を除いて同様な選択条件がとられるが、図
３０のフラッシュメモリの問題点とその対策については
後章で説明する。

【００７６】このフラッシュメモリの消去動作は、前述
のように、ワード線を単位として行われ、消去対象とな
る選択メモリセルのコントロールゲートが結合される選
択ワード線には、図３０（ａ）に示されるように、＋１
５Ｖのような比較的絶対値の大きな正電位ＶＰ１５が供
給される。このとき、消去対象とならない非選択メモリ
セルのコントロールゲートが結合される非選択ワード線
には、接地電位ＧＮＤが供給される。また、すべてのデ
ータ線Ｂ０〜Ｂｎには、接地電位ＧＮＤが供給され、す
べてのソース線ＳＬ０〜ＳＬｎにも接地電位ＧＮＤが供
給される。この結果、選択ワード線に結合されるｎ＋１
個のメモリセルでは、ＦＮトンネル現象により電子が半
導体基板からそのコントロールゲートに注入され、これ
によって比較的大きなしきい値電圧Ｖｔｈ１を持つもの
とされる。

【００７７】次に、フラッシュメモリの書き込み動作
は、メモリセル単位で行われ、書き込み対象となる選択
メモリセルのコントロールゲートが結合される選択ワー
ド線には、図３０（ｂ）に示されるように、−１０Ｖの
ような比較的大きな絶対値の負電位ＶＮ１０（第１の負
電位）が択一的に供給される。このとき、選択メモリセ
ルのドレインが結合される選択データ線には、＋５．０
Ｖのような正電位ＶＰ５（第６の正電位）が択一的に供
給される。また、書き込み対象とならない非選択メモリ
セルのコントロールゲートが結合される非選択ワード線
ならびにそのドレインが結合される非選択データ線に
は、ともに接地電位ＧＮＤが供給され、選択及び非選択
メモリセルのソースが結合されるすべてのソース線に
は、接地電位ＧＮＤが供給され、あるいは開放状態ＯＰ
ＥＮとされる。この結果、選択メモリセルでは、そのフ
ローティングゲートに蓄積された電子がＦＮトンネル現
象によりそのドレイン側に引き抜かれ、これによって比
較的小さなしきい値電圧Ｖｔｈ０を持つものとされる。

【００７８】２．２．書き込みディスターブの原因とそ
の対策２．２．１．書き込みディスターブの原因図３１には、本願発明者等がこの発明に先立って開発し
たつまり図３０のフラッシュメモリの書き込みモードに
おける接続図が示され、図３２には、その問題点を説明
するための断面構造図が示されている。これらの図をも
とに、図３０のフラッシュメモリの問題点つまりデータ
ディスターブによる書き込みディスターブのメカニズム
と原因について説明する。

【００７９】本願発明者等がこの発明に先立って開発し
たフラッシュメモリの書き込みモードでは、図３０及び
図３１に示されるように、書き込み対象となる選択メモ
リセルＭＣＢのコントロールゲートが結合されるワード
線Ｗ０に−１０Ｖの負電位ＶＮ１０が択一的に供給さ
れ、そのドレインが結合されるデータ線Ｂ１には、対応
する書き込みデータが論理“０”であることを条件に選
択的に＋５．０Ｖの正電位ＶＰ５が供給される。このと
き、書き込み対象とならない非選択メモリセルＭＣＤ等
のコントロールゲートが結合されるワード線Ｗ１等には
接地電位ＧＮＤが供給され、選択メモリセルＭＣＢのド
レインが結合されない他のデータ線Ｂ０ならびにＢ２〜
Ｂｎにも接地電位ＧＮＤが供給される。また、すべての
ソース線ＳＬ０〜ＳＬｎには、接地電位ＧＮＤが供給さ
れる。

【００８０】これらのことから、まず選択メモリセルＭ
ＣＢでは、そのドレインに正電位ＶＰ５が供給されその
コントロールゲートに負電位ＶＮ１０が供給されること
で、そのコントロールゲートに蓄積された電子がドレイ
ン側に引き抜かれ、そのしきい値電圧がＶｔｈ０に低く
される。一方、そのコントロールゲートが選択ワード線
Ｗ０に結合されそのドレインが非選択データ線Ｂ０に結
合される非選択メモリセルＭＣＡ等では、ドレインが接
地電位ＧＮＤとされるためにＦＮトンネル現象は発生せ
ず、そのしきい値電圧は変化しない。また、そのコント
ロールゲートが非選択ワード線Ｗ１に結合されそのドレ
インが非選択データ線Ｂ０に結合される非選択メモリセ
ルＭＣＣ等では、コントロールゲート及びドレインが接
地電位ＧＮＤとされるためにやはりＦＮトンネル現象は
発生しない。

【００８１】ところが、そのコントロールゲートが非選
択ワード線Ｗ１に結合されそのドレインが選択データ線
Ｂ１に結合される非選択メモリセルＭＣＤ等では、ソー
ス線ＳＬ０，ＳＬ１等が接地電位ＧＮＤに結合されると
き、図３２に例示されるように、そのしきい値電圧が低
い値Ｖｔｈ０つまり書き込み状態にある場合、ドレイン
カップリングによりフローティングゲートＦＧの電位が
上昇して、チャンネルＣＨが形成される。このため、非
選択メモリセルＭＣＤ等のソース及びドレインにリーク
電流が流れ、発生したホットホールがフローティングゲ
ートＦＧに注入されて、非選択メモリセルＭＣＤ等のし
きい値電圧が低下する。なお、このようなデータディス
ターブは、書き込み時、ソース線ＳＬ０，ＳＬ１等が開
放状態とされる場合も、各ソース線の寄生容量を介して
同様に発生する。また、そのしきい値電圧が高い値Ｖｔ
ｈ１つまり消去状態にある場合には、ドレイン・フロー
ティングゲート間の電位差のために、フローティングゲ
ートＦＧに蓄積された電子がＦＮトンネル現象によりド
レイン側に引き抜かれ、これによってやはり非選択メモ
リセルＭＣＤ等のしきい値電圧が低下する。

【００８２】２．２．２．すべてのソース線及び非選択
ワード線にバイアス電圧を与えることによる対策図３３には、図３０のフラッシュメモリの書き込みモー
ドにおいてすべてのソース線及び非選択ワード線にバイ
アス電圧を与える対策を施した場合の一実施例の接続図
が示され、図３４には、その効果を説明するための断面
構造図が示されている。これらの図をもとに、この発明
が適用されたフラッシュメモリのデータディスターブ対
策の概要とその特徴について説明する。

【００８３】図３３において、この実施例のフラッシュ
メモリにおける書き込み動作は、選択メモリセルＭＣＢ
のコントロールゲートが結合される選択ワード線Ｗ０に
−１０Ｖの負電位ＶＮ１０を供給し、そのドレインが結
合される選択データ線Ｂ１に＋５．０Ｖの正電位ＶＰ５
を供給することにより行われる。このとき、非選択デー
タ線Ｂ０ならびにＢ２〜Ｂｎには、接地電位ＧＮＤが供
給される。

【００８４】ところが、この実施例では、すべてのソー
ス線ＳＬ０〜ＳＬｎに、＋２．０Ｖのような第４のバイ
アス電圧つまり正電位ＶＰ２（第７の正電位）が供給さ
れるとともに、すべての非選択ワード線Ｗ１等にも上記
バイアス電圧が供給される。これらのバイアス電圧は、
図１３に示されるように、非選択メモリセルＭＣＤ等の
ソース電位を高めて、そのソース・ドレイン間にチャン
ネルが形成されるのを防止し、ホットホールの発生を抑
えるとともに、ドレイン・フローティングゲート間の電
位差を圧縮し、フローティングゲートに蓄積された電子
がドレイン側に引き抜かれるのを防止すべく作用する。
この結果、非選択メモリセルＭＣＤ等のしきい値電圧の
低下を抑制できるため、これによってフラッシュメモリ
の動作マージンを高め、その誤動作を防止することがで
きるものである。

【００８５】２．２．３．ソース線にバイアス電圧を与
える対策の問題点図３５には、図３０のフラッシュメモリの書き込みモー
ドにおいてソース線にバイアス電圧を与える対策を施し
た場合の問題点を説明するための断面構造図が示されて
いる。同図をもとに、ソース線にバイアス電圧を与える
対策の問題点つまりソースディスターブのメカニズムと
原因について説明する。

【００８６】前述のように、この実施例のフラッシュメ
モリでは、すべてのソース線ＳＬ０〜ＳＬｎならびに非
選択ワード線Ｗ１等に＋２Ｖのバイアス電圧つまり正電
位ＶＰ２を与えることで非選択メモリセルＭＣＤ等のし
きい値電圧の低下を防止している。ところが、そのコン
トロールゲートが選択ワード線Ｗ０に結合されそのドレ
インが非選択データ線Ｂ０に結合される非選択メモリセ
ルＭＣＡ等に着目した場合、図３５に示されるように、
逆にソース・フローティングゲート間の電位差が大きく
なったことで、フローティングゲートＦＧに蓄積された
電荷がソースＳとなる高濃度拡散層ＮＤ３に引き抜かれ
るソースディスターブが発生し、非選択メモリセルＭＣ
Ａ等のしきい値電圧が低下するという問題が生じる。

【００８７】２．２．４．ソース拡散層を低濃度化する
ことによる対策図３６には、図３０及び図３５のフラッシュメモリにソ
ース拡散層を低濃度化することによる対策を施した場合
の効果を説明するための断面構造図が示されている。同
図により、この実施例のフラッシュメモリにおけるソー
スディスターブ対策の概要とその特徴について説明す
る。

【００８８】図３６において、この実施例のフラッシュ
メモリのメモリアレイＭＡＲＹを構成する浮遊ゲート構
造セルは、そのソースＳとなるＮ型拡散層の少なくとも
フローティングゲートＦＧの直下にあたる部分が、低濃
度のＮ型拡散層Ｎ^-によって形成される。このため、非
選択メモリセルＭＣＡ等に着目すると、書き込み動作時
においてコントロールゲートＣＧに−１０Ｖの負電位Ｖ
Ｎ１０が印加されそのソースＳに＋２Ｖのバイアス電圧
つまり正電位ＶＰ２が与えられる場合には、フローティ
ングゲートＦＧの直下部分に空乏層ＤＬが形成され、ソ
ース・フローティングゲート間の電位差が小さくなる。
この結果、フローティングゲートＦＧに蓄積された電子
のソース側への引き抜きを抑えることができ、これによ
って非選択メモリセルＭＣＡ等のしきい値電圧の低下を
抑制できるものとなる。

【００８９】３．クロスポイント型フラッシュメモリの
概要と問題点ならびにその対策３．１．クロスポイント型フラッシュメモリの概要３．１．１．メモリアレイの構成図３７には、この発明が適用されたクロスポイント型フ
ラッシュメモリに含まれるメモリアレイＭＡＲＹの一実
施例の部分的な回路図が示されている。同図をもとに、
この発明が適用されたクロスポイント型フラッシュメモ
リの特徴的な部分となるメモリアレイＭＡＲＹの構成及
び動作の概要について説明する。なお、この実施例は、
前記図２７ないし図３４の対策の応用例として掲げた。

【００９０】図３７において、この実施例のフラッシュ
メモリのメモリアレイＭＡＲＹは、複数のメモリブロッ
クを含み、これらのメモリブロックは、図３７のメモリ
ブロックＭＢ０に代表して示されるように、水平方向に
配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向
に配置されるｎ＋１本のデータ線Ｂ０〜Ｂｎならびにこ
れらのワード線及びデータ線の交点に格子状に配置され
る（ｍ＋１）×（ｎ＋１）個の浮遊ゲート構造セルＭＣ
とをそれぞれ含む。このうち、各メモリブロックの同一
の行に配置されたｎ＋１個のメモリセルＭＣのコントロ
ールゲートＣＧは、対応するワード線Ｗ０〜Ｗｍにそれ
ぞれ共通結合される。

【００９１】一方、各メモリブロックの同一の列に配置
されたｍ＋１個のメモリセルＭＣのドレインは、共通ド
レイン領域Ｄ０〜Ｄｎとして一体化され、これらの共通
ドレイン領域Ｄ０〜Ｄｎは、ＮチャンネルＭＯＳＦＥＴ
Ｑ１を介して対応するデータ線Ｂ０〜Ｂｎに結合され
る。同様に、各メモリブロックの同一の列に配置された
ｍ＋１個のメモリセルＭＣのソースは、共通ソース領域
Ｓ０〜Ｓｎとして一体化され、これらの共通ソース領域
Ｓ０〜Ｓｎは、ＮチャンネルＭＯＳＦＥＴＱ２を介して
対応するソース線ＳＬ０〜ＳＬｎに結合される。ＭＯＳ
ＦＥＴＱ１のゲートは、対応するブロック選択線ＢＳＢ
０等に共通結合され、ＭＯＳＦＥＴＱ２のゲートは、対
応するブロック選択線ＢＳＳ０等に共通結合される。

【００９２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍならびにブロック選択線ＢＳＢ０等及びＢＳ
Ｓ０等は、図示されないＸアドレスデコーダＸＤに結合
される。また、データ線Ｂ０〜Ｂｎは、図示されないＹ
スイッチＹＳを介してリードライト回路ＲＷに結合さ
れ、ソース線ＳＬ０〜ＳＬｎは、図示されないソースス
イッチＳＳに結合される。

【００９３】３．１．２．各モードの動作条件図３８には、図３７のメモリアレイＭＡＲＹの消去モー
ド及び書き込みモードにおける選択条件図が示されてい
る。なお、この選択条件図は、この発明に先立って本願
発明者等が開発した同様なフラッシュメモリの選択条件
を示すものであって、その問題点を明らかにするために
掲げた。この発明が適用されたフラッシュメモリでは、
一部を除いて同様な選択条件がとられるが、先に開発し
たフラッシュメモリの問題点とその対策方法については
後章で説明する。

【００９４】このフラッシュメモリの消去動作は、指定
されたメモリブロックつまり選択メモリブロックのワー
ド線を単位として行われ、選択メモリブロックの消去対
象となる選択メモリセルのコントロールゲートが結合さ
れる選択ワード線には、図３８（ａ）に示されるよう
に、＋１５Ｖのような比較的絶対値の大きな正電位ＶＰ
１５が供給される。このとき、選択メモリブロックのブ
ロック選択線ＢＳＢ０及びＢＳＳ０等には、やはり正電
位ＶＰ１５が供給され、選択メモリブロックの消去対象
とならない非選択メモリセルのコントロールゲートが結
合される非選択ワード線には、接地電位ＧＮＤが供給さ
れる。また、すべてのデータ線Ｂ０〜Ｂｎには、接地電
位ＧＮＤが供給され、すべてのソース線ＳＬ０〜ＳＬｎ
にも接地電位ＧＮＤが供給される。言うまでもなく、消
去対策とならない非選択メモリブロックのすべてのワー
ド線及びデータ線ならびにソース線には、接地電位ＧＮ
Ｄが供給され、そのブロック選択線にも接地電位ＧＮＤ
が供給される。

【００９５】これにより、選択メモリブロックの選択ワ
ード線に結合されるｎ＋１個のメモリセルでは、ＦＮト
ンネル現象により電子が半導体基板からそのコントロー
ルゲートに注入され、これによってそのしきい値電圧が
大きくされる。

【００９６】次に、フラッシュメモリの書き込み動作は
メモリセル単位で行われ、指定された選択メモリブロッ
クの書き込み対象となる選択メモリセルのコントロール
ゲートが結合される選択ワード線には、図３８（ｂ）に
示されるように、−１０Ｖのような比較的絶対値の大き
な負電位ＶＮ１０が択一的に供給される。このとき、選
択メモリセルのドレインが結合される選択データ線に
は、＋５．０Ｖのような正電位ＶＰ５が択一的に供給さ
れる。また、選択メモリブロックの書き込み対象となら
ない非選択メモリセルのコントロールゲートが結合され
る非選択ワード線ならびにそのドレインが結合される非
選択データ線には、ともに接地電位ＧＮＤが供給され、
選択及び非選択メモリセルのソースが結合されるすべて
のソース線には、接地電位ＧＮＤが供給される。書き込
み対策とならない非選択メモリブロックのすべてのワー
ド線及びデータ線ならびにソース線には、接地電位ＧＮ
Ｄが供給され、そのブロック選択線にも接地電位ＧＮＤ
が供給される。

【００９７】これにより、選択メモリセルでは、そのフ
ローティングゲートに蓄積された電子がＦＮトンネル現
象によりそのドレイン側に引き抜かれ、これによってそ
のしきい値電圧が選択的に小さくされる。

【００９８】３．２．書き込みディスターブの原因とそ
の対策３．２．１．書き込みディスターブの原因図３９には、本願発明者等がこの発明に先立って開発し
たつまり図３８のフラッシュメモリの書き込みモードに
おける接続図が示されている。これらの図をもとに、図
３８のフラッシュメモリの問題点つまりデータディスタ
ーブによる書き込みディスターブの原因について説明す
る。なお、以下の接続図では、書き込み対象となるメモ
リブロックＭＢ０のみが代表して示される。

【００９９】本願発明者等がこの発明に先立って開発し
たフラッシュメモリの書き込みモードでは、図３８及び
図３９に示されるように、書き込み対象となる選択メモ
リセルＭＤのコントロールゲートが結合されるワード線
Ｗ０に−１０Ｖの負電位ＶＮ１０が択一的に供給され、
そのドレインが結合されるデータ線Ｂ１には、対応する
書き込みデータが論理“０”であることを条件に選択的
に＋５．０Ｖの正電位ＶＰ５が供給される。このとき、
メモリブロックＭＢ０に対応するブロック選択線ＢＳＢ
０及びＢＳＳ０には、上記正電位ＶＰ１５が供給され
る。また、メモリブロックＭＢ０の書き込み対象となら
ない非選択メモリセルのコントロールゲートが結合され
るワード線Ｗ１〜Ｗｍには接地電位ＧＮＤが供給され、
非選択データ線Ｂ０ならびにＢ２〜Ｂｎにも接地電位Ｇ
ＮＤが供給される。また、すべてのソース線ＳＬ０〜Ｓ
Ｌｎには、接地電位ＧＮＤが供給される。

【０１００】これらのことから、まずＭＯＳＦＥＴＱ１
及びＱ２がオン状態となり、メモリブロックＭＢ０の選
択が行われるとともに、選択メモリセルＭＤでは、その
ドレインに正電位ＶＰ５が供給されそのコントロールゲ
ートに負電位ＶＮ１０が供給されることで、そのコント
ロールゲートに蓄積された電子がドレイン側に引き抜か
れ、しきい値電圧が低くされる。一方、そのコントロー
ルゲートが選択ワード線Ｗ０に結合されそのドレインが
非選択データ線Ｂ０あるいはＢ２〜Ｂｎに結合される非
選択メモリセル等では、ドレインが接地電位ＧＮＤとさ
れるためにＦＮトンネル現象は発生せず、そのしきい値
電圧は変化しない。また、そのコントロールゲートが非
選択ワード線Ｗ１〜Ｗｍに結合されそのドレインが非選
択データ線に結合される非選択メモリセルでは、コント
ロールゲート及びドレインが接地電位ＧＮＤとされるた
めにやはりＦＮトンネル現象は発生しない。

【０１０１】ところが、そのコントロールゲートが非選
択ワード線Ｗ１に結合されそのドレインが選択データ線
Ｂ１に結合される非選択メモリセルＭＥ〜ＭＦでは、そ
のしきい値電圧が低い値つまり書き込み状態にある場
合、ドレインカップリングによりフローティングゲート
の電位が上昇してチャンネルが形成され、発生したホッ
トホールがフローティングゲートに注入されて、そのし
きい値電圧が低下する。また、そのしきい値電圧が高い
値つまり消去状態にある場合には、ドレイン・フローテ
ィングゲート間の電位差のために、フローティングゲー
トに蓄積された電子がＦＮトンネル現象によりドレイン
側に引き抜かれ、これによってやはりそのしきい値電圧
が低下する。

【０１０２】２．２．２．選択ソース線にバイアス電圧
を与えることによる対策図４０には、図３８のフラッシュメモリの書き込みモー
ドにおいて選択ソース線にバイアス電圧を与えることに
よる対策を施した場合の一実施例の接続図が示されてい
る。同図をもとに、この発明が適用されたフラッシュメ
モリのデータディスターブ対策の概要とその特徴につい
て説明する。

【０１０３】図４０において、この実施例のフラッシュ
メモリにおける書き込み動作は、選択メモリセルＭＤの
コントロールゲートが結合される選択ワード線Ｗ０に−
１０Ｖの負電位ＶＮ１０を供給し、そのドレインが結合
される選択データ線Ｂ１に＋５．０Ｖの正電位ＶＰ５を
供給することにより行われる。このとき、非選択データ
線Ｂ０ならびにＢ２〜Ｂｎには、接地電位ＧＮＤが供給
される。また、選択メモリブロックＭＢ０のブロック選
択線ＢＳＢ０及びＢＳＳ０には、ともに上記正電位ＶＰ
１５が供給される。

【０１０４】ところが、この実施例では、選択メモリセ
ルＭＤのソースが結合される選択ソース線ＳＬ１に、＋
２Ｖのバイアス電圧つまり正電位ＶＰ２が供給される。
このバイアス電圧は、そのソースが選択メモリセルＭＤ
に共通結合される非選択メモリセルＭＥ〜ＭＦのソース
電位を高めて、そのソース・ドレイン間にチャンネルが
形成されるのを防止し、ホットホールの発生を抑えて、
これらの非選択メモリセルのしきい値電圧の低下を抑制
すべく作用する。この結果、フラッシュメモリの動作マ
ージンを高め、その誤動作を防止できるものとなる。

【０１０５】以上の本実施例に示されるように、この発
明を浮遊ゲート構造セルが格子状に配置されてなるメモ
リアレイを備えるフラッシュメモリ等の半導体記憶装置
に適用することで、次のような作用効果が得られる。す
なわち、（１）浮遊ゲート構造セルが格子状に配置されてなるメ
モリアレイを備えかつメモリアレイのブロック分割がワ
ード線方向に行われるフラッシュメモリ等において、書
き込み動作時、そのドレインが選択メモリセルのドレイ
ンに共通結合されそのソースが選択メモリセルのソース
に共通結合されない非選択メモリセルのソースに、その
絶対値がデータ線の選択レベルより小さな第１のバイア
ス電圧を与えることで、書き込み動作時におけるデータ
ディスターブを抑制し、非選択メモリセルのしきい値電
圧の低下を抑制できるという効果が得られる。

【０１０６】（２）上記（１）項のフラッシュメモリに
おいて、書き込み動作時、そのドレインが選択メモリセ
ルのドレインに共通結合されそのソースが選択メモリセ
ルのソースに共通結合されない非選択メモリセルのコン
トロールゲートに、その絶対値がデータ線の選択レベル
より小さくかつ非選択メモリセルのゲート電流が主にア
バランシェホットホールの影響を受けて流される領域と
主にアバランシェホットエレクトロンの影響を受けて流
される領域との境界値となるゲート電圧に対応する第２
のバイアス電圧を与えることで、特に異なるサイズのメ
モリブロック間のデータディスターブによる非選択メモ
リセルのしきい値電圧のバラツキを抑制することができ
るという効果が得られる。（３）上記（１）項のフラッシュメモリにおいて、消去
動作時、そのドレインが選択メモリセルのドレインに共
通結合される非選択メモリセルのドレインに、その絶対
値がソース線の選択レベルよりも小さな第３のバイアス
電圧を与えることで、消去時における増速消去を抑制
し、メモリセルの消去バラツキを抑制することができる
という効果が得られる。

【０１０７】（４）その消去及び書き込みがともにＦＮ
トンネル現象を利用して行われるフラッシュメモリ等に
おいて、書き込み動作時、選択及び非選択メモリセルの
ソースならびにそのコントロールゲートが選択メモリセ
ルのコントロールゲートに共通結合されない非選択メモ
リセルのコントロールゲートに、その絶対値がデータ線
の選択レベルより小さな第４のバイアス電圧を与えるこ
とで、書き込み動作時におけるデータディスターブを抑
制し、非選択メモリセルのしきい値電圧の低下を抑制す
ることができるという効果が得られる。（５）上記（４）項において、メモリセルのドレインを
高濃度拡散層により構成し、そのソースの少なくともフ
ローティングゲートの直下にあたる部分を低濃度拡散層
により構成することで、選択及び非選択メモリセルのソ
ースに第４のバイアス電圧が与えられることによるソー
スディスターブを抑制し、そのコントロールゲートが選
択ワード線に結合される非選択メモリセルのしきい値電
圧の低下を抑制することができるという効果が得られ
る。

【０１０８】（６）上記（１）項〜（５）項により、メ
モリアレイのブロック分割単位を圧縮して、フラッシュ
メモリの使い勝手を高めその平均的な書き込み所要時間
を短縮しつつ、メモリセルの保持情報の反転を防止し、
フラッシュメモリの信頼性を高めことができるという効
果が得られる。

【０１０９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１を始めとする断面構造図において、メモリセル
の具体的なデバイス構造は各実施例による制約を受けな
い。また、図２及び図２８において、消去後及び書き込
み後におけるメモリセルの保持情報の論理レベルは、こ
れを互いに入れ換えて設定できるし、メモリセルのしき
い値電圧は、その一方又は両方を負電位に設定すること
もできる。図３において、各メモリブロックを構成する
ワード線の数は任意に設定できるし、メモリアレイＭＡ
ＲＹは、所定数の冗長ワード線及び冗長データ線を含む
ことができる。図４及び図３０ならびに図３８におい
て、ワード線及びデータ線ならびにソース線の選択及び
非選択レベルは、これらの実施例による制約を受けな
い。図５において、メモリアレイＭＡＲＹは、同数のワ
ード線を単位とするメモリブロックに分割することがで
きる。また、フラッシュメモリは、記憶データを例えば
１ビット単位又は１６ビット単位で入出力できるし、デ
ータ入出力端子Ｄ０〜Ｄ７は、それぞれデータ入力端子
及びデータ出力端子として専用化することができる。メ
モリアレイＭＡＲＹ及びその直接周辺回路は、複数のメ
モリマットに分割することができる。さらに、フラッシ
ュメモリのブロック構成や起動制御信号ならびにアドレ
ス信号の組み合わせ等は、種々の実施形態を採りうる。

【０１１０】図１２及び図１５ならびに図２５におい
て、非選択ソース線及び非選択ワード線ならびにデータ
線に与えられるバイアス電圧の具体的なレベルは、任意
に設定することができる。図３３において、ソース線及
びワード線に与えられるバイアス電圧の具体的なレベル
も、任意に設定することができる。

【０１１１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに内蔵されるフラッシ
ュメモリに適用した場合について説明したが、それに限
定されるものではなく、例えば、フラッシュメモリとし
て単体で形成されるものや同様なフラッシュメモリを内
蔵するゲートアレイ集積回路等にも適用できる。この発
明は、少なくとも浮遊ゲート構造セルが格子状に配置さ
れてなるメモリアレイを備える半導体記憶装置ならびに
このような半導体記憶装置を含むシステムに広く適用で
きる。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、浮遊ゲート構造セルが格子
状に配置されてなるメモリアレイを備えかつメモリアレ
イのブロック分割がワード線方向に行われるフラッシュ
メモリ等において、書き込み動作時、そのドレインが選
択メモリセルのドレインに共通結合されそのソースが選
択メモリセルのソースに共通結合されない非選択メモリ
セルのソースに、その絶対値がデータ線の選択レベルよ
り小さな第１のバイアス電圧を与え、あるいはそのドレ
インが選択メモリセルのドレインに共通結合されそのソ
ースが選択メモリセルのソースに共通結合されない非選
択メモリセルのコントロールゲートに、その絶対値がデ
ータ線の選択レベルより小さい第２のバイアス電圧を与
える。また、消去動作時、そのドレインが選択メモリセ
ルのドレインに共通結合される非選択メモリセルのドレ
インに、その絶対値がソース線の選択レベルよりも小さ
な第３のバイアス電圧を与える。さらに、その消去及び
書き込みがともにＦＮトンネル現象を利用して行われる
フラッシュメモリ等において、書き込み動作時、選択及
び非選択メモリセルのソースならびにそのコントロール
ゲートが選択メモリセルのコントロールゲートに共通結
合されない非選択メモリセルのコントロールゲートに、
その絶対値がデータ線の選択レベルより小さな第４のバ
イアス電圧を与えるとともに、メモリセルのドレインを
高濃度拡散層により構成し、そのソースの少なくともフ
ローティングゲートの直下にあたる部分を低濃度拡散層
により構成する。これにより、メモリアレイのブロック
分割単位を圧縮しつつ、書き込み動作時のデータディス
ターブならびに消去動作時のソースディスターブを抑制
し、メモリセルのしきい値電圧の低下及びバラツキを抑
制できる。この結果、フラッシュメモリの使い勝手を高
めその平均的な書き込み所要時間を短縮しつつ、メモリ
セルの保持情報の反転を防止し、フラッシュメモリの信
頼性を高めことができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリのメモ
リアレイを構成する浮遊ゲート構造セルの一実施例を示
す断面構造図である。

【図２】図１の浮遊ゲート構造セルのドレイン電流とゲ
ート・ソース間電圧との関係を説明するための一実施例
を示す特性図である。

【図３】図１の浮遊ゲート構造セルからなるメモリアレ
イの一実施例を示す部分的な回路図である。

【図４】図３のメモリアレイの消去モード及び書き込み
モードの改良前における選択条件図である。

【図５】図３のメモリアレイを含むフラッシュメモリの
一実施例を示すブロック図である。

【図６】図４のフラッシュメモリの書き込みモードのソ
ース接地時の接続図である。

【図７】図５のフラッシュメモリにおけるデータディス
ターブの原因を説明するための断面構造図である。

【図８】図６のフラッシュメモリの書き込みモードのソ
ース開放時の接続図である。

【図９】図８のフラッシュメモリにおけるデータディス
ターブの原因を説明するための断面構造図である。

【図１０】図１の浮遊ゲート構造セルのソース接地時に
おけるリーク電流とドレイン電圧との関係を説明するた
めの特性図である。

【図１１】図５のフラッシュメモリの異なるサイズのメ
モリブロック間におけるデータディスターブを説明する
ための計算図である。

【図１２】図５のフラッシュメモリの書き込みモードに
おいて非選択ソース線にバイアス電圧を与える対策を施
した後の一実施例を示す接続図である。

【図１３】図１２の対策の効果を説明するための断面構
造図である。

【図１４】図１２の対策の効果を説明するための特性図
である。

【図１５】図５のフラッシュメモリの書き込みモードに
おいて非選択ワード線にバイアス電圧を与える対策を施
した後の一実施例を示す接続図である。

【図１６】図１５の対策の効果を説明するための断面構
造図である。

【図１７】浮遊ゲート構造セルのゲート電流とゲート電
圧との関係を説明するための一般的な特性図である。

【図１８】図１５の対策において非選択ワード線のバイ
アス電圧が低すぎる場合の問題点を説明するための断面
構造図である。

【図１９】図１５の対策において非選択ワード線のバイ
アス電圧が高すぎる場合の問題点を説明するための断面
構造図である。

【図２０】図１５の対策の効果を説明するための特性図
である。

【図２１】図１５の対策の効果を説明するための他の特
性図である。

【図２２】図４のフラッシュメモリの消去モードの改良
前における接続図である。

【図２３】図２２のフラッシュメモリにおける消去ディ
スターブの原因を説明するための断面構造図である。

【図２４】図２２のフラッシュメモリの増速消去を説明
するための特性図である。

【図２５】図４のフラッシュメモリの消去モードにおい
てデータ線にバイアス電圧を与える対策を施した後の一
実施例を示す接続図である。

【図２６】図２５の対策の効果を説明するための断面構
造図である。

【図２７】ＦＮトンネル現象による消去・書き込みを行
う浮遊ゲート構造セルの一実施例を示す断面構造図であ
る。

【図２８】図２７の浮遊ゲート構造セルのドレイン電流
とゲート・ソース間電圧との関係を説明するための一実
施例を示す特性図である。

【図２９】図２７の浮遊ゲート構造セルからなるメモリ
アレイの一実施例を示す部分的な回路図である。

【図３０】図２９のメモリアレイを含むフラッシュメモ
リの消去モード及び書き込みモードの改良前における選
択条件図である。

【図３１】図３０のフラッシュメモリの書き込みモード
における接続図である。

【図３２】図３１のフラッシュメモリにおけるデータデ
ィスターブの原因を説明するための断面構造図である。

【図３３】図３０のフラッシュメモリの書き込みモード
においてソース線及びワード線にバイアス電圧を与える
対策を施した後の一実施例を示す接続図である。

【図３４】図３３の対策の効果を説明するための断面構
造図である。

【図３５】図３３の対策を施した場合の問題点を説明す
るための断面構造図である。

【図３６】図３５のフラッシュメモリにソース拡散層を
低濃度化する対策を施した場合の効果を説明するための
断面構造図である。

【図３７】クロスポイント型セルからなるメモリアレイ
の一実施例を示す部分的な回路図である。

【図３８】図３７のメモリアレイを含むフラッシュメモ
リの改良前における選択条件図である。

【図３９】図３７のメモリアレイを含むフラッシュメモ
リの書き込みモードの改良前における接続図である。

【図４０】図３９のフラッシュメモリの書き込みモード
において選択ソース線にバイアス電圧を与える対策を施
した後の接続図である。

【符号の説明】

ＰＳＵＢ・・・Ｐ型半導体基板、ＣＧ・・・コントロー
ルゲート、ＦＧ・・・フローティングゲート、ＩＳ１〜
ＩＳ２・・・絶縁膜、Ｎ⁺・・・Ｎ型高濃度拡散層、Ｎ
Ｄ１〜ＮＤ２・・・Ｎ型拡散層、Ｓ・・・ソース、Ｄ・
・・ドレイン、Ｎ^-・・・Ｎ型低濃度拡散層、Ｐ⁺・・
・Ｐ型高濃度拡散層。ＭＡＲＹ・・・メモリアレイ、ＭＢＳ０〜ＭＢＳｐ・・
・小容量メモリブロック、ＭＢＬ０〜ＭＢＬｑ・・・大
容量メモリブロック、ＭＣ・・・メモリセル、ＷＳ００
〜ＷＳ０１５ないしＷＳｐ０〜ＷＳｐ１５、ＷＬ００〜
ＷＬ０１０２３ないしＷＬｑ０〜ＷＬｑ１０２３・・・
ワード線、Ｂ０〜Ｂｎ・・・データ線、ＳＳ０〜ＳＳ
ｐ，ＳＬ０〜ＳＬｑ・・・ソース線。ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアドレス
バッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙアドレ
スデコーダ、ＳＳ・・・ソーススイッチ、ＹＢ・・・Ｙ
アドレスバッファ、ＲＷ・・・リードライト回路、ＴＧ
・・・タイミング発生回路。ＭＣＡ〜ＭＣＨ・・・メモリセル。ＣＨ・・・チャンネル、Ｃｓ・・・ソース容量、Ｃｄ・
・・ドレイン容量。ＩＳ３〜ＩＳ４・・・絶縁膜、ＮＤ３〜ＮＤ４・・・Ｎ
型拡散層。Ｗ０〜Ｗｍ・・・ワード線、ＳＬ０〜ＳＬｎ・・・ソー
ス線。ＤＬ・・・空乏層。ＭＢ０・・・メモリブロック、Ｄ０〜Ｄｎ・・・共通ド
レイン領域、Ｓ０〜Ｓｎ・・・共通ソース領域、Ｑ１〜
Ｑ２・・・ＮチャンネルＭＯＳＦＥＴ。ＭＡ〜ＭＦ・・・メモリセル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 7210−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者黒田謙一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者寺沢正明東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】浮遊ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイを具備し、かつ
書き込み動作時、そのドレインが選択メモリセルのドレ
インに共通結合されそのソースが選択メモリセルのソー
スに共通結合されない非選択メモリセルのソースに第１
のバイアス電圧が与えられることを特徴とする半導体記
憶装置。
【請求項２】上記メモリアレイは、所定数のワード線
に結合される所定数のメモリセルを単位として複数のメ
モリブロックに分割されるものであり、これらのメモリ
ブロックを構成する所定数のメモリセルのソースは、対
応するソース線にそれぞれ共通結合されるものであっ
て、上記書き込み動作時、ワード線の選択レベルは第１
の正電位とされ、データ線の選択レベルはその絶対値が
上記第１の正電位より小さな第２の正電位とされ、ソー
ス線の選択レベルならびにワード線及びデータ線の非選
択レベルは接地電位とされるものであり、上記第１のバ
イアス電圧のレベルは、その絶対値が上記第２の正電位
より小さな第３の正電位とされるものであることを特徴
とする請求項１の半導体記憶装置。
【請求項３】浮遊ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイを具備し、かつ
書き込み動作時、そのドレインが選択メモリセルのドレ
インに共通結合されそのソースが選択メモリセルのソー
スに共通結合されない非選択メモリセルのワード線に第
２のバイアス電圧が与えられることを特徴とする半導体
記憶装置。
【請求項４】上記メモリアレイは、所定数のワード線
に結合される所定数のメモリセルを単位として複数のメ
モリブロックに分割されるものであり、これらのメモリ
ブロックを構成する所定数のメモリセルのソースは、対
応するソース線にそれぞれ共通結合されるものであっ
て、上記書き込み動作時、ワード線の選択レベルは第１
の正電位とされ、データ線の選択レベルはその絶対値が
上記第１の正電位より小さな第２の正電位とされ、ソー
ス線の選択レベルならびにデータ線及び選択メモリセル
が含まれるメモリブロックの他のワード線の非選択レベ
ルは接地電位とされ、ソース線は非選択時に開放状態と
されるものであり、上記第２のバイアス電圧のレベル
は、その絶対値が上記第２の正電位より小さな第４の正
電位とされるものであることを特徴とする請求項３の半
導体記憶装置。
【請求項５】上記第４の正電位は、非選択メモリセル
のゲート電流が主にアバランシェホットホールの影響を
受けて流される領域と主にアバランシェホットエレクト
ロンの影響を受けて流される領域との境界値となるゲー
ト電圧に対応するものであることを特徴とする請求項４
の半導体記憶装置。
【請求項６】浮遊ゲート構造型の不揮発性メモリセル
が格子状に配置されてなるメモリアレイを具備し、かつ
消去動作時、そのドレインが選択メモリセルのドレイン
に共通結合される非選択メモリセルのドレインに第３の
バイアス電圧が与えられることを特徴とする半導体記憶
装置。
【請求項７】上記メモリアレイは、所定数のワード線
に結合される所定数のメモリセルを単位として複数のメ
モリブロックに分割されるものであり、これらのメモリ
ブロックを構成する所定数のメモリセルのソースは、対
応するソース線にそれぞれ共通結合されるものであり、
上記消去動作は、上記メモリブロックを単位として行わ
れるものであって、上記消去動作時、ソース線の選択レ
ベルは第１の正電位とされ、ソース線の非選択レベルな
らびにワード線の選択レベル及び非選択レベルは接地電
位とされるものであり、上記第３のバイアス電圧のレベ
ルは、その絶対値が上記第１の正電位より小さな第５の
正電位とされるものであることを特徴とする請求項６の
半導体記憶装置。
【請求項８】ファウラー・ノルトハイムトンネル現象
を利用して消去及び書き込みが行われる浮遊ゲート構造
型の不揮発性メモリセルが格子状に配置されてなるメモ
リアレイを具備し、かつ書き込み動作時、選択メモリセ
ル及び非選択メモリセルのソースならびにそのコントロ
ールゲートが選択メモリセルのコントロールゲートに共
通結合されない非選択メモリセルのコントロールゲート
に第４のバイアス電圧が与えられることを特徴とする半
導体記憶装置。
【請求項９】上記メモリアレイの同一の行に配置され
るメモリセルのコントロールゲートは、対応するワード
線に共通結合され、上記メモリアレイの同一の列に配置
されるメモリセルのソース及びドレインは、それぞれ対
応するソース線及びデータ線に共通結合されるものであ
って、上記書き込み動作時、ワード線の選択レベルは第
１の負電位とされ、データ線の選択レベルはその絶対値
が上記第１の負電位より小さな第６の正電位とされ、デ
ータ線の非選択レベルは接地電位とされるものであり、
上記第４のバイアス電圧のレベルは、その絶対値が上記
第６の正電位より小さな第７の正電位とされるものであ
ることを特徴とする請求項８の半導体記憶装置。
【請求項１０】上記メモリセルのドレインは、高濃度
拡散層からなり、そのソースは、少なくともそのフロー
ティングゲートの直下が低濃度拡散層からなるものであ
ることを特徴とする請求項８又は請求項９の半導体記憶
装置。