JPH09232431A

JPH09232431A - 半導体装置における接続孔の形成方法

Info

Publication number: JPH09232431A
Application number: JP6170896A
Authority: JP
Inventors: Tetsuo Gocho; 哲雄牛膓
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-23
Filing date: 1996-02-23
Publication date: 1997-09-05

Abstract

(57)【要約】【課題】基体に形成された導体領域と接続孔との間の耐
圧劣化や短絡発生を確実に防止することができる、半導
体装置における接続孔の形成方法を提供する。【解決手段】基体１０に形成された導体領域１５の上に
形成された絶縁層２０を備えた半導体装置において、導
体領域１５の上方の絶縁層２０に接続孔２７を形成する
方法であって、（イ）接続孔２７を形成すべき部分を除
く絶縁層２０の表面のエッチング速度を、接続孔を形成
すべき部分の絶縁層のエッチング速度よりも遅くする処
理を行う工程と、（ロ）接続孔２７を形成すべき部分の
絶縁層２０を除去する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基体に形成された
導体領域の上に形成された絶縁層を備えた半導体装置に
おいて、導体領域の上方の絶縁層に接続孔を形成する方
法に関する。

【０００２】

【従来の技術】半導体素子の微細化に伴い、コンタクト
ホール（接続孔）の形成工程で生じる合わせずれのため
のフォトマスクの設計余裕を不要にできる自己整合コン
タクトホール形成技術が重要になってきている。また、
半導体素子の縮小化を図るために、図１３に模式的な一
部断面図を示すように、最小寸法でコンタクトホールを
形成すると共に、コンタクトホールが下方の導電層（例
えば、ゲート電極）と垂直方向にオーバーラップするよ
うに、コンタクトホールを形成する技術も開発されてい
る。特に、ＳＲＡＭやＤＲＡＭ、あるいはこれらのメモ
リ素子を搭載する半導体装置では、出来るだけ素子面積
を小さくすることが要望されるために、自己整合コンタ
クトホールを形成する必要がある。

【０００３】以下、図１１〜図１３を参照して、従来の
自己整合コンタクトホールの形成方法の概要を説明す
る。

【０００４】［工程−１０］先ず、シリコン半導体基板
１０の表面にゲート絶縁膜１１を成膜した後、ポリサイ
ド構造を有するゲート電極１２を形成する。尚、ゲート
電極１２の上面には、ＳｉＯ₂から成るオフセット酸化
膜１３を形成する。その後、不純物のイオン注入を行う
ことによって、ＬＤＤ構造のための低濃度不純物領域１
４を形成し、次いで、全面に例えばＳｉＯ₂から成る絶
縁層１００をＣＶＤ法にて成膜する（図１１の（Ａ）参
照）。

【０００５】［工程−２０］次に、絶縁層１００をエッ
チバックして、オフセット酸化膜１３の側壁を含むゲー
ト電極１２の側壁に、ＳｉＯ₂から成るゲートサイドウ
オール１０１を形成する。その後、シリコン半導体基板
１０に不純物をイオン注入して、ソース・ドレイン領域
１５を形成する（図１１の（Ｂ）参照）。

【０００６】［工程−２０］次に、全面に窒化シリコン
（ＳｉＮ）から成るエッチングストッパー層２２をＣＶ
Ｄ法にて堆積させた後（図１１の（Ｃ）参照）、例えば
酸化シリコン（ＳｉＯ₂）から成る第２の絶縁層１０２
をエッチングストッパー層２２上に形成し、第２の絶縁
層１０２に平坦化処理を施す。次いで、第２の絶縁層１
０２上にレジスト２４を塗布し、コンタクトホールを形
成すべき部分の上方のレジスト２４にフォトリソグラフ
ィ技術を用いて開口を形成する。そして、かかるパター
ニングされたレジスト２４をエッチング用マスクとし
て、第２の絶縁層１０２を選択的にエッチングして、第
２の絶縁層１０２に開口部２５を設ける。第２の絶縁層
１０２のエッチングは、エッチングストッパー層２２に
よって停止する。この状態を、図１２の（Ａ）に模式的
な一部断面図にて示す。尚、半導体素子の縮小化を図る
ために、開口部２５が下方のゲート電極１２と垂直方向
にオーバーラップするように、開口部２５が形成されて
いる。開口部２５の中心とソース・ドレイン領域１５の
中心が一致しておらず、且つ、開口部２５が下方のゲー
ト電極１２と垂直方向にオーバーラップするように、開
口部２５が形成される場合もある。このような状態は、
開口部２５の形成時のフォトリソグラフィ工程における
合わせずれによって生じる。

【０００７】［工程−３０］続いて、開口部２５の底部
のエッチングストッパー層２２をエッチングし、開口部
２５の底部にソース・ドレイン領域１５を露出させる
（図１２の（Ｂ）参照）。

【０００８】［工程−４０］最後に、第２の絶縁層１０
２上に配線層２８を形成する。この配線層２８は開口部
２５の側壁から開口部２５の底部へと延びる（図１３参
照）。これによって、開口部２５の底部に露出したソー
ス・ドレイン領域１５と、第２の絶縁層１０２上の配線
層２８とが電気的に接続され、コンタクトホール（接続
孔）２７が完成する。

【０００９】

【発明が解決しようとする課題】上記の［工程−２０］
において、絶縁層１００をエッチバックしてゲートサイ
ドウオール１０１を形成する際、オフセット酸化膜１３
の肩部分のエッチングレートが早いことに起因して、オ
フセット酸化膜１３の肩部分の絶縁層１００が薄くなっ
た状態でゲートサイドウオール１０１が形成されるし、
オフセット酸化膜１３の上部もエッチングされる（図１
１の（Ｂ）参照）。尚、このような現象が起こらず、理
想的に絶縁層１００がエッチバックされてゲートサイド
ウオールが形成されたとした場合の、オフセット酸化膜
１３及びゲートサイドウオールの断面形状を、図１１の
（Ｂ）に点線で示した。

【００１０】更には、上記の［工程−３０］において、
エッチングストッパー層２２をエッチングするとき、一
般に、マイクロローディング効果によって、開口部２５
の底部におけるエッチングストッパー層２２のエッチン
グレートは、他の部分（例えば、ゲートサイドウオール
１０１上のエッチングストッパー層）のエッチングレー
トより低い。従って、開口部２５の底部のエッチングス
トッパー層２２を完全に除去するためには、オーバーエ
ッチングする必要がある。

【００１１】上記の［工程−２０］において、オフセッ
ト酸化膜１３の肩部分の絶縁層１００が薄くなるし、オ
フセット酸化膜１３の上部がエッチングされることに加
えて、このようなエッチングストッパー層２２のオーバ
ーエッチングの結果、オフセット酸化膜１３やゲートサ
イドウオール１０１が、相当量、エッチングされてしま
う。尚、この状態を明示するために、かかる部分を、図
１２の（Ｂ）では円で囲んで示した。その結果、図１３
に示すように、ゲート電極１２と接続孔２７との間の耐
圧が劣化したり、最悪の場合、ゲート電極１２と接続孔
２７とが短絡する。

【００１２】このような問題を回避するために、エッチ
ングストッパー層２２の開口部底部以外の部分のオーバ
ーエッチング量を少なくした場合には、開口部２５の底
部にエッチングストッパー層２２が残存してしまう。Ｓ
ｉＮから成るエッチングストッパー層は絶縁材料であ
る。それ故、開口部２５の底部にエッチングストッパー
層２２が残存したのでは、ソース・ドレイン領域１５と
配線層２８とが電気的に導通しない。

【００１３】従って、本発明の目的は、基体に形成され
た導体領域と接続孔との間の耐圧劣化や短絡発生を確実
に防止することができる、半導体装置における接続孔の
形成方法を提供することにある。

【００１４】

【課題を解決するための手段】上記の目的は、基体に形
成された導体領域の上に形成された絶縁層を備えた半導
体装置において、導体領域の上方の絶縁層に接続孔を形
成する方法であって、（イ）接続孔を形成すべき部分を
除く絶縁層の表面のエッチング速度を、接続孔を形成す
べき部分の絶縁層のエッチング速度よりも遅くする処理
を行う工程と、（ロ）接続孔を形成すべき部分の絶縁層
を除去する工程、を含むことを特徴とする本発明の半導
体装置における接続孔の形成方法によって達成すること
ができる。

【００１５】尚、工程（イ）において、エッチング速度
を遅くする処理が施される絶縁層の領域は、厳密に接続
孔を形成すべき部分以外だけである必要はなく、接続孔
を形成すべき絶縁層の部分に侵入していてもよい。

【００１６】本発明の半導体装置における接続孔の形成
方法において、エッチング速度を遅くする処理は、シリ
コンのイオン注入法から成ることが好ましい。このよう
に、絶縁層にイオン注入を行うことによって、絶縁層は
シリコンリッチな状態となり、イオン注入されていない
絶縁層の領域との間のエッチング選択比を大きくするこ
とが可能となる。尚、この場合、前記工程（イ）におい
て、絶縁層の形成後、全面にレジスト材料を塗布し、レ
ジスト材料をエッチバックして、イオン注入を行うべき
絶縁層の領域上のレジスト材料を除去し、露出した絶縁
層の領域にシリコンのイオン注入を行うことが好まし
い。あるいは又、代替的に、前記工程（イ）において、
絶縁層の形成後、絶縁層を含む構成材料全体を回転させ
ながら、絶縁層の表面に対して斜め方向からシリコンイ
オンをイオン注入することによって、接続孔を形成すべ
き部分を除く絶縁層の表面のエッチング速度を、接続孔
を形成すべき部分の絶縁層のエッチング速度よりも遅く
することもできる。

【００１７】本発明の半導体装置における接続孔の形成
方法においては、前記工程（ロ）に続き、（ハ）全面に
エッチングストッパー層を形成した後、該エッチングス
トッパー層上に第２の絶縁層を形成する工程と、（ニ）
接続孔を形成すべき部分の第２の絶縁層及びエッチング
ストッパー層を除去し、開口部を形成する工程と、
（ホ）該開口部に導電材料を埋め込み、以て、接続孔を
形成する工程、を更に含めることができる。

【００１８】本発明における、基体と導体領域との組合
せとして、シリコン半導体基板とソース・ドレイン領
域、下層絶縁層とその上に形成された下層配線層を例示
することができる。接続孔とは、コンタクトホール、ビ
ヤホール、スルーホールの総称である。絶縁層を構成す
る材料として、ＳｉＯ₂、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、
ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＳＯＧ、ＬＴ
Ｏ（Low Temperature Oxide、低温ＣＶＤ−ＳｉＯ₂）、
ＳｉＮ、ＳｉＯＮ等の公知の絶縁材料、あるいはこれら
の絶縁材料を積層したものを挙げることができる。

【００１９】本発明の接続孔の形成方法は、如何なる半
導体装置にも適用することができ、例えば、ＳＲＡＭの
記憶ノードとの接続部、ＤＲＡＭのキャパシタとの接続
部、ＳＲＡＭやＤＲＡＭの電源接続部やグランド接続部
等における接続孔の形成を挙げることができる。

【００２０】本発明においては、接続孔を形成すべき部
分を除く絶縁層の表面のエッチング速度を、接続孔を形
成すべき部分の絶縁層のエッチング速度よりも遅くする
処理を行うので、接続孔を形成すべき部分の絶縁層を除
去する際、接続孔を形成すべき部分を除く絶縁層はエッ
チングされ難くなる。その結果、例えばゲート電極と接
続孔との間に存在する絶縁層が薄くなることを抑制で
き、所望の形状の若しくは所望の形状に近い接続孔を得
ることができるので、基体に形成された導体領域と接続
孔との間の耐圧劣化や短絡発生を確実に防止することが
できる。

【００２１】

【発明の実施の形態】以下、発明の実施の形態（以下、
単に、実施の形態と略称する）に基づき、本発明を説明
する。

【００２２】（実施の形態１）実施の形態１において
は、エッチング速度を遅くする処理は、シリコンのイオ
ン注入法から成る。ゲート電極の上にはオフセット酸化
膜が形成されている。また、絶縁層はＳｉＯ₂から成
る。更には、基体及び導体領域は、それぞれ、シリコン
半導体基板及びソース・ドレイン領域から成る。以下、
シリコン半導体基板等の模式的な一部断面図である図１
〜図５を参照して、実施の形態１における半導体装置の
接続孔の形成方法を説明する。

【００２３】［工程−１００］先ず、シリコン半導体基
板１０の表面に公知の方法でゲート絶縁膜１１を成膜し
た後、全面にＣＶＤ法にて多結晶シリコン層を堆積さ
せ、次いで、多結晶シリコン層の上にタングステンシリ
サイド層をスパッタ法にて堆積させる。その後、ＣＶＤ
法にて全面にＳｉＯ₂から成るオフセット酸化膜１３を
堆積させる。そして、フォトリソグラフィ技術及びエッ
チング技術を用いて、オフセット酸化膜１３、タングス
テンシリサイド層及び多結晶シリコン層をエッチングし
て、タングステンシリサイド層及び多結晶シリコン層か
ら成るゲート電極１２を形成する。尚、このゲート電極
１２は所謂ポリサイド構造を有し、その上面には、Ｓｉ
Ｏ₂から成るオフセット酸化膜１３が形成されている。
図においては、ゲート電極１２を１層で示した。その
後、不純物のイオン注入を行うことによって、ＬＤＤ構
造のための低濃度不純物領域１４を形成する。

【００２４】［工程−１１０］次いで、ＣＶＤ法にてＳ
ｉＯ₂から成る絶縁層２０を全面に堆積させる。この状
態を、図１の（Ａ）に示す。

【００２５】［工程−１２０］その後、全面にレジスト
材料２１を塗布し、以下に例示する条件にてレジスト材
料２１をエッチバックして、イオン注入を行うべき絶縁
層２０の領域上のレジスト材料２１を除去する（図１の
（Ｂ）参照）。使用装置：平行平板エッチング装置使用ガス：Ｏ₂＝１００sccm 圧力：４０ＰａＲＦパワー：１ｋＷ（３８０ｋＨｚ）基板加熱温度：０゜Ｃ

【００２６】［工程−１３０］接続孔を形成すべき部分
を除く絶縁層の表面のエッチング速度を、接続孔を形成
すべき部分の絶縁層のエッチング速度よりも遅くする処
理を行う。具体的には、露出した絶縁層２０の領域にシ
リコンのイオン注入を行い、露出した絶縁層２０の領域
の表面をシリコンリッチな状態とし、低エッチング速度
領域２０Ａを形成する（図２の（Ａ）参照）。尚、イオ
ン注入の方向は、絶縁層２０の表面に対して略垂直方向
とした。シリコンのイオン注入条件を、以下に例示す
る。尚、エッチング速度を遅くする処理が施される絶縁
層の領域は、厳密に接続孔を形成すべき部分以外だけで
なく、接続孔を形成すべき絶縁層の部分に若干侵入して
いる。ドーズ量：１×１０¹⁵〜１×１０¹⁷／ｃｍ² 加速電圧：１〜２０ｋｅＶ

【００２７】［工程−１４０］次いで、発煙硝酸を用い
てレジスト材料２１を除去した後、シリコン半導体基板
１０の上の絶縁層２０を、以下に例示する条件にてエッ
チングする。絶縁層２０には、［工程−１３０］におい
て低エッチング速度領域２０Ａが形成されているので、
かかる領域の下方の絶縁層２０はエッチングされず、接
続孔を形成すべき部分の絶縁層２０が除去される。使用装置：平行平板エッチング装置使用ガス：ＣＨＦ₃／ＣＦ₄／Ａｒ＝４０／４０／６００sccm 圧力：２０ＰａＲＦパワー：１．６ｋＷ（３８０ｋＨｚ）基板加熱温度：０゜Ｃ

【００２８】その後、露出したシリコン半導体基板１０
に不純物をイオン注入し、かかるイオン注入された不純
物の活性化処理を行い、ソース・ドレイン領域１５を形
成する（図２の（Ｂ）参照）。

【００２９】［工程−１５０］次に、以下に例示する条
件のＣＶＤ法にてＳｉＮから成るエッチングストッパー
層２２を全面に形成する（図３の（Ａ）参照）。尚、エ
ッチングストッパー層２２と絶縁層２０を構成する材料
の組合せは、エッチングストッパー層２２と絶縁層２０
との間にエッチング選択比が取れる材料から、それぞ
れ、構成すればよい。使用装置：ＬＰＣＶＤ装置使用ガス：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２００／２００sccm 圧力：７０Ｐａ基板加熱温度：７６０゜Ｃ

【００３０】［工程−１６０］その後、エッチングスト
ッパー層２２上に、以下に例示する条件のＣＶＤ法にて
ＢＰＳＧから成る第２の絶縁層２３を形成した後、９０
０゜Ｃ×１０分の条件で第２の絶縁層２３にリフロー処
理を施し、第２の絶縁層２３を平坦化する。使用ガス：ＴＥＯＳ／ＴＰＭ／ＴＭＢ＝５０／１５／１５sccm 及び、Ｏ₂＝１ｇ／分圧力：常圧基板加熱温度：５２０゜Ｃ

【００３１】次に、第２の絶縁層２３上にレジスト２４
を塗布し、接続孔を形成すべき部分の上方のレジスト２
４にフォトリソグラフィ技術を用いて開口を形成する。
そして、かかるパターニングされたレジスト２４をエッ
チング用マスクとして、第２の絶縁層２３を選択的にエ
ッチングして、第２の絶縁層２３に開口部２５を設け
る。第２の絶縁層２３のエッチングは、エッチングスト
ッパー層２２によって停止する。第２の絶縁層２３のエ
ッチング条件を、以下に例示する。この状態を、図３の
（Ｂ）に模式的な一部断面図にて示す。尚、先に説明し
たように、半導体素子の縮小化を図るために、接続孔が
下方のゲート電極１２と垂直方向にオーバーラップする
ように、開口部２５が形成されている。開口部２５の中
心とソース・ドレイン領域１５の中心が一致しておら
ず、且つ、開口部２５が下方のゲート電極１２と垂直方
向にオーバーラップするように、開口部２５が形成され
る場合もある。このような状態は、開口部２５の形成時
のフォトリソグラフィ工程における合わせずれによって
生じる。使用装置：枚葉式マグネトロンＲＩＥ装置使用ガス：Ｃ₄Ｆ₈／ＣＯ／Ａｒ＝８／６０／２００sccm 圧力：５．３ＰａＲＦパワー：１．６ｋＷサセプター温度：２０゜Ｃ

【００３２】［工程−１７０］続いて、エッチングスト
ッパー層２２をエッチングして、ソース・ドレイン領域
１５の上方に開口部２５を形成し、開口部２５の底部に
ソース・ドレイン領域１５を露出させる（図４参照）。
エッチングストッパー層２２のエッチング条件を、以下
に例示する。低エッチング速度領域２０Ａが形成されて
いるので、オフセット酸化膜１３や絶縁層２０が大幅に
エッチングされてしまうことを抑制することができる。
その結果、ゲート電極１２と接続孔との間の耐圧が劣化
したり、ゲート電極１２と接続孔とが短絡することを確
実に防止することができる。使用装置：枚葉式マグネトロンＲＩＥ装置使用ガス：ＣＨＦ₃／Ｏ₂＝４０／１０sccm 圧力：２．７ＰａＲＦパワー：１．０ｋＷサセプター温度：２０゜Ｃ

【００３３】［工程−１８０］その後、開口部２５内を
含む第２の絶縁層２３上にタングステンシリサイドから
成る配線層２８を、以下の条件のＣＶＤ法にて形成す
る。これによって、開口部２５にタングステンシリサイ
ドから成る導電材料が埋め込まれ、接続孔２７が形成さ
れる。使用ガス：ＷＦ₆／ＳｉＨ₄／Ｈｅ＝１０／１０００／３６０sccm 圧力：２７Ｐａ基板加熱温度：３６０゜Ｃ

【００３４】（実施の形態２）実施の形態２において
は、実施の形態１と異なり、ゲート電極の上にはオフセ
ット酸化膜が形成されていない。実施の形態２において
も、エッチング速度を遅くする処理は、シリコンのイオ
ン注入法から成る。また、絶縁層はＳｉＯ₂から成る。
更には、基体及び導体領域は、それぞれ、シリコン半導
体基板及びソース・ドレイン領域から成る。以下、シリ
コン半導体基板等の模式的な一部断面図である図６〜図
９を参照して、実施の形態２における半導体装置の接続
孔の形成方法を説明する。

【００３５】［工程−２００］先ず、シリコン半導体基
板１０の表面に公知の方法でゲート絶縁膜１１を成膜し
た後、全面にＣＶＤ法にて多結晶シリコン層１２Ａを堆
積させ、次いで、多結晶シリコン層１２Ａの上にタング
ステンシリサイド層１２Ｂをスパッタ法にて堆積させ
る。実施の形態１と異なり、オフセット酸化膜１３の堆
積は行わない。そして、フォトリソグラフィ技術及びエ
ッチング技術を用いて、タングステンシリサイド層１２
Ｂ及び多結晶シリコン層１２Ａをエッチングして、タン
グステンシリサイド層１２Ｂ及び多結晶シリコン層１２
Ａから成るゲート電極１２を形成する。尚、このゲート
電極１２は所謂ポリサイド構造を有する。その後、不純
物のイオン注入を行うことによって、ＬＤＤ構造のため
の低濃度不純物領域１４を形成する。

【００３６】［工程−２１０］次いで、ＣＶＤ法にてＳ
ｉＯ₂から成る絶縁層２０を全面に堆積させる。この状
態を、図６の（Ａ）に示す。

【００３７】［工程−２２０］その後、シリコン半導体
基板１０を回転させながら、絶縁層２０の表面に対して
斜め方向からシリコンイオンをイオン注入する（図６の
（Ｂ）参照）。これによって、ゲート電極１２の情報の
絶縁層２０の領域の表面をシリコンリッチな状態とし、
低エッチング速度領域２０Ａを形成する。ゲート電極１
２とゲート電極１２とで挟まれた絶縁層２０の領域の大
部分にはイオン注入が行われない。その結果、接続孔を
形成すべき部分を除く絶縁層の表面のエッチング速度
を、接続孔を形成すべき部分の絶縁層のエッチング速度
よりも遅くすることができる。尚、シリコンイオンのイ
オン注入の条件は、実施の形態１の［工程−１３０］と
同様とすることができる。ここで、エッチング速度を遅
くする処理が施される絶縁層の領域は、厳密に接続孔を
形成すべき部分以外だけでなく、接続孔を形成すべき絶
縁層の部分に若干侵入している。

【００３８】［工程−２３０］次いで、実施の形態１の
［工程−１４０］と同様の条件で、シリコン半導体基板
１０の上の絶縁層２０をエッチングする。絶縁層２０に
は、［工程−２２０］において低エッチング速度領域２
０Ａが形成されているので、かかる領域の下方の絶縁層
２０はエッチングされず、接続孔を形成すべき部分の絶
縁層２０が除去される。

【００３９】その後、露出したシリコン半導体基板１０
に不純物をイオン注入し、かかるイオン注入された不純
物の活性化処理を行い、ソース・ドレイン領域１５を形
成する（図７の（Ａ）参照）。

【００４０】［工程−２４０］次に、実施の形態１の
［工程−１５０］と同様の条件で、ＳｉＮから成るエッ
チングストッパー層２２を全面に形成する。

【００４１】［工程−２５０］その後、実施の形態１の
［工程−１６０］と同様の条件で、エッチングストッパ
ー層２２上にＢＰＳＧから成る第２の絶縁層２３を形成
した後、９００゜Ｃ×１０分の条件で第２の絶縁層２３
にリフロー処理を施し、第２の絶縁層２３を平坦化す
る。

【００４２】次に、実施の形態１の［工程−１６０］と
同様にして、第２の絶縁層２３を選択的にエッチングし
て、第２の絶縁層２３に開口部２５を設ける。第２の絶
縁層２３のエッチングは、エッチングストッパー層２２
によって停止する。この状態を、図７の（Ｂ）に模式的
な一部断面図にて示す。

【００４３】［工程−２６０］続いて、実施の形態１の
［工程−１７０］と同様にして、エッチングストッパー
層２２をエッチングして、ソース・ドレイン領域１５の
上方に開口部２５を形成する（図８参照）。低エッチン
グ速度領域２０Ａが形成されているので、絶縁層２０が
大幅にエッチングされてしまうことを抑制することがで
きる。その結果、ゲート電極１２と接続孔との間の耐圧
が劣化したり、ゲート電極１２と接続孔とが短絡するこ
とを確実に防止することができる。

【００４４】［工程−２７０］その後、開口部２５内に
導電材料を埋め込み、以て、接続孔２７を形成する（図
９参照）。実施の形態２においては、導電材料としてタ
ングステンを用いる。具体的には、先ず、Ｔｉ層、次に
ＴｉＮ層をスパッタ法にて開口部２５内を含む全面に成
膜し、ＴｉＮ層をアニール処理した後、ＣＶＤ法にて全
面にタングステン層を堆積させる。その後、第２の絶縁
層２３上のタングステン層、ＴｉＮ層、Ｔｉ層をエッチ
バックして、開口部２５内にタングステンから成る導電
材料が埋め込まれた接続孔２７を完成させる。尚、Ｔｉ
層は、接続孔２７とソース・ドレイン領域１５との間の
コンタクト抵抗を低減させること、及びタングステンの
密着性向上を目的として成膜する。また、ＴｉＮ層は、
ＣＶＤ法にてタングステンを堆積させるとき、タングス
テンがソース・ドレイン領域１５に侵入することを防止
するバリア層としての機能を有する。尚、ＴｉＮ層にア
ニール処理を施すことによって，ＴｉＮ層のバリア効果
が向上する。ここで、図９においては、ＴｉＮ層／Ｔｉ
層を纏めて下地層２６で表した。Ｔｉ層、ＴｉＮ層のス
パッタ条件、ＴｉＮ層のアニール処理条件、ＣＶＤ法に
よるタングステンの堆積条件、タングステンのエッチバ
ック条件、ＴｉＮ層／Ｔｉ層のケミカルエッチング条件
及びスパッタエッチング条件を、以下に例示する。Ｔｉ層のスパッタ条件ターゲット：Ｔｉ使用ガス：Ａｒ＝１００sccm 圧力：０．４ＰａＤＣ電力：５ｋＷ基板加熱温度：１５０゜ＣＴｉＮ層のスパッタ条件ターゲット：Ｔｉ使用ガス：Ｎ₂／Ａｒ＝８０／３０sccm 圧力：０．４ＰａＤＣ電力：５ｋＷ基板加熱温度：１５０゜ＣＴｉＮ層のアニール処理条件雰囲気：窒素ガス雰囲気基板加熱温度：４５０゜Ｃ時間：３０分タングステンのＣＶＤ条件使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝７５／５００／２８００
sccm 圧力：１．１×１０⁴Ｐａ基板加熱温度：４５０゜Ｃタングステンのエッチバック条件使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１４０／１１０／２５s
ccm 圧力：３２ＰａＲＦ電力：６２５Ｗタングステンのオーバーエッチング条件使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝８０／４０／２５sccm 圧力：２２ＰａＲＦ電力：２５０ＷＴｉＮ層／Ｔｉ層のケミカルエッチング条件使用ガス：Ｃｌ₂／Ａｒ／Ｈｅ＝３０／３０／１０sccm 圧力：２．５ＰａＲＦ電力：３５０Ｗ磁場：２×１０^-3ＴＴｉＮ層／Ｔｉ層のスパッタエッチング条件使用ガス：Ｃｌ₂／Ａｒ／Ｈｅ＝１０／３０／１０sccm 圧力：５．５ＰａＲＦ電力：６００Ｗ

【００４５】［工程−２８０］最後に、第２の絶縁層２
３上に、Ａｌ−１％Ｓｉから成る配線層２８を形成す
る。そのために、先ず、Ａｌ−１％Ｓｉから成る配線材
料層をスパッタ法にて接続孔２７上を含む第２の絶縁層
２３の上に成膜し、次いで、フォトリソグラフィ技術及
びドライエッチング技術によって配線材料層をパターニ
ングし、配線層２８を得る。Ａｌ−１％Ｓｉから成る配
線材料層のスパッタ条件を、以下に例示する。配線材料層のスパッタ条件ターゲット：Ａｌ−１％Ｓｉ使用ガス：Ａｒ＝１００sccm 圧力：０．４ＰａＤＣ電力：５ｋＷ基板加熱温度：１５０゜Ｃ

【００４６】こうして、図９に模式的な一部断面図を示
す半導体装置を得ることができる。

【００４７】以上、本発明を、好ましい発明の実施の形
態に基づき説明したが、本発明はこれらに限定されるも
のではない。基体に形成された導体領域の上に形成され
た絶縁層の上に、絶縁層に対してエッチング選択比を有
する絶縁膜を成膜した後、フォトリソグラフィ技術及び
エッチング技術を用いて、接続孔を形成すべき部分を除
く絶縁層の表面にこの絶縁膜を残すことによって、低エ
ッチング速度領域の形成を行ってもよい。実施の形態１
あるいは実施の形態２にて説明した接続孔の形成方法
を、それぞれ、実施の形態２あるいは実施の形態１に適
用することもできる。

【００４８】発明の実施の形態においては、基体と導体
領域との組合せをシリコン半導体基板とソース・ドレイ
ン領域としたが、下層絶縁層とその上に形成された下層
配線層とすることもできる。このような形態における絶
縁層２０等の模式的な一部断面図を図１０に示す。導体
領域に相当する下層配線層３１が、基体に相当する下層
絶縁層３０の上に形成されている。下層配線層３１及び
下層絶縁層３０上には、層間絶縁層３２が形成されてい
る。

【００４９】そして、層間絶縁層３２の上には、中間配
線層３３が形成され、中間配線層３３の表面を絶縁層２
０が被覆している。中間配線層３３の上方の絶縁層２０
には、低エッチング速度領域２０Ａが形成されている。
絶縁層２０上を含む層間絶縁層３２の上には、エッチン
グストッパー層２２が形成され、その上に第２の絶縁層
２３が形成されている。第２の絶縁層２３の上には配線
層２８が設けられている。

【００５０】中間配線層３３の間には、接続孔２７が形
成されている。この接続孔２７は、配線層２８から、下
方に向かって、第２の絶縁層２３内及び層間絶縁層３２
内を延び、下層配線層３１に達している。

【００５１】図１０に示したこのような構造は、実質的
には、実施の形態１や実施の形態２と同様の方法で得る
ことができるので、詳細な説明は省略する。

【００５２】下地層２６を構成するＴｉ層の形成は、ス
パッタ法に限定されず、例えばＣＶＤ法にて行うことも
できる。Ｔｉから成る金属層のＥＣＲ−ＣＶＤ法による
形成条件を以下に例示する。ＴｉのＥＣＲ−ＣＶＤ条件使用ガス：ＴｉＣｌ₄／Ｈ₂＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ基板加熱温度：４２０゜Ｃ圧力：０．１２Ｐａ

【００５３】また、下地層２６を構成するＴｉＮ層をＣ
ＶＤ法にて形成することもできる。ＥＣＲ−ＣＶＤ法に
よるＴｉＮの形成条件を以下に例示する。ＴｉＮのＥＣＲ−ＣＶＤ条件使用ガス：ＴｉＣｌ₄／Ｈ₂／Ｎ₂＝２０／２６／８sccm マイクロ波パワー：２．８ｋＷ基板ＲＦバイアス：−５０Ｗ基板加熱温度：４２０゜Ｃ圧力：０．１２Ｐａ

【００５４】実施の形態２においては、所謂ブランケッ
トタングステンＣＶＤ法で接続孔を形成した。その代わ
りに、ＣＶＤ法で銅層を形成することによって、銅から
成る高融点金属材料で開口部を埋め込み、接続孔を形成
することもできる。ＣＶＤ法による銅層の形成条件を以
下に例示する。尚、ＨＦＡとは、ヘキサフルオロアセチ
ルアセトネートの略である。銅のＣＶＤ成膜条件使用ガス：Ｃｕ（ＨＦＡ）₂／Ｈ₂＝１０／１０００sccm 圧力：２．６×１０³Ｐａ基板加熱温度：３５０゜Ｃパワー：５００Ｗ

【００５５】あるいは又、場合によっては、開口部２５
内に多結晶シリコンから成る接続孔を形成してもよい
し、開口部２５を導電材料を兼ねた配線材料層で埋め込
んでもよい。後者の場合には、開口部２５内を配線材料
層で確実に埋め込むために、開口部２５内を含む第２の
絶縁層２３上に、コンタクト抵抗の低減及び濡れ性の改
善を目的としたＴｉ層をスパッタ法にて成膜し、更に、
バリア層として機能するＴｉＮ層をスパッタ法にて成膜
する。その後、所謂高温アルミニウムスパッタ法（［工
程−１９０］における配線材料層のスパッタ条件におい
て基板加熱温度を５００゜Ｃ前後とし、第２の絶縁層２
３上に堆積したアルミニウム系合金を流動状態とし、開
口部２５内をアルミニウム系合金で埋め込む方法）や、
アルミニウムリフロー法（［工程−１９０］における配
線材料層のスパッタ条件において基板加熱温度を１５０
゜Ｃ前後とし、第２の絶縁層２３上に堆積したアルミニ
ウム系合金を堆積させた後、基板を５００゜Ｃ前後に加
熱し、第２の絶縁層２３上のアルミニウム系合金を流動
状態とすることによって、開口部２５内をアルミニウム
系合金で埋め込む方法）、あるいは高圧リフロー法（ア
ルミニウムリフロー法において、第２の絶縁層２３上に
堆積したアルミニウム系合金を堆積させた後、１０⁶Ｐ
ａ程度の高圧雰囲気中で基板を加熱し、第２の絶縁層２
３上のアルミニウム系合金を流動状態とすることによっ
て、開口部２５内をアルミニウム系合金で埋め込む方
法）を採用することで、アルミニウム系合金から成る接
続孔を開口部２５内に形成することもできる。

【００５６】実施の形態２においては、配線層を構成す
るアルミニウム系合金としてＡｌ−Ｓｉを用いたが、そ
の代わりに、純アルミニウム、あるいは、Ａｌ−Ｃｕ、
Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の
種々のアルミニウム合金を用いることもできる。

【００５７】実施の形態１や実施の形態２において、開
口部２５の底部に、コンタクト抵抗低減を目的として、
例えばチタンシリサイドから成る金属シリサイド層を形
成してもよい。この場合には、実施の形態１の［工程−
１７０］あるいは実施の形態２の［工程−２６０］の後
に、以下の工程を実行すればよい。尚、実施の形態１の
［工程−１７０］あるいは実施の形態２の［工程−２６
０］において、開口部２５の底部に、０．５ｎｍ乃至５
ｎｍ厚さのエッチングストッパー層２２が残存していて
もよい。この場合には、残存するエッチングストッパー
層２２をシリコンリッチな状態とし、金属層を構成する
金属とシリコン半導体基板１０のシリコンとの反応を促
進させるために、開口部２５の底部に残されたエッチン
グストッパー層２２に、以下に例示する条件にてシリコ
ンイオンをイオン注入することが好ましい。ドーズ量：１×１０¹²〜１×１０¹⁸／ｃｍ² エネルギー：１０〜１００ｋｅＶ

【００５８】先ず、開口部２５内を含む全面に、金属層
（例えばＴｉ層）を、先に説明したスパッタ法やＣＶＤ
法にて形成する。尚、金属層としては、その他、Ｚｒ、
Ｈｆ、Ｔａ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄから成
る群から選ばれた金属から構成することができる。

【００５９】次に、熱処理を施すことによって、開口部
２５の底部における金属層を構成する金属とシリコン半
導体基板１０のシリコンとを反応させて、開口部２５の
底部に金属シリサイド層（チタンシリサイド層）を形成
する。そのために、先ず、Ａｒガス雰囲気等の不活性ガ
ス雰囲気中で、６５０゜Ｃ×３０秒の第１次のＲＴＡ
（Rapid Thermal Annealing）処理を施す。これによっ
て、開口部２５の底部にエッチングストッパー層２２が
残存している場合には、かかるエッチングストッパー層
２２を介して、開口部２５の底部における金属層を構成
する金属とシリコン半導体基板１０のシリコンとが反応
して、開口部２５の底部に金属シリサイド層が形成され
る。

【００６０】次いで、未反応の金属層を除去する。具体
的には、第２の絶縁層２３上、あるいは開口部２５の側
壁上の未反応のＴｉから成る金属層を、アンモニア過水
（ＮＨ₄ＯＨ／Ｈ₂Ｏ₂／Ｈ₂Ｏ）を用いて除去する。

【００６１】その後、Ｎ₂ガス雰囲気等の不活性ガス雰
囲気中で、９００゜Ｃ×３０秒の第２次のＲＴＡ処理を
施す。このような第２次のＲＴＡ処理を施すことによっ
て、金属シリサイド層の結晶構造がより安定な構造とな
る。

【００６２】尚、シリコン半導体基板上に形成された酸
化シリコン膜の上に金属層を形成した後、熱処理を施す
ことによって、金属層を構成する金属とシリコン半導体
基板のシリコンとを酸化シリコン膜を介して反応させ、
金属シリサイド層を形成する技術は、例えば、"New Sil
icidation Technology by SITOX (Silicidation Throug
h Oxide) and Its Impact on Sub-half Micron MOS Dev
ices", H. Sumi, et al., 1990 IEDM, pp 249-252 から
周知である。

【００６３】

【発明の効果】本発明においては、接続孔を形成すべき
部分を除く絶縁層の表面に低エッチング速度領域を形成
するので、エッチングストッパー層のエッチング時、オ
フセット酸化膜や絶縁層のエッチングを抑制することが
でき、ゲート電極と接続孔との間の耐圧が劣化したり、
ゲート電極と接続孔とが短絡することを確実に防止する
ことができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体装置における接続
孔の形成方法を説明するためのシリコン半導体基板等の
模式的な一部断面図である。

【図２】図１に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図３】図２に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図４】図３に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図５】図４に引き続き、発明の実施の形態１の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図６】発明の実施の形態２の半導体装置における接続
孔の形成方法を説明するためのシリコン半導体基板等の
模式的な一部断面図である。

【図７】図６に引き続き、発明の実施の形態２の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図８】図７に引き続き、発明の実施の形態２の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図９】図８に引き続き、発明の実施の形態２の半導体
装置における接続孔の形成方法を説明するためのシリコ
ン半導体基板等の模式的な一部断面図である。

【図１０】本発明の半導体装置における接続孔の形成方
法によって得られた他の半導体装置の構造を説明するた
めの半導体装置の模式的な一部断面図である。

【図１１】従来の自己整合コンタクトホールの形成方法
を説明するためのシリコン半導体基板等の模式的な一部
断面図である。

【図１２】図１１に引き続き、従来の自己整合コンタク
トホールの形成方法を説明するためのシリコン半導体基
板等の模式的な一部断面図である。

【図１３】図１２に引き続き、従来の自己整合コンタク
トホールの形成方法を説明するためのシリコン半導体基
板等の模式的な一部断面図である。

【符号の説明】

１０・・・シリコン半導体基板、１１・・・ゲート絶縁
膜、１２・・・ゲート電極、１３・・・オフセット酸化
膜、１４・・・低濃度不純物領域、１５・・・ソース・
ドレイン領域、２０・・・絶縁層、２０Ａ・・・低エッ
チング速度領域、２１・・・レジスト材料、２２・・・
エッチングストッパー層、２３・・・第２の絶縁層、２
４・・・レジスト、２５・・・開口部、２６・・・下地
層、２７・・・接続孔、２８・・・配線層

Claims

【特許請求の範囲】

【請求項１】基体に形成された導体領域の上に形成され
た絶縁層を備えた半導体装置において、導体領域の上方
の絶縁層に接続孔を形成する方法であって、（イ）接続孔を形成すべき部分を除く絶縁層の表面のエ
ッチング速度を、接続孔を形成すべき部分の絶縁層のエ
ッチング速度よりも遅くする処理を行う工程と、（ロ）接続孔を形成すべき部分の絶縁層を除去する工
程、を含むことを特徴とする半導体装置における接続孔
の形成方法。
【請求項２】エッチング速度を遅くする処理は、シリコ
ンのイオン注入法から成ることを特徴する請求項１に記
載の半導体装置における接続孔の形成方法。
【請求項３】前記工程（イ）において、絶縁層の形成
後、全面にレジスト材料を塗布し、該レジスト材料をエ
ッチバックして、イオン注入を行うべき絶縁層の領域上
のレジスト材料を除去し、露出した絶縁層の領域にシリ
コンのイオン注入を行うことを特徴する請求項２に記載
の半導体装置における接続孔の形成方法。
【請求項４】前記工程（ロ）に続き、（ハ）全面にエッチングストッパー層を形成した後、該
エッチングストッパー層上に第２の絶縁層を形成する工
程と、（ニ）接続孔を形成すべき部分の第２の絶縁層及びエッ
チングストッパー層を除去し、開口部を形成する工程
と、（ホ）該開口部に導電材料を埋め込み、以て、接続孔を
形成する工程、を更に含むことを特徴とする請求項１に
記載の半導体装置における接続孔の形成方法。