JPH10270380A - 半導体装置 - Google Patents
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- JPH10270380A JPH10270380A JP9087399A JP8739997A JPH10270380A JP H10270380 A JPH10270380 A JP H10270380A JP 9087399 A JP9087399 A JP 9087399A JP 8739997 A JP8739997 A JP 8739997A JP H10270380 A JPH10270380 A JP H10270380A
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- silicon layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】最上層がシリコン層であるという利点を保ちつ
つ、熱処理によっても例えば０．５μｍ以下の細い配線
幅でも層抵抗値の増大・ばらつきがない半導体装置の提
供。 【解決手段】第１のシリコン層を有し、その上の層には
高融点金属の窒化物または炭化物の層を有し、その直上
の層に金属シリサイド薄膜を有し、さらにその上層に第
２のシリコン層を有する積層構造を配線として具備す
る。
つ、熱処理によっても例えば０．５μｍ以下の細い配線
幅でも層抵抗値の増大・ばらつきがない半導体装置の提
供。 【解決手段】第１のシリコン層を有し、その上の層には
高融点金属の窒化物または炭化物の層を有し、その直上
の層に金属シリサイド薄膜を有し、さらにその上層に第
２のシリコン層を有する積層構造を配線として具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、多結晶シリコンとシリサイドの積層構造であ
るポリサイド構造のゲート電極配線構造もしくは信号配
線構造を有する半導体装置に関する。
し、特に、多結晶シリコンとシリサイドの積層構造であ
るポリサイド構造のゲート電極配線構造もしくは信号配
線構造を有する半導体装置に関する。
【０００２】
【従来の技術】近似、半導体デバイスの微細化に対応し
たＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field
Effect Transistor）型半導体装置における低抵抗ゲー
ト電極配線として、ポリサイド構造が用いられている。
このポリサイド構造は、多結晶シリコンの上に、金属シ
リサイドを具備した構造であり、ゲート電極に使用する
場合には、ゲート酸化膜の上に、多結晶シリコン、金属
シリサイドがこの順に形成された構造とされている。
たＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field
Effect Transistor）型半導体装置における低抵抗ゲー
ト電極配線として、ポリサイド構造が用いられている。
このポリサイド構造は、多結晶シリコンの上に、金属シ
リサイドを具備した構造であり、ゲート電極に使用する
場合には、ゲート酸化膜の上に、多結晶シリコン、金属
シリサイドがこの順に形成された構造とされている。
【０００３】このポリサイド構造を用いたゲート電極配
線の形成方法について以下に説明する。図４は、従来の
ポリサイド構造のゲート電極配線形成の基本的な製造工
程について工程順に示した断面図である。
線の形成方法について以下に説明する。図４は、従来の
ポリサイド構造のゲート電極配線形成の基本的な製造工
程について工程順に示した断面図である。
【０００４】まず、シリコン基板１の主面に素子分離領
域として、シリコン酸化膜２を選択的に形成する（図４
（ａ）参照）。次に、素子領域へゲート酸化膜３を形成
する（図４（ｂ）参照）。
域として、シリコン酸化膜２を選択的に形成する（図４
（ａ）参照）。次に、素子領域へゲート酸化膜３を形成
する（図４（ｂ）参照）。
【０００５】その後、例えば、ＣＶＤ（chemical vapo
ur deposition；化学気相成長）法によって多結晶シリ
コン４を形成する（図４（ｃ）参照）。
ur deposition；化学気相成長）法によって多結晶シリ
コン４を形成する（図４（ｃ）参照）。
【０００６】さらに、ＰＯＣｌ3を含む酸化雰囲気中で
加熱処理することにより、多結晶シリコン４中へ、多量
のリンをドープした後、この多結晶シリコン表面４上に
生成したリンガラス層５を、ウェットエッチングにより
除去する（図４（ｄ）、図４（ｅ）参照）。ただし、多
結晶シリコン４を形成するのと同時にリンをドープして
もよい。
加熱処理することにより、多結晶シリコン４中へ、多量
のリンをドープした後、この多結晶シリコン表面４上に
生成したリンガラス層５を、ウェットエッチングにより
除去する（図４（ｄ）、図４（ｅ）参照）。ただし、多
結晶シリコン４を形成するのと同時にリンをドープして
もよい。
【０００７】次に、この多結晶シリコン表面４上に、Ｐ
ＶＤ（Physical Vapour Deposition）法あるいはＣＶ
Ｄ法により、金属シリサイド薄膜７を形成する（図４
（ｆ）参照）。
ＶＤ（Physical Vapour Deposition）法あるいはＣＶ
Ｄ法により、金属シリサイド薄膜７を形成する（図４
（ｆ）参照）。
【０００８】このシリサイド層の上層に、後述する役目
を持つシリコン層８をＰＶＤ（Physical Vapour Depo
sition；物理気相成長）法あるいはＣＶＤ法に形成する
（図４（ｇ）参照）。
を持つシリコン層８をＰＶＤ（Physical Vapour Depo
sition；物理気相成長）法あるいはＣＶＤ法に形成する
（図４（ｇ）参照）。
【０００９】さらに、通常のレジスト塗布および露光・
現像工程を経て、ドライエッチングによる加工を行う
（図４（ｈ）参照）。
現像工程を経て、ドライエッチングによる加工を行う
（図４（ｈ）参照）。
【００１０】その後、場合によってはＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ライトリィ・ドープ
ト・ドレイン）構造９の形成のための不純物イオン注入
を行う場合もある（図４（ｉ）参照）。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ライトリィ・ドープ
ト・ドレイン）構造９の形成のための不純物イオン注入
を行う場合もある（図４（ｉ）参照）。
【００１１】次に、基板１の全面に段差被覆性良く酸化
膜１０を形成し（図４（ｊ）参照）、続けて異方性エッ
チングを行ってサイドウォールを備えたポリサイド構造
を用いたゲート電極配線を得る（図４（ｈ）参照）。
膜１０を形成し（図４（ｊ）参照）、続けて異方性エッ
チングを行ってサイドウォールを備えたポリサイド構造
を用いたゲート電極配線を得る（図４（ｈ）参照）。
【００１２】さらに、その後、ソース・ドレイン拡散層
１１形成のための不純物イオン注入を行い（図４（ｌ）
参照）、層間絶縁膜１２を堆積し（図４（ｍ）参照）、
引き出し電極形成用のコンタクト孔を開口した後、引き
出し電極１３の堆積・加工を行う（図４（ｎ）参照）。
１１形成のための不純物イオン注入を行い（図４（ｌ）
参照）、層間絶縁膜１２を堆積し（図４（ｍ）参照）、
引き出し電極形成用のコンタクト孔を開口した後、引き
出し電極１３の堆積・加工を行う（図４（ｎ）参照）。
【００１３】前述したシリコン層８を、一般的なポリサ
イド構造に加えている理由は、金属シリサイド層が最上
層にある場合、異方性エッチングを行うときに、イオン
によるダメージ（損傷）を受けることで、酸化性雰囲気
下での熱処理時に金属シリサイド層が異常酸化されて剥
離してしまうのを防ぐためである。なお、上層が高融点
金属シリサイドの積層上部に多結晶シリコン膜もしくは
非晶質の保護膜を形成して置くことにより、ゲート電極
側壁形成工程における高融点金属シリサイド膜がダメー
ジをうけず、下層の多結晶シリコン層とも密着は後続の
熱処理工程でも保つようにした方法は、特開平１−２０
５４６８号公報に提案された方法である。
イド構造に加えている理由は、金属シリサイド層が最上
層にある場合、異方性エッチングを行うときに、イオン
によるダメージ（損傷）を受けることで、酸化性雰囲気
下での熱処理時に金属シリサイド層が異常酸化されて剥
離してしまうのを防ぐためである。なお、上層が高融点
金属シリサイドの積層上部に多結晶シリコン膜もしくは
非晶質の保護膜を形成して置くことにより、ゲート電極
側壁形成工程における高融点金属シリサイド膜がダメー
ジをうけず、下層の多結晶シリコン層とも密着は後続の
熱処理工程でも保つようにした方法は、特開平１−２０
５４６８号公報に提案された方法である。
【００１４】このほかに、シリコン層８を使用すること
の利点は、層間絶縁膜１２を形成した後で、拡散層のシ
リコン（基板シリコン）上とポリサイド配線（ゲート配
線）上とに同時に達するようなコンタクト孔を開口する
際に、終点は、どちらもシリコンであるため、ドライエ
ッチングに対するマージンが広い、ということである。
の利点は、層間絶縁膜１２を形成した後で、拡散層のシ
リコン（基板シリコン）上とポリサイド配線（ゲート配
線）上とに同時に達するようなコンタクト孔を開口する
際に、終点は、どちらもシリコンであるため、ドライエ
ッチングに対するマージンが広い、ということである。
【００１５】さらに、エッチング後の開口部を洗浄する
際には、シリコン表面のみを対象とした洗浄液を使用す
るだけで良く、また、引き出し電極の接続先もシリコン
のみとなり、低抵抗コンタクトを得るためのプロセスマ
ージンが広くなる。
際には、シリコン表面のみを対象とした洗浄液を使用す
るだけで良く、また、引き出し電極の接続先もシリコン
のみとなり、低抵抗コンタクトを得るためのプロセスマ
ージンが広くなる。
【００１６】その上、最上層のシリコン層８は、シリサ
イド層７よりも反射率を低くできることから、直上のレ
ジストを露光するときにも有利になる。
イド層７よりも反射率を低くできることから、直上のレ
ジストを露光するときにも有利になる。
【００１７】なお、耐酸化性、耐エッチング性、耐熱性
を持つポリサイド構造を実現するためには、例えば、シ
リサイド層の直上へ窒化チタンや炭化チタン層を用いた
バリアメタルを配し、さらにその上に、耐酸性シリサイ
ド層としてモリブデンシリサイド、タングステンシリサ
イド、タンタルシリサイドのうちのいずれかを用いた積
層構造（例えば特開平２−３５７７３号公報参照）や、
シリサイドの上にポリシリコン層を設け、さらにその直
上に高融点金属層やそのシリサイド層を設けた積層構造
（例えば特開昭６２−８６８６５号公報参照）など、さ
まざまな積層構造も提案されている。
を持つポリサイド構造を実現するためには、例えば、シ
リサイド層の直上へ窒化チタンや炭化チタン層を用いた
バリアメタルを配し、さらにその上に、耐酸性シリサイ
ド層としてモリブデンシリサイド、タングステンシリサ
イド、タンタルシリサイドのうちのいずれかを用いた積
層構造（例えば特開平２−３５７７３号公報参照）や、
シリサイドの上にポリシリコン層を設け、さらにその直
上に高融点金属層やそのシリサイド層を設けた積層構造
（例えば特開昭６２−８６８６５号公報参照）など、さ
まざまな積層構造も提案されている。
【００１８】しかしながら、これらの従来の積層構造に
おいては、いずれも、最上層がシリコン層ではないため
に、層間絶縁膜を形成した後で拡散層のシリコン上とポ
リサイド配線上とに同時に達するように、コンタクト孔
を開口する際には、層間絶縁膜に対して、シリコンとシ
リコン以外の材料の両者とに選択比を大きく持つドライ
エッチング条件を見い出さねばならない。
おいては、いずれも、最上層がシリコン層ではないため
に、層間絶縁膜を形成した後で拡散層のシリコン上とポ
リサイド配線上とに同時に達するように、コンタクト孔
を開口する際には、層間絶縁膜に対して、シリコンとシ
リコン以外の材料の両者とに選択比を大きく持つドライ
エッチング条件を見い出さねばならない。
【００１９】さらに、エッチング後の開口部を洗浄する
際には、やはり、ポリサイド配線上層部の材料とシリコ
ンとの両者に対してダメージを与えない洗浄液を見い出
さねばならない。
際には、やはり、ポリサイド配線上層部の材料とシリコ
ンとの両者に対してダメージを与えない洗浄液を見い出
さねばならない。
【００２０】このようにして、最終的に、両者に対して
同時に良好な電気特性のコンタクトを得るのが困難とな
る。
同時に良好な電気特性のコンタクトを得るのが困難とな
る。
【００２１】
【発明が解決しようとする課題】ポリサイド構造の最上
層にシリコンを有する利点を生かすために、単にシリサ
イド層の直上へ多結晶やアモルファスのシリコン層を形
成するという上記従来技術（上記特開平１−２０５４６
８号公報）では、半導体装置の微細化・高集積化に伴
い、横方向の微細化だけでなく、縦方向にも縮小化し
て、シリサイド層の膜厚も例えば２００ｎｍ以下で作成
した場合、低抵抗なチタンシリサイド等のある種のシリ
サイドを使用すると、８００℃以上の熱処理を加える毎
に層抵抗が増加する、という問題点がある。
層にシリコンを有する利点を生かすために、単にシリサ
イド層の直上へ多結晶やアモルファスのシリコン層を形
成するという上記従来技術（上記特開平１−２０５４６
８号公報）では、半導体装置の微細化・高集積化に伴
い、横方向の微細化だけでなく、縦方向にも縮小化し
て、シリサイド層の膜厚も例えば２００ｎｍ以下で作成
した場合、低抵抗なチタンシリサイド等のある種のシリ
サイドを使用すると、８００℃以上の熱処理を加える毎
に層抵抗が増加する、という問題点がある。
【００２２】具体例として、リンをドープした多結晶層
１００ｎｍ、チタンシリサイド層１００ｎｍ、最上シリ
コン層５０ｎｍの積層配線を用いたポリサイド配線へ、
８５０℃３０分の熱履歴を加えた場合の層抵抗と配線幅
との関係を、図５に示す。
１００ｎｍ、チタンシリサイド層１００ｎｍ、最上シリ
コン層５０ｎｍの積層配線を用いたポリサイド配線へ、
８５０℃３０分の熱履歴を加えた場合の層抵抗と配線幅
との関係を、図５に示す。
【００２３】図５からわかるように、配線幅が０．５μ
ｍよりも細くなるに連れ、抵抗値が高く、同一ウェハ内
でのばらつきも大きくなっている。
ｍよりも細くなるに連れ、抵抗値が高く、同一ウェハ内
でのばらつきも大きくなっている。
【００２４】この原因は、上下のシリコン層を核にして
シリサイド中に析出したシリコンが、薄いシリサイド層
を横切り、シリサイド層を分断してしまう、ことによ
る。そして、上下のシリコン層がつながる原因は、相対
的にシリサイド／シリコンの異種接合の界面エネルギー
を減らす効果もあるので、進行し易い。
シリサイド中に析出したシリコンが、薄いシリサイド層
を横切り、シリサイド層を分断してしまう、ことによ
る。そして、上下のシリコン層がつながる原因は、相対
的にシリサイド／シリコンの異種接合の界面エネルギー
を減らす効果もあるので、進行し易い。
【００２５】このようにして、上記した従来技術では、
特に細い配線であればあるほど、また、シリサイド層が
薄ければ薄いほど問題点が顕著となる。
特に細い配線であればあるほど、また、シリサイド層が
薄ければ薄いほど問題点が顕著となる。
【００２６】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、上記
問題点を解消し、最上層がシリコン層であるという利点
を保ちつつ、熱処理によっても、例えば０．５μｍ以下
の細い配線幅でも層抵抗値の増大及びそのばらつきの増
大を抑止する半導体装置を提供することにある。
題点に鑑みてなされたものであって、その目的は、上記
問題点を解消し、最上層がシリコン層であるという利点
を保ちつつ、熱処理によっても、例えば０．５μｍ以下
の細い配線幅でも層抵抗値の増大及びそのばらつきの増
大を抑止する半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１のシリコン層を有し、その上の層に
は高融点金属の窒化物または炭化物の層を有し、その直
上の層に金属シリサイド薄膜を有し、さらにその上層に
第２のシリコン層を有する積層構造の配線を具備するこ
とを特徴とする。
め、本発明は、第１のシリコン層を有し、その上の層に
は高融点金属の窒化物または炭化物の層を有し、その直
上の層に金属シリサイド薄膜を有し、さらにその上層に
第２のシリコン層を有する積層構造の配線を具備するこ
とを特徴とする。
【００２８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、配線構造は、第１のシリコン層（図１の４）を有
し、その上の層には高融点金属の窒化物または炭化物の
層（図１の６）を有し、その直上の層に金属シリサイド
薄膜（図１の７）を有し、さらにその上層に第２のシリ
コン層（図１の８）を有する積層構造からなる。
に説明する。本発明は、その好ましい実施の形態におい
て、配線構造は、第１のシリコン層（図１の４）を有
し、その上の層には高融点金属の窒化物または炭化物の
層（図１の６）を有し、その直上の層に金属シリサイド
薄膜（図１の７）を有し、さらにその上層に第２のシリ
コン層（図１の８）を有する積層構造からなる。
【００２９】従って、抵抗増加の原因となるシリコンの
析出は、上側の第２のシリコン層（図１の８）を核にし
て若干成長するだけなので、略１〜５Ω／□の層抵抗を
得るためのシリサイド（図１の７）の厚さ５０〜２５０
ｎｍでは、抵抗の高いシリコンによって、シリサイド層
が完全に分断されてしまうことはなく、それほど高抵抗
化したり、同一ウェハ内でばらつきが出たりすることは
ない。
析出は、上側の第２のシリコン層（図１の８）を核にし
て若干成長するだけなので、略１〜５Ω／□の層抵抗を
得るためのシリサイド（図１の７）の厚さ５０〜２５０
ｎｍでは、抵抗の高いシリコンによって、シリサイド層
が完全に分断されてしまうことはなく、それほど高抵抗
化したり、同一ウェハ内でばらつきが出たりすることは
ない。
【００３０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００３１】［実施例１］本発明をゲート電極配線に適
用した場合の実施例について以下に説明する。図１は、
本発明の第１の実施例のゲート電極配線形成の主要な製
造工程を工程順に模式的に示した断面図である。
用した場合の実施例について以下に説明する。図１は、
本発明の第１の実施例のゲート電極配線形成の主要な製
造工程を工程順に模式的に示した断面図である。
【００３２】まず、シリコン基板１の主面に素子分離領
域としてシリコン酸化膜２を選択的に形成し、次に、素
子領域へゲート酸化膜３を形成する（図１（ａ）参
照）。
域としてシリコン酸化膜２を選択的に形成し、次に、素
子領域へゲート酸化膜３を形成する（図１（ａ）参
照）。
【００３３】その後、例えばＣＶＤ法によって多結晶シ
リコン４を形成する（図１（ｂ）参照）。その後、ＰＯ
Ｃｌ3を含む酸化雰囲気中で加熱処理することにより、
多結晶シリコン４中へ多量のリンをドープした後、この
多結晶シリコン表面４上に生成したリンガラス層５（図
１（ｃ）参照）をウェットエッチングにより除去する
（図１（ｄ）参照）。
リコン４を形成する（図１（ｂ）参照）。その後、ＰＯ
Ｃｌ3を含む酸化雰囲気中で加熱処理することにより、
多結晶シリコン４中へ多量のリンをドープした後、この
多結晶シリコン表面４上に生成したリンガラス層５（図
１（ｃ）参照）をウェットエッチングにより除去する
（図１（ｄ）参照）。
【００３４】さらに、この多結晶シリコン表面４上にＰ
ＶＤ（physical vapor deposition）法の一種であるス
パッタ法を用いて窒化チタン層６を略１０ｎｍ堆積する
（図１（ｅ）参照）。スパッタ用の多結晶は、純チタン
であり、用いる気体はアルゴンと窒化ガスの１：１混合
気体であり、圧力２．５ｍＴｏｒｒ、入力電力４．５ｋ
Ｗ、意図的な下地の昇温はしない、という条件で行う。
ＶＤ（physical vapor deposition）法の一種であるス
パッタ法を用いて窒化チタン層６を略１０ｎｍ堆積する
（図１（ｅ）参照）。スパッタ用の多結晶は、純チタン
であり、用いる気体はアルゴンと窒化ガスの１：１混合
気体であり、圧力２．５ｍＴｏｒｒ、入力電力４．５ｋ
Ｗ、意図的な下地の昇温はしない、という条件で行う。
【００３５】次に、スパッタ法でチタンシリサイド薄膜
７を１００ｎｍ堆積する（図１（ｆ）参照）。用いる多
結晶は、チタンシリサイドの合金ターゲットであり、ア
ルゴンのみを用いて圧力８ｍＴｏｒｒ、入力電力２ｋ
Ｗ、意図的な下地の昇温はしないという条件で、下地上
へアモルファス状態（非晶質状態）のチタンシリサイド
を堆積させる。
７を１００ｎｍ堆積する（図１（ｆ）参照）。用いる多
結晶は、チタンシリサイドの合金ターゲットであり、ア
ルゴンのみを用いて圧力８ｍＴｏｒｒ、入力電力２ｋ
Ｗ、意図的な下地の昇温はしないという条件で、下地上
へアモルファス状態（非晶質状態）のチタンシリサイド
を堆積させる。
【００３６】その後、このシリサイド層７の上層に、ス
パッタ法でシリコン層８を略５０ｎｍ形成する（図１
（ｇ）参照）。
パッタ法でシリコン層８を略５０ｎｍ形成する（図１
（ｇ）参照）。
【００３７】さらに、通常のレジスト塗布および露光・
現像工程を経て、ドライエッチングによる加工を行い、
ポリサイド構造のゲート電極構造を得る（図１（ｈ）参
照）。
現像工程を経て、ドライエッチングによる加工を行い、
ポリサイド構造のゲート電極構造を得る（図１（ｈ）参
照）。
【００３８】その後、ＬＤＤ構造９を形成するための不
純物イオン注入を行ったのち（図１（ｉ）参照）、基板
１の全面に段差被覆性良く酸化膜１０を形成し（図１
（ｊ）参照）、続けて異方性エッチングを行ってサイド
ウォールを形成する（図１（ｋ）参照）。
純物イオン注入を行ったのち（図１（ｉ）参照）、基板
１の全面に段差被覆性良く酸化膜１０を形成し（図１
（ｊ）参照）、続けて異方性エッチングを行ってサイド
ウォールを形成する（図１（ｋ）参照）。
【００３９】さらに、その後、ソース・ドレイン拡散層
１１を形成するための不純物イオン注入を行い（図１
（ｌ）参照）、層間絶縁膜１２を堆積し（図１（ｍ）参
照）、途中でシリサイドの結晶化による低抵抗化や不純
物活性化、および層間膜の焼き締めのために、基板温度
８５０℃の熱履歴を計３０分加える。
１１を形成するための不純物イオン注入を行い（図１
（ｌ）参照）、層間絶縁膜１２を堆積し（図１（ｍ）参
照）、途中でシリサイドの結晶化による低抵抗化や不純
物活性化、および層間膜の焼き締めのために、基板温度
８５０℃の熱履歴を計３０分加える。
【００４０】その後、引き出し電極形成用のコンタクト
孔を開口した後（図１（ｎ）参照）、引き出し電極１３
の堆積加工を行う（図１（ｏ）参照）。ただし、図１で
はポリサイドゲート層への電極形成は省略してある。
孔を開口した後（図１（ｎ）参照）、引き出し電極１３
の堆積加工を行う（図１（ｏ）参照）。ただし、図１で
はポリサイドゲート層への電極形成は省略してある。
【００４１】このようにして形成したポリサイド層の層
抵抗と配線幅との関係を図２に示す。図２を参照する
と、本実施例においては、チタンシリサイド層７の厚さ
は、図５に示した場合と同じ１００ｎｍであるにもかか
わらず、０．２〜０．５μｍのどの配線幅であっても、
平均値で略３Ω／□と低い値が得られた。しかも、面内
ばらつきも激減した。
抵抗と配線幅との関係を図２に示す。図２を参照する
と、本実施例においては、チタンシリサイド層７の厚さ
は、図５に示した場合と同じ１００ｎｍであるにもかか
わらず、０．２〜０．５μｍのどの配線幅であっても、
平均値で略３Ω／□と低い値が得られた。しかも、面内
ばらつきも激減した。
【００４２】なお、本発明の目的が達せられるのであれ
ば、窒化チタン層やチタンシリサイド層の形成時の温度
・圧力・膜厚は、上記実施例で示した値に限定される、
ものでない、ことは勿論である。
ば、窒化チタン層やチタンシリサイド層の形成時の温度
・圧力・膜厚は、上記実施例で示した値に限定される、
ものでない、ことは勿論である。
【００４３】また、本実施例では、金属シリサイド薄膜
として、チタンシリサイドを用いた場合を示したが、金
属シリサイド薄膜としては、タングステン、モリブデ
ン、コバルト、タンタルのシリサイドのうちのいずれか
ひとつ、またはその組み合わせのシリサイドであっても
良い。
として、チタンシリサイドを用いた場合を示したが、金
属シリサイド薄膜としては、タングステン、モリブデ
ン、コバルト、タンタルのシリサイドのうちのいずれか
ひとつ、またはその組み合わせのシリサイドであっても
良い。
【００４４】さらに、本実施例では、シリサイドの下地
が多結晶シリコンである場合のゲート電極配線に適用し
た場合について示したが、シリサイド直下の下地は、ア
モルファスシリコン、単結晶シリコンのいずれかであっ
てもよい。
が多結晶シリコンである場合のゲート電極配線に適用し
た場合について示したが、シリサイド直下の下地は、ア
モルファスシリコン、単結晶シリコンのいずれかであっ
てもよい。
【００４５】そして、本実施例では、第１のシリコン層
の直上の高融点金属の窒化物または炭化物の層の中の高
融点金属として、チタン窒化物をゲート電極配線に適用
した場合について示したが、それはチタンの炭化物であ
っても構わない。またチタンに限らず、第１のシリコン
層の直上の高融点金属の窒化物または炭化物の層の中の
高融点金属は、タングステン、モリブデン、コバルト、
タンタルのうちのいずれかひとつ、またはその組み合わ
せであっても良い。
の直上の高融点金属の窒化物または炭化物の層の中の高
融点金属として、チタン窒化物をゲート電極配線に適用
した場合について示したが、それはチタンの炭化物であ
っても構わない。またチタンに限らず、第１のシリコン
層の直上の高融点金属の窒化物または炭化物の層の中の
高融点金属は、タングステン、モリブデン、コバルト、
タンタルのうちのいずれかひとつ、またはその組み合わ
せであっても良い。
【００４６】さらに、窒化物や炭化物の形成法はＰＶＤ
法に限らず、ＣＶＤ法によって形成しても良い。さらに
スパッタ法で用いる多結晶は純金属でなくても構わず、
最初から高融点金属の窒化物や炭化物であっても良い。
法に限らず、ＣＶＤ法によって形成しても良い。さらに
スパッタ法で用いる多結晶は純金属でなくても構わず、
最初から高融点金属の窒化物や炭化物であっても良い。
【００４７】本実施例の引き出し電極の代わりに、多層
配線を形成し、ロジック系半導体装置のゲート電極とし
て用いても本発明の積層構造が適用できる。
配線を形成し、ロジック系半導体装置のゲート電極とし
て用いても本発明の積層構造が適用できる。
【００４８】一方、ポリサイド構造形成前に、トレンチ
型容量を形成したり、あるいはポリサイド構造形成後に
スタック容量を形成したりして、ＤＲＡＭ（Dynamic R
andom Access Memory）のゲート電極として用いて
も、本発明の積層構造が適用できる。
型容量を形成したり、あるいはポリサイド構造形成後に
スタック容量を形成したりして、ＤＲＡＭ（Dynamic R
andom Access Memory）のゲート電極として用いて
も、本発明の積層構造が適用できる。
【００４９】［実施例２］本発明をＤＲＡＭの信号線に
適用した場合の実施例について以下に説明する。図３
は、本発明の第２の実施例を説明するための図であり、
ゲート電極上に層間絶縁膜が形成された後の主要な製造
工程を工程順に模式的に示した断面図である。
適用した場合の実施例について以下に説明する。図３
は、本発明の第２の実施例を説明するための図であり、
ゲート電極上に層間絶縁膜が形成された後の主要な製造
工程を工程順に模式的に示した断面図である。
【００５０】層間膜１２形成後（図３（ａ）参照）、ソ
ース電極に相当する箇所のコンタクト孔を開口し（図３
（ｂ）参照）、洗浄の後、ＣＶＤ法により全面に多結晶
シリコン１４を形成する（図３（ｃ）参照）。
ース電極に相当する箇所のコンタクト孔を開口し（図３
（ｂ）参照）、洗浄の後、ＣＶＤ法により全面に多結晶
シリコン１４を形成する（図３（ｃ）参照）。
【００５１】低抵抗化のためのリン注入の後、前記第１
の実施例と同様にして、窒化チタン層１５を１０ｎｍ、
チタンシリサイド層１６を膜厚略１００ｎｍ堆積する。
次に、スパッタ法でシリコン層１７を膜厚略５０ｎｍ形
成し（図３（ｄ）参照）、通常のレジスト塗布および露
光・現像工程を経て、ドライエッチングによる加工を行
い、ポリサイド構造の信号線構造を得る（図３（ｅ）参
照）。
の実施例と同様にして、窒化チタン層１５を１０ｎｍ、
チタンシリサイド層１６を膜厚略１００ｎｍ堆積する。
次に、スパッタ法でシリコン層１７を膜厚略５０ｎｍ形
成し（図３（ｄ）参照）、通常のレジスト塗布および露
光・現像工程を経て、ドライエッチングによる加工を行
い、ポリサイド構造の信号線構造を得る（図３（ｅ）参
照）。
【００５２】さらにその後、層間絶縁膜１８を堆積し
（図３（ｆ）参照）、８５０℃１０分でシリサイド低抵
抗化のための結晶化と層間膜の焼き締めを行う。
（図３（ｆ）参照）、８５０℃１０分でシリサイド低抵
抗化のための結晶化と層間膜の焼き締めを行う。
【００５３】その後、ドレイン側のコンタクト孔を開口
し、スタック型の容量１９を形成した後（図３（ｇ）参
照）、さらに層間絶縁膜２０を形成し、引き出し電極形
成用のコンタクト孔を開口した後、引き出し電極２１の
堆積・加工を行う（図３（ｈ）参照）。
し、スタック型の容量１９を形成した後（図３（ｇ）参
照）、さらに層間絶縁膜２０を形成し、引き出し電極形
成用のコンタクト孔を開口した後、引き出し電極２１の
堆積・加工を行う（図３（ｈ）参照）。
【００５４】このようにして形成した信号線では、０．
２〜０．５μｍのどの配線幅であっても平均値で３Ω／
□と低い抵抗値が得られ、同一ウェハ面内でのばらつき
も小さかった。
２〜０．５μｍのどの配線幅であっても平均値で３Ω／
□と低い抵抗値が得られ、同一ウェハ面内でのばらつき
も小さかった。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
第１のシリコン層を有し、その上の層には高融点金属の
窒化物または炭化物の層を有し、その直上の層に金属シ
リサイド薄膜を有し、さらにその上層に第２のシリコン
層を有する積層構造を配線として具備することにより、
最上層がシリコン層であるという利点を保ちつつ、熱処
理によっても、例えば０．５μｍ以下の細い配線幅でも
層抵抗の抵抗値の増大及びそのばらつきを抑止した半導
体装置を実現することができる、という効果を奏する。
第１のシリコン層を有し、その上の層には高融点金属の
窒化物または炭化物の層を有し、その直上の層に金属シ
リサイド薄膜を有し、さらにその上層に第２のシリコン
層を有する積層構造を配線として具備することにより、
最上層がシリコン層であるという利点を保ちつつ、熱処
理によっても、例えば０．５μｍ以下の細い配線幅でも
層抵抗の抵抗値の増大及びそのばらつきを抑止した半導
体装置を実現することができる、という効果を奏する。
【図１】本発明の第１の実施例の主要な製造工程を工程
順に模式的に示す断面図である。
順に模式的に示す断面図である。
【図２】本発明の第１の実施例の構造を用いた場合の層
抵抗を示す図である。
抵抗を示す図である。
【図３】本発明の第１の実施例の主要な製造工程を工程
順に模式的に示す断面図である。
順に模式的に示す断面図である。
【図４】従来技術の主要な製造工程を示す断面模式図で
ある。
ある。
【図５】従来技術のうちの一構造を用いた場合の層抵抗
を示す図である。
を示す図である。
１ シリコン基板 ２ 素子分離用シリコン酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン ５ リンガラス層 ６ 窒化チタン層 ７ チタンシリサイド層 ８ シリコン層 ９ ＬＤＤ注入領域 １０ 酸化膜 １１ ソース・ドレイン拡散層 １２ 層間絶縁膜 １３ 引き出し電極 １４ 多結晶シリコン １５ 窒化チタン層 １６ チタンシリサイド層 １７ シリコン層 １８ 層間絶縁膜 １９ スタック型の容量 ２０ 層間絶縁膜 ２１ 引き出し電極
Claims (6)
- 【請求項１】第１のシリコン層の上層に高融点金属の窒
化物または炭化物の層を有し、その直上の層に金属シリ
サイド薄膜を有し、さらにその上層に第２のシリコン層
を有する積層構造を配線として具備する、ことを特徴と
する半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 前記金属シリサイド薄膜が、チタン、タングステン、モ
リブデン、コバルト、タンタルのシリサイドのうちのい
ずれかひとつ、もしくはその組み合わせのシリサイドを
含む、ことを特徴とする半導体装置の積層構造。 - 【請求項３】前記金属シリサイド薄膜の厚さが、略２０
０ｎｍ以下である、ことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】前記第１のシリコン層が、多結晶シリコ
ン、アモルファスシリコン、単結晶シリコンのいずれか
であることを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記第１のシリコン層の直上の高融点金属
の窒化物または炭化物の層における前記高融点金属が、
チタン、タングステン、モリブデン、コバルト、タンタ
ルのうちのいずれかひとつ、もしくはその組み合わせを
含むことを特徴とする請求項１記載の半導体装置。 - 【請求項６】ゲート電極配線の積層構造及び／又は信号
配線の積層構造が、第１のシリコン層、高融点金属の窒
化物又は炭化物のいずれか、金属シリサイド層、及び第
２のシリコン層をこの順に備えてなることを特徴とする
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087399A JPH10270380A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
| US09/044,158 US5945719A (en) | 1997-03-21 | 1998-03-19 | Semiconductor device having metal silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087399A JPH10270380A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270380A true JPH10270380A (ja) | 1998-10-09 |
Family
ID=13913804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9087399A Pending JPH10270380A (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945719A (ja) |
| JP (1) | JPH10270380A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080645A (en) | 1996-10-29 | 2000-06-27 | Micron Technology, Inc. | Method of making a doped silicon diffusion barrier region |
| US5926730A (en) * | 1997-02-19 | 1999-07-20 | Micron Technology, Inc. | Conductor layer nitridation |
| US6015997A (en) | 1997-02-19 | 2000-01-18 | Micron Technology, Inc. | Semiconductor structure having a doped conductive layer |
| US6262458B1 (en) | 1997-02-19 | 2001-07-17 | Micron Technology, Inc. | Low resistivity titanium silicide structures |
| US5854115A (en) * | 1997-11-26 | 1998-12-29 | Advanced Micro Devices, Inc. | Formation of an etch stop layer within a transistor gate conductor to provide for reduction of channel length |
| US6392302B1 (en) | 1998-11-20 | 2002-05-21 | Micron Technology, Inc. | Polycide structure and method for forming polycide structure |
| JP2000332241A (ja) * | 1999-05-20 | 2000-11-30 | Nec Corp | 半導体装置の製造方法 |
| US6737710B2 (en) * | 1999-06-30 | 2004-05-18 | Intel Corporation | Transistor structure having silicide source/drain extensions |
| TW463341B (en) * | 2000-08-01 | 2001-11-11 | United Microelectronics Corp | Multi-level covering layer structure suitable for a silicide process |
| KR101987995B1 (ko) * | 2012-08-31 | 2019-06-11 | 에스케이하이닉스 주식회사 | 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286865A (ja) * | 1985-10-14 | 1987-04-21 | Mitsubishi Electric Corp | Ｍｏｓ型トランジスタ |
| JPH01205468A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | Ｍｏｓ型トランジスタのゲート電極並びにその製造方法 |
| JPH0235773A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
| US5714786A (en) * | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
-
1997
- 1997-03-21 JP JP9087399A patent/JPH10270380A/ja active Pending
-
1998
- 1998-03-19 US US09/044,158 patent/US5945719A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5945719A (en) | 1999-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |