JPH09232883A - 演算増幅回路 - Google Patents

演算増幅回路

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JPH09232883A
JPH09232883A JP8036190A JP3619096A JPH09232883A JP H09232883 A JPH09232883 A JP H09232883A JP 8036190 A JP8036190 A JP 8036190A JP 3619096 A JP3619096 A JP 3619096A JP H09232883 A JPH09232883 A JP H09232883A
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JP
Japan
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circuit
differential amplifier
amplifier circuit
output
level shift
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JP8036190A
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Toshimi Yamada
敏己 山田
Hisao Otake
久雄 大竹
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Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
    • H—ELECTRICITY
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
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    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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Abstract

(57)【要約】 【課題】 高負荷駆動でき、消費電力が小さく、チップ
面積が小さい演算増幅回路を提供する。 【解決手段】 ２つの差動増幅回路と、１つ又は２つの
レベルシフト回路と、１つ又は２つの電流源と、出力回
路とを設けて実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高負荷を駆動できる
演算増幅回路に関するものである。
【０００２】
【従来の技術】従来、高負荷を駆動する演算増幅回路を
構成するにはプッシュプル型増幅回路を用いていたが差
動段がアンバランスになると出力波形にクロスオーバ歪
を生じる問題があった。このクロスオーバ歪は音声を対
象とする場合、耳障りになる。
【０００３】図３は特開平４−３１０００６号公報に記
載された従来の演算増幅回路を示したもので、プッシュ
プル型増幅回路に抵抗ＲＸを加えることによりトランジ
スタＴｒ１３、Ｔｒ１４のどちらか一方がオフしかけて
も常に電流を流すことによりクロスオーバ歪みを解消し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の回路は低電圧で高負荷を駆動する条件では、電流は
かなり大きくしなければならず、また抵抗ＲＸは高抵抗
にする必要がある。従って、消費電力の増大及びチップ
面積の増大を招くことになるという問題点があった。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、２つの差動増幅回路と、１つ又は２つのレベルシフ
ト回路と、１つ又は２つの電流源と、出力回路とを設け
て、高負荷駆動を可能にし、また、抵抗を使用せず、必
要によりパワーダウン回路を設けることにより、チップ
面積の縮小及び消費電力の低減を計っている。
【０００６】
【発明の実施の形態】図１は本発明の第１の実施形態を
示す回路図である。この演算増幅回路は入力端子ＩＡ１
とＩＡ２を持つ第１の差動増幅回路１１と入力端子ＩＢ
１とＩＢ２を持つ第２の差動増幅回路１２と第１のレベ
ルシフト回路１３と第２のレベルシフト回路１４と第１
の電流源Ｉ１と第２電流源Ｉ２と出力回路１５で構成さ
れる。
【０００７】第１の差動増幅回路１１はトランジスタＭ
１〜Ｍ４で構成され、バイアス用電流源Ｉ３を有してい
る。第２の差動増幅回路１２はトランジスタＭ５〜Ｍ８
で構成され、バイアス用電流源Ｉ４を有している。第１
のレベルシフト回路１３はトランジスタＭ９とＭ１０
で、第２のレベルシフト回路１４はトランジスタＭ１１
とＭ１２で構成されている。出力回路１５はトランジス
タＭ１３とＭ14で構成されている。
【０００８】演算増幅回路全体の第１の入力ＩＮ１には
第１の差動増幅回路１１の入力端子ＩＡ１と第２の差動
増幅回路１２の入力端子ＩＢ１が接続される。また、演
算増幅回路全体の第２の入力ＩＮ２には第１の差動増幅
回路１１の入力端子ＩＡ２と第２の差動増幅回路１２の
入力端子ＩＢ２が接続される。
【０００９】第１の差動増幅回路１１の出力Ｓ１が第１
のレベルシフト回路１３のトランジスタＭ９のゲートに
接続され、第２の差動増幅回路の出力Ｓ２が第２のレベ
ルシフト回路のトランジスタＭ１２のゲートに接続され
る。第１のレベルシフト回路１３の出力Ｓ３が出力回路
１５の一方のトランジスタＭ１４のゲートに接続され、
第２のレベルシフト回路１４の出力Ｓ４が出力回路１５
の他方のトランジスタＭ１３のゲートに接続される。第
１の電流源Ｉ１は出力Ｓ３に接続され、第２の電流源Ｉ
２は出力Ｓ４に接続される。
【００１０】尚、出力回路１５の出力端子ＯＵＴと第２
の差動増幅回路１２の出力Ｓ２間、又は出力回路１５の
出力端子ＯＵＴと第１の差動増幅回路１１の出力Ｓ１間
に後記する位相補償回路を設けても、また出力回路１５
の前段、即ちトランジスタＭ１３のゲートと電源電圧Ｖ
ＤＤ間及びトランジスタＭ１４のゲートと接地ＧＮＤ間
に後記するパワーダウン回路を設けても良い。
【００１１】第１の実施形態の演算増幅回路は出力回路
１５が２つのトランジスタを使用したインバータではな
く、トランジスタＭ１３及びＭ１４のゲートをそれぞれ
単独に駆動するソース接地回路であり、第１の差動増幅
回路１１の出力Ｓ１を第１のレベルシフト回路１３に供
給し、その出力Ｓ３を出力回路１５のトランジスタＭ１
４のゲートに供給し、また第２の差動増幅回路１２の出
力Ｓ２を第２のレベルシフト回路１４に供給し、その出
力Ｓ４を出力回路のトランジスタＭ１３のゲートに供給
する構成をとるため、広い入力電圧範囲において出力回
路１５での高負荷駆動が得られる。
【００１２】また出力回路１５のトランジスタＭ１３及
びＭ１４のゲートには電流源Ｉ１及びＩ２が接続されて
いるため、第１のレベルシフト回路１３のトランジスタ
Ｍ９及び第２のレベルシフト回路１４のトランジスタＭ
１２が共にオフ状態となっても、出力回路１５のトラン
ジスタＭ１３及びＭ１４にはしきい値以上の最低オン電
圧が供給され、クロスオーバー歪みの発生が抑制され
る。
【００１３】以上のように第１の実施形態によれば、２
つの差動増幅回路１１，１２が動作している時は出力回
路１５のトランジスタＭ１３、Ｍ１４をそれぞれ独立し
て動作させるため、入力振幅が小さい条件では高い線形
で動作し、高負荷駆動が可能になる。
【００１４】また第１のレベルシフト回路１３および第
１の電流源Ｉ１が、トランジスタＭ１４のゲートにかか
る電圧変動を一定範囲に制限し、第２のレベルシフト回
路１４及び第２の電流源Ｉ２が、トランジスタＭ１３の
ゲートにかかる電圧変動を一定範囲に制限するため、ク
ロスオーバー歪みを発生させずに正常な動作ができる。
すなわち回路の供給電源電圧が小さい条件において、レ
ベルシフト回路１３，１４のどちらか一方が動作できな
い場合、２つの電流源Ｉ１及びＩ２により不動作のレベ
ルシフト回路の出力を出力回路１５のトランジスタＭ１
３、Ｍ１４のオンする電圧に固定するため、正常な動作
ができる。
【００１５】また、プロセス変動等により２つの差動増
幅回路１１，１２がアンバランスになり、２つの差動増
幅回路１１，１２の一方が動作しなくなった場合にも２
つの電流源Ｉ１及びＩ２により不動作のレベルシフト回
路の出力を出力回路１５のトランジスタＭ１３、Ｍ１４
のオンする電圧に固定するため、正常な動作ができる。
しかも、図１の回路では抵抗を使用していないため、チ
ップ面積を小さく構成することができる。
【００１６】図２は本発明の第２の実施形態を示す回路
図である。この演算増幅回路は入力端子ＩＣ１とＩＣ２
を持つ第１の差動増幅回路２１と入力端子ＩＤ１とＩＤ
２を持つ第２の差動増幅回路２２とレベルシフト回路２
３と電流源Ｉ５と第１の位相補償回路２５と第２の位相
補償回路２６とトランジスタＭ２１、Ｍ２２から成るパ
ワーダウン回路と出力回路２４で構成される。
【００１７】第１の差動増幅回路２１は図１の差動増幅
回路と同様で、第２の差動増幅回路２２は第１の差動増
幅回路２１と同様の構成としている。従って、差動増幅
回路２２内において、差動増幅回路２１内の構成と同一
のものには、符号に′を付与して示している。レベルシ
フト回路２３は図１の第１のレベルシフト回路１３と同
様に、また出力回路２４も図１の出力回路１５と同様に
構成されている。電流源Ｉ５は図１の第１の電流源Ｉ１
と同様であるが、この例では電流源としては１つしか設
けていない。尚、差動増幅回路２１，２２内のバイアス
用電流源Ｉ３、Ｉ３′とは区別している。
【００１８】位相補償回路２５，２６は演算増幅回路が
発振することを防止するために設けたもので、第１の位
相補償回路２５はトランジスタＭ１８〜Ｍ２０及び容量
Ｃ１から構成され、第２の位相補償回路２６はトランジ
スタＭ１５〜Ｍ１７及び容量Ｃ２から構成されている。
パワーダウン回路はトランジスタＭ２１、Ｍ２２で構成
され、通常はトランジスタＭ２１、Ｍ２２はオフである
が、演算増幅回路を例えば通信用に使用した場合、スタ
ンバイモード即ち通信用のデータがない時に外部の回路
から信号ＰＤＮ、ＰＤをゲートに入力してトランジスタ
Ｍ２１、Ｍ２２をオンさせ、演算増幅回路の動作を停止
させて消費電力を低減させている。上記の位相補償回
路、パワーダウン回路は必要に応じて付加すれば良い。
【００１９】演算増幅回路全体の第１の入力ＩＮ１には
第１の差動増幅回路２１の入力端子ＩＣ１と第２の差動
増幅回路２２の入力端子ＩＤ２が接続される。また、演
算増幅回路全体の第２の入力ＩＮ２には第１の差動増幅
回路２１の入力端子ＩＣ２と第２の差動増幅回路２２の
入力端子ＩＤ１が接続される。
【００２０】第１の差動増幅回路２１の出力Ｔ１がレベ
ルシフト回路２３のトランジスタＭ９のゲートに接続さ
れ、第２の差動増幅回路２２の出力Ｔ２が出力回路２４
の一方のトランジスタＭ１３のゲートに接続され、レベ
ルシフト回路２３の出力Ｔ３が他方のトランジスタＭ１
４のゲートに接続され、電流源Ｉ５が出力Ｔ３に接続さ
れる。
【００２１】出力回路２４の出力端子ＯＵＴと第２の差
動増幅回路２２の出力Ｔ２間に第１の位相補償回路２５
を接続し、出力回路２４の出力端子ＯＵＴと第１の差動
増幅回路２１の出力Ｔ１間に第２の位相補償回路２６を
接続し、また出力回路２４のトランジスタＭ１３のゲー
トと電源電圧ＶＤＤ間にパワーダウン回路のトランジス
タＭ２１を接続し、トランジスタＭ１４のゲートと接地
ＧＮＤ間にパワーダウン回路のトランジスタＭ２２を接
続している。
【００２２】第２の実施形態の演算増幅回路において
は、第２の差動増幅回路２２の構成を第１の差動増幅回
路２１と同様にし、第１の差動増幅回路２１の出力Ｔ１
をレベルシフト回路２３に供給し、その出力Ｔ３を出力
回路２４のトランジスタＭ１４のゲートに接続し、第２
の差動増幅回路２２の出力Ｔ２を出力回路２４のトラン
ジスタＭ１３のゲートに接続し、トランジスタＭ１３、
Ｍ１４をそれぞれ独立に駆動する。
【００２３】トランジスタＭ１４のゲートには電流源Ｉ
５が接続されており、電源電圧が低電圧の条件でレベル
シフト回路２３が動作しなくなっても常に一定の電圧を
出力回路２４のトランジスタＭ１４のゲートに供給する
役割をしている。
【００２４】第１及び第２の位相補償回路、パワーダウ
ン回路は無くても演算増幅回路として動作することは勿
論である。
【００２５】以上のように第２の実施形態によれば、第
１の実施形態と同様に２つの差動増幅回路２１，２２が
動作している時は出力回路２４のトランジスタＭ１３、
Ｍ１４をそれぞれ独立して動作させるため、入力振幅が
小さい条件では高い線形で動作する。また、出力回路２
４のトランジスタＭ１３のゲートを第１の差動増幅回路
２１で直接駆動しているため、第１の実施形態に比べて
より強くオン、オフし、第１の実施形態より高負荷駆動
が可能となる。
【００２６】また電流源が１つ少なくなったため消費電
力は更に低減できる。第１及び第２の差動増幅回路が同
じ構成であり、レベルシフト回路と電流源が１つずつ削
減されたため、第１の実施形態に比べチップ面積は更に
小さく構成することができる。
【００２７】
【発明の効果】上記したように、本発明は高負荷駆動が
可能で、クロスオーバ歪みを発生させずに正常な動作が
でき、チップ面積を小さくし、低消費電力であるという
効果を有し、低電圧で高負荷を駆動できる特徴を生かし
て、携帯電話等のアナログ回路に好適である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図
【図２】本発明の第２の実施形態を示す回路図
【図３】従来の演算増幅回路図
【符号の説明】
１１，２１ 第１の差動増幅回路 １２，２２ 第２の差動増幅回路 １３，１４，２３ レベルシフト回路 １５，２４ 出力回路 Ｉ１，Ｉ２，Ｉ５ 電流源 Ｍ１〜Ｍ２２ トランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力端子と第２の入力端子をそれ
    ぞれ有する第１の差動増幅回路及び第２の差動増幅回路
    と、第１及び第２のレベルシフト回路と、第１及び第２
    の電流源と、第１及び第２のトランジスタで成る出力回
    路とを設け、 前記第１の差動増幅回路の第１の入力端子と前記第２の
    差動増幅回路の第１の入力端子とが接続され、前記第１
    の差動増幅回路の第２の入力端子と前記第２の差動増幅
    回路の第２の入力端子とが接続され、前記第１の差動増
    幅回路の出力が前記第１のレベルシフト回路の入力に接
    続され、前記第１のレベルシフト回路の出力が前記第１
    の電流源及び前記出力回路の第１のトランジスタのゲー
    トに接続され、前記第２の差動増幅回路の出力が前記第
    ２のレベルシフト回路の入力に接続され、前記第２のレ
    ベルシフト回路の出力が前記第２の電流源及び前記出力
    回路の第２のトランジスタのゲートに接続されたことを
    特徴とする演算増幅回路。
  2. 【請求項２】 第１の入力端子と第２の入力端子をそれ
    ぞれ有する第１の差動増幅回路及び第２の差動増幅回路
    と、レベルシフト回路と、電流源と、第１及び第２のト
    ランジスタで成る出力回路とを設け、 前記第１の差動増幅回路の第１の入力端子と前記第２の
    差動増幅回路の第１の入力端子とが接続され、前記第１
    の差動増幅回路の第２の入力端子と前記第２の差動増幅
    回路の第２の入力端子とが接続され、前記第１の差動増
    幅回路の出力が前記レベルシフト回路の入力に接続さ
    れ、前記レベルシフト回路の出力が前記電流源及び前記
    出力回路の第１のトランジスタのゲートに接続され、前
    記第２の差動増幅回路の出力が出力回路の第２のトラン
    ジスタのゲートに接続されたことを特徴とする演算増幅
    回路。
  3. 【請求項３】 前記出力回路の前段に演算増幅回路の動
    作を停止するためのパワーダウン回路を設けたことを特
    徴とする請求項１又は２記載の演算増幅回路。
JP8036190A 1996-02-23 1996-02-23 演算増幅回路 Pending JPH09232883A (ja)

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