JPH09232929A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH09232929A JPH09232929A JP8035120A JP3512096A JPH09232929A JP H09232929 A JPH09232929 A JP H09232929A JP 8035120 A JP8035120 A JP 8035120A JP 3512096 A JP3512096 A JP 3512096A JP H09232929 A JPH09232929 A JP H09232929A
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- mos transistor
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Abstract
(57)【要約】
【課題】 フローティング電位の急激な上昇に伴う誤パ
ルスの発生による誤動作を防止することができる、ブー
トストラップ回路に用いられるレベルシフト回路を提供
することである。 【解決手段】 出力をフローティング電位とするブート
ストラップ回路に使用されるレベルシフト回路１で、第
１の電源と前記フローティング電位との間に直列接続さ
れた第１のｐ型ＭＯＳトランジスタ２７と第１のｎ型Ｍ
ＯＳトランジスタ２９から構成されるインバータ回路
と、第１のｎ型ＭＯＳトランジスタ２９のゲートとソー
スとの間に接続される定電流源２５と、前記インバータ
回路の入力と前記第２の電源との間に接続される第２の
ｎ型ＭＯＳトランジスタ９とを有し、定電流源２５の供
給する電流Ｉthが所定の条件を満たすように構成され
る。
ルスの発生による誤動作を防止することができる、ブー
トストラップ回路に用いられるレベルシフト回路を提供
することである。 【解決手段】 出力をフローティング電位とするブート
ストラップ回路に使用されるレベルシフト回路１で、第
１の電源と前記フローティング電位との間に直列接続さ
れた第１のｐ型ＭＯＳトランジスタ２７と第１のｎ型Ｍ
ＯＳトランジスタ２９から構成されるインバータ回路
と、第１のｎ型ＭＯＳトランジスタ２９のゲートとソー
スとの間に接続される定電流源２５と、前記インバータ
回路の入力と前記第２の電源との間に接続される第２の
ｎ型ＭＯＳトランジスタ９とを有し、定電流源２５の供
給する電流Ｉthが所定の条件を満たすように構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ブートストラップ
タイプ構造のハーフブリッジゲートドライバー、フルブ
リッジゲートドライバー、三相ブリッジゲートドライバ
ー等に使用されるレベルシフト回路に関する。
タイプ構造のハーフブリッジゲートドライバー、フルブ
リッジゲートドライバー、三相ブリッジゲートドライバ
ー等に使用されるレベルシフト回路に関する。
【０００２】
【従来の技術】従来、ブートストラップ構造のゲートド
ライバーには、例えば、次のようなものがあった。
ライバーには、例えば、次のようなものがあった。
【０００３】図２は、従来のブートストラップ構造ゲー
トドライバーの構成を示す図であり、このゲートドライ
バーは、レベルシフト回路１ａを有し、ローサイドドラ
イブ信号とハイサイドドライブ信号を交互に入力し、ハ
イサイドＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）３ａとローサイドＩＧＢＴ３ｂを交互にドライブさ
せるものである。このゲートドライバーでは、フローテ
ィング電位ＶSSを持つブートストラップ構造とすること
により、ＶssとＶreg （ブートストラップ電位ＶBSの電
圧調整後の電位）とが一定の電位差で常に振幅するの
で、Ｖss−Ｖreg間の素子は高耐圧である必要はないの
である。従って、このゲートドライバーは、高耐圧ＩＣ
ではあるが、すべての素子を高耐圧にする必要はなく、
従って、チップサイズは大きくならず、コストアップの
上昇を抑えることができる。
トドライバーの構成を示す図であり、このゲートドライ
バーは、レベルシフト回路１ａを有し、ローサイドドラ
イブ信号とハイサイドドライブ信号を交互に入力し、ハ
イサイドＩＧＢＴ（Insulated Gate Bipolar Transisto
r ）３ａとローサイドＩＧＢＴ３ｂを交互にドライブさ
せるものである。このゲートドライバーでは、フローテ
ィング電位ＶSSを持つブートストラップ構造とすること
により、ＶssとＶreg （ブートストラップ電位ＶBSの電
圧調整後の電位）とが一定の電位差で常に振幅するの
で、Ｖss−Ｖreg間の素子は高耐圧である必要はないの
である。従って、このゲートドライバーは、高耐圧ＩＣ
ではあるが、すべての素子を高耐圧にする必要はなく、
従って、チップサイズは大きくならず、コストアップの
上昇を抑えることができる。
【０００４】以下、このゲートドライバーの動作につい
て説明する。なお、ローサイド側とハイサイド側の各動
作は同一であるので、ここでは、ハイサイド側の動作の
みを説明する。
て説明する。なお、ローサイド側とハイサイド側の各動
作は同一であるので、ここでは、ハイサイド側の動作の
みを説明する。
【０００５】図３は、ハイサイド側の動作を示すタイミ
ングチャートである。
ングチャートである。
【０００６】このゲートドライバーでは、まず、ハイサ
イドドライブ信号が時刻ｔ１で“Ｈ”レベルになると、
エッジパルス回路１７はハイサイドドライブ信号の立上
がりによりＯＮパルスを発生する。このＯＮパルスは、
ｎ型ＭＯＳトランジスタ９のゲートに入力され、このｎ
型ＭＯＳトランジスタ９は導通状態となる。この時、ｐ
型ＭＯＳトランジスタ５のゲートはｎ型ＭＯＳトランジ
スタを介してＧＮＤに接続されるので、ｐ型ＭＯＳトラ
ンジスタ５は導通状態となる。これにより、ドライバー
回路１３にＶreg が入力され、ハイサイドＩＧＢＴ３ａ
がドライブ状態となり、Ｖssは所定の電位（通常、６０
０Ｖ程度）まで上昇する。
イドドライブ信号が時刻ｔ１で“Ｈ”レベルになると、
エッジパルス回路１７はハイサイドドライブ信号の立上
がりによりＯＮパルスを発生する。このＯＮパルスは、
ｎ型ＭＯＳトランジスタ９のゲートに入力され、このｎ
型ＭＯＳトランジスタ９は導通状態となる。この時、ｐ
型ＭＯＳトランジスタ５のゲートはｎ型ＭＯＳトランジ
スタを介してＧＮＤに接続されるので、ｐ型ＭＯＳトラ
ンジスタ５は導通状態となる。これにより、ドライバー
回路１３にＶreg が入力され、ハイサイドＩＧＢＴ３ａ
がドライブ状態となり、Ｖssは所定の電位（通常、６０
０Ｖ程度）まで上昇する。
【０００７】次に、Ｖssが所定の電位に十分立ち上がっ
た後、ハイサイドドライブ信号が時刻ｔ２で“Ｌ”レベ
ルになると、エッジパルス回路１７はハイサイドドライ
ブ信号の立下がりによりＯＦＦパルスを発生する。この
ＯＦＦパルスは、ｎ型ＭＯＳトランジスタ１１のゲート
に入力され、このｎ型ＭＯＳトランジスタ１１は導通状
態となる。これにより、ドライバー回路１３は、Ｖreg
が入力され、ハイサイドＩＧＢＴ３ａのドライブ状態は
解除される。
た後、ハイサイドドライブ信号が時刻ｔ２で“Ｌ”レベ
ルになると、エッジパルス回路１７はハイサイドドライ
ブ信号の立下がりによりＯＦＦパルスを発生する。この
ＯＦＦパルスは、ｎ型ＭＯＳトランジスタ１１のゲート
に入力され、このｎ型ＭＯＳトランジスタ１１は導通状
態となる。これにより、ドライバー回路１３は、Ｖreg
が入力され、ハイサイドＩＧＢＴ３ａのドライブ状態は
解除される。
【０００８】このようなハイサイド側の動作により、時
刻ｔ１から時刻ｔ２の間は、Ｖss（Ｖout ）は所定の電
位を出力する。
刻ｔ１から時刻ｔ２の間は、Ｖss（Ｖout ）は所定の電
位を出力する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ゲートドライバーでは、負荷としてインダクター素子を
使用する場合が多いため、Ｖssは急激な変化をしてしま
い、その急激な立上がり及び立下がりにより誤動作が起
きるという不具合があった。
ゲートドライバーでは、負荷としてインダクター素子を
使用する場合が多いため、Ｖssは急激な変化をしてしま
い、その急激な立上がり及び立下がりにより誤動作が起
きるという不具合があった。
【００１０】図４は、ハイサイド側の動作を示す他のタ
イミングチャートであるが、ダイオード１９やｎ型ＭＯ
Ｓトランジスタ９等に寄生する寄生容量に充電電流が流
れているので、それにより、ｐ型ＭＯＳトランジスタ５
あるいは７のゲートに“Ｌ”レベル（誤パルス）が疑似
的に入力されたことになる。従って、ＯＮパルスあるい
はＯＦＦパルスが発生していないにもかかわらず、ｐ型
ＭＯＳトランジスタ５あるいは７が導通状態となってし
まい、結果として、このゲートドライバーは誤動作を起
こしてしまうのである。
イミングチャートであるが、ダイオード１９やｎ型ＭＯ
Ｓトランジスタ９等に寄生する寄生容量に充電電流が流
れているので、それにより、ｐ型ＭＯＳトランジスタ５
あるいは７のゲートに“Ｌ”レベル（誤パルス）が疑似
的に入力されたことになる。従って、ＯＮパルスあるい
はＯＦＦパルスが発生していないにもかかわらず、ｐ型
ＭＯＳトランジスタ５あるいは７が導通状態となってし
まい、結果として、このゲートドライバーは誤動作を起
こしてしまうのである。
【００１１】この誤パルスの発生は、上述したように、
ｐ型ＭＯＳトランジスタ５、７どちらにも起こり得る
が、例えば、図５（ａ）に示すように、ｐ型ＭＯＳトラ
ンジスタ５に発生する誤パルスとｐ型ＭＯＳトランジス
タ７に発生する誤パルスとが全く同じ幅、かつ、同じタ
イミングであれば、ラッチ回路等により除去できるが、
このような場合は現実にはほとんど起こらない。例え
ば、ハイサイド側がドライブ状態である時に図５（ｂ）
に示すような誤パルスが入力されると、斜線の部分で誤
パルスが検出されるので、ＯＦＦパルスが入力されてい
ないにもかかわらずドライブ状態を停止してしまうとい
う誤動作が起きてしまう。また、同様にハイサイド側が
ドライブ状態である時に図５（ｃ）に示すような誤パル
スが入力されると、最初にｐ型ＭＯＳトランジスタ７に
発生する誤パルスの斜線の部分が検出され、次にｐ型Ｍ
ＯＳトランジスタ５に発生する誤パルスの斜線の部分が
検出されるので、結局、ドライブ状態から一度停止状態
になり、再度ドライブ状態になるという誤動作が起きて
しまうのである。
ｐ型ＭＯＳトランジスタ５、７どちらにも起こり得る
が、例えば、図５（ａ）に示すように、ｐ型ＭＯＳトラ
ンジスタ５に発生する誤パルスとｐ型ＭＯＳトランジス
タ７に発生する誤パルスとが全く同じ幅、かつ、同じタ
イミングであれば、ラッチ回路等により除去できるが、
このような場合は現実にはほとんど起こらない。例え
ば、ハイサイド側がドライブ状態である時に図５（ｂ）
に示すような誤パルスが入力されると、斜線の部分で誤
パルスが検出されるので、ＯＦＦパルスが入力されてい
ないにもかかわらずドライブ状態を停止してしまうとい
う誤動作が起きてしまう。また、同様にハイサイド側が
ドライブ状態である時に図５（ｃ）に示すような誤パル
スが入力されると、最初にｐ型ＭＯＳトランジスタ７に
発生する誤パルスの斜線の部分が検出され、次にｐ型Ｍ
ＯＳトランジスタ５に発生する誤パルスの斜線の部分が
検出されるので、結局、ドライブ状態から一度停止状態
になり、再度ドライブ状態になるという誤動作が起きて
しまうのである。
【００１２】本発明は上記事情に鑑みて成されたもので
あり、その目的は、出力をフローティング電位とするブ
ートストラップ回路に使用され、Ｖssの急激な上昇に伴
う誤パルスの発生による誤動作を防止することができる
レベルシフト回路を提供することである。
あり、その目的は、出力をフローティング電位とするブ
ートストラップ回路に使用され、Ｖssの急激な上昇に伴
う誤パルスの発生による誤動作を防止することができる
レベルシフト回路を提供することである。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、出力をフローティング電位とするブート
ストラップ回路に使用されるレベルシフト回路におい
て、第１の電源と前記フローティング電位との間に直列
接続された第１のｐ型ＭＯＳトランジスタと第１のｎ型
ＭＯＳトランジスタから構成されるインバータ回路と、
前記第１のｎ型ＭＯＳトランジスタのゲートとソースと
の間に接続される定電流源と、前記インバータ回路の入
力と前記第２の電源との間に接続される第２のｎ型ＭＯ
Ｓトランジスタとを有し、前記定電流源の供給する電流
Ｉthは、前記インバータ回路のしきい値電流に設定さ
れ、かつ、前記フローティング電位の急激な変化により
前記インバータ回路の入力に発生する電流をＩp 、前記
第２のｎ型ＭＯＳトランジスタが導通状態の時に前記イ
ンバータ回路の入力に流れる電流をＩDon としたとき、
次の不等式 Ｉp ＜Ｉth＜ＩDon を満たすことを特徴とする。
めに本発明は、出力をフローティング電位とするブート
ストラップ回路に使用されるレベルシフト回路におい
て、第１の電源と前記フローティング電位との間に直列
接続された第１のｐ型ＭＯＳトランジスタと第１のｎ型
ＭＯＳトランジスタから構成されるインバータ回路と、
前記第１のｎ型ＭＯＳトランジスタのゲートとソースと
の間に接続される定電流源と、前記インバータ回路の入
力と前記第２の電源との間に接続される第２のｎ型ＭＯ
Ｓトランジスタとを有し、前記定電流源の供給する電流
Ｉthは、前記インバータ回路のしきい値電流に設定さ
れ、かつ、前記フローティング電位の急激な変化により
前記インバータ回路の入力に発生する電流をＩp 、前記
第２のｎ型ＭＯＳトランジスタが導通状態の時に前記イ
ンバータ回路の入力に流れる電流をＩDon としたとき、
次の不等式 Ｉp ＜Ｉth＜ＩDon を満たすことを特徴とする。
【００１４】上記構成によれば、Ｉp 、Ｉth及びＩDon
の大小関係を上記のように設定するので、フローティン
グ電位の急激な変化による誤動作を防止することができ
る。
の大小関係を上記のように設定するので、フローティン
グ電位の急激な変化による誤動作を防止することができ
る。
【００１５】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００１６】図１は、本発明の実施の形態に係るレベル
シフト回路を備えたブートストラップ構造のゲートドラ
イバーの構成を示す図である。なお、従来例の図３と同
一部分には同一符号を付している。
シフト回路を備えたブートストラップ構造のゲートドラ
イバーの構成を示す図である。なお、従来例の図３と同
一部分には同一符号を付している。
【００１７】このゲートドライバーは、レベルシフト回
路１を有し、従来例の図３に示したゲートドライバーと
同様に、ローサイドドライブ信号とハイサイドドライブ
信号を交互に入力し、ハイサイドＩＧＢＴ３ａとローサ
イドＩＧＢＴ３ｂを交互にドライブさせるものである。
このゲートドライバーでは、フローティング電位ＶSSを
持つブートストラップ構造とすることにより、ＶssとＶ
reg とは一定の電位差で常に振幅するので、Ｖss−Ｖ
reg 間の素子は高耐圧である必要はないのである。従っ
て、このゲートドライバーは、高耐圧ＩＣであるが、す
べての素子を高耐圧にする必要はないので、チップサイ
ズは大きくならず、コストアップの上昇を抑えることが
できる。
路１を有し、従来例の図３に示したゲートドライバーと
同様に、ローサイドドライブ信号とハイサイドドライブ
信号を交互に入力し、ハイサイドＩＧＢＴ３ａとローサ
イドＩＧＢＴ３ｂを交互にドライブさせるものである。
このゲートドライバーでは、フローティング電位ＶSSを
持つブートストラップ構造とすることにより、ＶssとＶ
reg とは一定の電位差で常に振幅するので、Ｖss−Ｖ
reg 間の素子は高耐圧である必要はないのである。従っ
て、このゲートドライバーは、高耐圧ＩＣであるが、す
べての素子を高耐圧にする必要はないので、チップサイ
ズは大きくならず、コストアップの上昇を抑えることが
できる。
【００１８】上述したように、本実施の形態のゲートド
ライバーは、機能的には図３に示す従来のゲートドライ
バーと同一であり、ただ異なる点は、ｐ型ＭＯＳトラン
ジスタ５を、カレントミラー構造を構成するｐ型ＭＯＳ
トランジスタ２１と２３、インバータを構成するｐ型Ｍ
ＯＳトランジスタ２７とｎ型ＭＯＳトランジスタ２９、
及び、前記インバータのしきい値電流Ｉthを供給する定
電流源２５に置き換え、ｐ型ＭＯＳトランジスタ７を、
カレントミラー構造を構成するｐ型ＭＯＳトランジスタ
３１と３３、インバータを構成するｐ型ＭＯＳトランジ
スタ３７とｎ型ＭＯＳトランジスタ３９、及び、前記イ
ンバータのしきい値電流Ｉthを供給する定電流源３５に
置き換えた点である。
ライバーは、機能的には図３に示す従来のゲートドライ
バーと同一であり、ただ異なる点は、ｐ型ＭＯＳトラン
ジスタ５を、カレントミラー構造を構成するｐ型ＭＯＳ
トランジスタ２１と２３、インバータを構成するｐ型Ｍ
ＯＳトランジスタ２７とｎ型ＭＯＳトランジスタ２９、
及び、前記インバータのしきい値電流Ｉthを供給する定
電流源２５に置き換え、ｐ型ＭＯＳトランジスタ７を、
カレントミラー構造を構成するｐ型ＭＯＳトランジスタ
３１と３３、インバータを構成するｐ型ＭＯＳトランジ
スタ３７とｎ型ＭＯＳトランジスタ３９、及び、前記イ
ンバータのしきい値電流Ｉthを供給する定電流源３５に
置き換えた点である。
【００１９】以下、本実施の形態に係るゲートドライバ
ーの動作について図４、図５を用いて説明する。ここで
も、従来例と同様に、ローサイド側とハイサイド側の各
動作は同一であるので、ハイサイド側の動作のみを説明
する。
ーの動作について図４、図５を用いて説明する。ここで
も、従来例と同様に、ローサイド側とハイサイド側の各
動作は同一であるので、ハイサイド側の動作のみを説明
する。
【００２０】図４は、ハイサイド側の動作を示すタイミ
ングチャートである。
ングチャートである。
【００２１】このゲートドライバーでは、まず、ハイサ
イドドライブ信号が時刻ｔ１で“Ｈ”レベルになると、
エッジパルス回路１７はハイサイドドライブ信号の立上
がりによりＯＮパルスを発生する。このＯＮパルスは、
ｎ型ＭＯＳトランジスタ９のゲートに入力され、このｎ
型ＭＯＳトランジスタ９は導通状態となる。これによ
り、ｐ型ＭＯＳトランジスタ２１はｎ型ＭＯＳトランジ
スタ９を介してＧＮＤに接続されるので、一定電流Ｉ
Don が流れる。ｐ型ＭＯＳトランジスタ２１とｐ型ＭＯ
Ｓトランジスタ２３は、カレントミラー構造を構成して
いるので、２つのトランジスタが同一特性であれば、ｐ
型ＭＯＳトランジスタ２５にも同じＩDon が流れること
になる。この時、ｐ型ＭＯＳトランジスタ２７とｎ型Ｍ
ＯＳトランジスタ２９から構成されるインバータは、定
電流源２５によりｐ型ＭＯＳトランジスタ２７はＯＦＦ
状態、ｎ型ＭＯＳトランジスタ２９はＯＮ状態で、
“Ｌ”レベルを出力しているが、ＩDon が定電流源２５
の供給するＩthよりも大きくなるように設定しておくこ
とにより、ｐ型ＭＯＳトランジスタ２７がＯＮ状態、ｎ
型ＭＯＳトランジスタ２９がＯＦＦ状態となり、前記イ
ンバータは“Ｈ”レベルを出力するようになる。これに
より、ドライバー回路１３にＶreg が入力され、ハイサ
イドＩＧＢＴ３ａがドライブ状態となり、Ｖssは所定の
電位（通常、６００Ｖ程度）まで上昇する。
イドドライブ信号が時刻ｔ１で“Ｈ”レベルになると、
エッジパルス回路１７はハイサイドドライブ信号の立上
がりによりＯＮパルスを発生する。このＯＮパルスは、
ｎ型ＭＯＳトランジスタ９のゲートに入力され、このｎ
型ＭＯＳトランジスタ９は導通状態となる。これによ
り、ｐ型ＭＯＳトランジスタ２１はｎ型ＭＯＳトランジ
スタ９を介してＧＮＤに接続されるので、一定電流Ｉ
Don が流れる。ｐ型ＭＯＳトランジスタ２１とｐ型ＭＯ
Ｓトランジスタ２３は、カレントミラー構造を構成して
いるので、２つのトランジスタが同一特性であれば、ｐ
型ＭＯＳトランジスタ２５にも同じＩDon が流れること
になる。この時、ｐ型ＭＯＳトランジスタ２７とｎ型Ｍ
ＯＳトランジスタ２９から構成されるインバータは、定
電流源２５によりｐ型ＭＯＳトランジスタ２７はＯＦＦ
状態、ｎ型ＭＯＳトランジスタ２９はＯＮ状態で、
“Ｌ”レベルを出力しているが、ＩDon が定電流源２５
の供給するＩthよりも大きくなるように設定しておくこ
とにより、ｐ型ＭＯＳトランジスタ２７がＯＮ状態、ｎ
型ＭＯＳトランジスタ２９がＯＦＦ状態となり、前記イ
ンバータは“Ｈ”レベルを出力するようになる。これに
より、ドライバー回路１３にＶreg が入力され、ハイサ
イドＩＧＢＴ３ａがドライブ状態となり、Ｖssは所定の
電位（通常、６００Ｖ程度）まで上昇する。
【００２２】次に、Ｖssが所定の電位に十分立ち上がっ
た後、ハイサイドドライブ信号が時刻ｔ２で“Ｌ”レベ
ルになると、エッジパルス回路１７はハイサイドドライ
ブ信号の立下がりによりＯＦＦパルスを発生する。この
ＯＦＦパルスは、ｎ型ＭＯＳトランジスタ１１のゲート
に入力され、このｎ型ＭＯＳトランジスタ１１は導通状
態となる。これにより、ＯＮパルスの場合と同様にし
て、ドライバー回路１３にはＶreg が入力され、ハイサ
イドＩＧＢＴ３ａのドライブ状態は解除される。
た後、ハイサイドドライブ信号が時刻ｔ２で“Ｌ”レベ
ルになると、エッジパルス回路１７はハイサイドドライ
ブ信号の立下がりによりＯＦＦパルスを発生する。この
ＯＦＦパルスは、ｎ型ＭＯＳトランジスタ１１のゲート
に入力され、このｎ型ＭＯＳトランジスタ１１は導通状
態となる。これにより、ＯＮパルスの場合と同様にし
て、ドライバー回路１３にはＶreg が入力され、ハイサ
イドＩＧＢＴ３ａのドライブ状態は解除される。
【００２３】次に、従来の問題であったＶssが急激な変
化した場合の動作について説明する。
化した場合の動作について説明する。
【００２４】図５は、ハイサイド側の動作を示す他のタ
イミングチャートであるが、ダイオード１９やｎ型ＭＯ
Ｓトランジスタ９等に寄生する寄生容量に充電電流Ｉp
が流れてしまう。それにより、ｐ型ＭＯＳトランジスタ
２１を介してｐ型ＭＯＳトランジスタ２３にも同じＩp
が流れることになるが、本発明は、上記ＩthをＩp より
も大きな値に予め設定しておくことにより、このＩp で
は、ｐ型ＭＯＳトランジスタ２７はＯＦＦ状態が、ｎ型
ＭＯＳトランジスタ２９はＯＮ状態が維持されることに
なり、前記インバータが“Ｈ”レベルを出力することは
ないのである。このようにして、従来の誤動作を防止す
ることができる。
イミングチャートであるが、ダイオード１９やｎ型ＭＯ
Ｓトランジスタ９等に寄生する寄生容量に充電電流Ｉp
が流れてしまう。それにより、ｐ型ＭＯＳトランジスタ
２１を介してｐ型ＭＯＳトランジスタ２３にも同じＩp
が流れることになるが、本発明は、上記ＩthをＩp より
も大きな値に予め設定しておくことにより、このＩp で
は、ｐ型ＭＯＳトランジスタ２７はＯＦＦ状態が、ｎ型
ＭＯＳトランジスタ２９はＯＮ状態が維持されることに
なり、前記インバータが“Ｈ”レベルを出力することは
ないのである。このようにして、従来の誤動作を防止す
ることができる。
【００２５】ここで、上記寄生容量への充電電流Ｉ
p は、以下の式で表わすことができる。
p は、以下の式で表わすことができる。
【数１】Ｉp ＝Ｃpt・（ｄＶss／ｄｔ）＝Ｃpt・（△Ｖ
ss／△ｔ） なお、Ｃptはダイオード１９やｎ型ＭＯＳトランジスタ
９等に寄生する寄生容量、ｄｔ（△ｔ）は充電時間であ
る。
ss／△ｔ） なお、Ｃptはダイオード１９やｎ型ＭＯＳトランジスタ
９等に寄生する寄生容量、ｄｔ（△ｔ）は充電時間であ
る。
【００２６】Ｃpt＝１０pF、△Ｖss＝６００Ｖ、△ｔ＝
１μs とすれば、 Ｉp ＝１０pF・（６００Ｖ／１μs ）＝６mA と求めることができる。従って、Ｉth＝１２mA、ＩDon
＝２０mAとすれば、十分にマージンをとることができ、
誤パルスの発生による誤動作を防止することができる。
１μs とすれば、 Ｉp ＝１０pF・（６００Ｖ／１μs ）＝６mA と求めることができる。従って、Ｉth＝１２mA、ＩDon
＝２０mAとすれば、十分にマージンをとることができ、
誤パルスの発生による誤動作を防止することができる。
【００２７】また、現実的には、Ｉthはあまり大きくす
ることができないので、カレントミラー構造を構成する
ｐ型ＭＯＳトランジスタ２１と２３（３１と３３）の電
流比をｎ：１とすることにより、ｐ型ＭＯＳトランジス
タ２３に流れる電流をＩDonあるいはＩp の１／ｎと
し、Ｉthを小さくすることが可能である。そして、これ
により、消費電力の低減を図ることができる。
ることができないので、カレントミラー構造を構成する
ｐ型ＭＯＳトランジスタ２１と２３（３１と３３）の電
流比をｎ：１とすることにより、ｐ型ＭＯＳトランジス
タ２３に流れる電流をＩDonあるいはＩp の１／ｎと
し、Ｉthを小さくすることが可能である。そして、これ
により、消費電力の低減を図ることができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
出力をフローティング電位とするブートストラップ回路
において、フローティング電位の急激な変化に対しての
回路の誤動作を防止することができる。
出力をフローティング電位とするブートストラップ回路
において、フローティング電位の急激な変化に対しての
回路の誤動作を防止することができる。
【図１】本発明の実施の形態に係るレベルシフト回路を
備えたブートストラップ構造のゲートドライバーの構成
を示す図である。
備えたブートストラップ構造のゲートドライバーの構成
を示す図である。
【図２】従来のブートストラップ構造ゲートドライバー
の構成を示す図である。
の構成を示す図である。
【図３】図１及び図２に示すゲートドライバーのハイサ
イド側の動作を示すタイミングチャートを示す図であ
る。
イド側の動作を示すタイミングチャートを示す図であ
る。
【図４】図１及び図２に示すゲートドライバーのハイサ
イド側の動作を示す他のタイミングチャートを示す図で
ある。
イド側の動作を示す他のタイミングチャートを示す図で
ある。
【図５】図２に示すゲートドライバーにおける誤パルス
の発生パターンを示す図である。
の発生パターンを示す図である。
１ レベルシフト回路 ３ａ ハイサイドＩＧＢＴ ３ｂ ローサイドＩＧＢＴ ５、７ ｐ型ＭＯＳトランジスタ ９、１１ ｎ型ＭＯＳトランジスタ １３ ハイサイドドライバー回路 １５ ローサイドドライバー回路 １７ エッジパルス回路 １９ ダイオード ２１、２３、３１、３３ カレントミラー構造を構成す
るｐ型ＭＯＳトランジスタ ２５、３５ 定電流源 ２７、３７ インバータを構成するｐ型ＭＯＳトランジ
スタ ２９、３９ インバータを構成するｎ型ＭＯＳトランジ
スタ
るｐ型ＭＯＳトランジスタ ２５、３５ 定電流源 ２７、３７ インバータを構成するｐ型ＭＯＳトランジ
スタ ２９、３９ インバータを構成するｎ型ＭＯＳトランジ
スタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 晃 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (2)
- 【請求項１】 出力をフローティング電位とするブート
ストラップ回路に使用されるレベルシフト回路におい
て、 第１の電源と前記フローティング電位との間に直列接続
された第１のｐ型ＭＯＳトランジスタと第１のｎ型ＭＯ
Ｓトランジスタから構成されるインバータ回路と、 前記第１のｎ型ＭＯＳトランジスタのゲートとソースと
の間に接続される定電流源と、 前記インバータ回路の入力と前記第２の電源との間に接
続される第２のｎ型ＭＯＳトランジスタとを有し、 前記定電流源の供給する電流Ｉthは、前記インバータ回
路のしきい値電流に設定され、かつ、前記フローティン
グ電位の急激な変化により前記インバータ回路の入力に
発生する電流をＩp 、前記第２のｎ型ＭＯＳトランジス
タが導通状態の時に前記インバータ回路の入力に流れる
電流をＩDon としたとき、次の不等式 Ｉp ＜Ｉth＜ＩDon を満たすことを特徴とするレベルシフト回路。 - 【請求項２】 前記レベルシフト回路が、さらに、前記
インバータ回路の入力と前記第２のｎ型ＭＯＳトランジ
スタとの間に接続されたカレントミラー構造を構成する
第２及び第３のｐ型ＭＯＳトランジスタを有し、 前記第２のｐ型ＭＯＳトランジスタと前記第３のｐ型Ｍ
ＯＳトランジスタのチャネル寸法比がｎ：１であること
を特徴とする請求項１記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035120A JPH09232929A (ja) | 1996-02-22 | 1996-02-22 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035120A JPH09232929A (ja) | 1996-02-22 | 1996-02-22 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232929A true JPH09232929A (ja) | 1997-09-05 |
Family
ID=12433079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035120A Pending JPH09232929A (ja) | 1996-02-22 | 1996-02-22 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015154197A (ja) * | 2014-02-13 | 2015-08-24 | 株式会社デンソー | スイッチング素子駆動装置 |
| US9722601B2 (en) | 2014-08-26 | 2017-08-01 | Rohm Co., Ltd. | Gate driving circuit of high-side transistor, switching output circuit, inverter device, and electronic device |
-
1996
- 1996-02-22 JP JP8035120A patent/JPH09232929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015154197A (ja) * | 2014-02-13 | 2015-08-24 | 株式会社デンソー | スイッチング素子駆動装置 |
| US9722601B2 (en) | 2014-08-26 | 2017-08-01 | Rohm Co., Ltd. | Gate driving circuit of high-side transistor, switching output circuit, inverter device, and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020716 |