JPH09232945A - 分周器、リングカウンタ及びｐｌｌ回路 - Google Patents
分周器、リングカウンタ及びｐｌｌ回路Info
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- JPH09232945A JPH09232945A JP8038270A JP3827096A JPH09232945A JP H09232945 A JPH09232945 A JP H09232945A JP 8038270 A JP8038270 A JP 8038270A JP 3827096 A JP3827096 A JP 3827096A JP H09232945 A JPH09232945 A JP H09232945A
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- flop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 通信分野などの高速なデータ転送器に用いら
れる分周器，リングカウンタ及びＰＬＬ回路の改善に関
する。 【解決手段】 入力クロックＣＫを２分周するフリップ
フロップ１１と、分周クロックＣＫ／２の位相を制御す
る位相制御信号Ｐを、入力クロックＣＫの立上がりに同
期して出力するラッチ素子１２と、フリップフロップ１
１の出力とラッチ素子１２の出力との論理演算をし、そ
の結果を分周クロックＣＫ／２として出力する二入力の
論理素子１３を備えたことを特徴とする２分周の分周
器。
れる分周器，リングカウンタ及びＰＬＬ回路の改善に関
する。 【解決手段】 入力クロックＣＫを２分周するフリップ
フロップ１１と、分周クロックＣＫ／２の位相を制御す
る位相制御信号Ｐを、入力クロックＣＫの立上がりに同
期して出力するラッチ素子１２と、フリップフロップ１
１の出力とラッチ素子１２の出力との論理演算をし、そ
の結果を分周クロックＣＫ／２として出力する二入力の
論理素子１３を備えたことを特徴とする２分周の分周
器。
Description
【０００１】
【発明の属する技術分野】本発明は分周器，リングカウ
ンタ及びＰＬＬ（Phase locked loop）回路に関し、よ
り詳しくは、通信分野などの高速なデータ転送器に用い
られる分周器，リングカウンタ及びＰＬＬ回路の改善に
関する。
ンタ及びＰＬＬ（Phase locked loop）回路に関し、よ
り詳しくは、通信分野などの高速なデータ転送器に用い
られる分周器，リングカウンタ及びＰＬＬ回路の改善に
関する。
【０００２】
【従来の技術】以下で、従来例に係る分周器について説
明する。例えば通信分野においては、入力クロックに基
づいて符号化されたシリアルデータを分周したのちにパ
ラレルデータに変換している。この分周器には、一般に
図８（ａ）に示すようなＴ型フリップフロップ（Ｔ−Ｆ
Ｆ）が用いられている。
明する。例えば通信分野においては、入力クロックに基
づいて符号化されたシリアルデータを分周したのちにパ
ラレルデータに変換している。この分周器には、一般に
図８（ａ）に示すようなＴ型フリップフロップ（Ｔ−Ｆ
Ｆ）が用いられている。
【０００３】図示されている分周器は、２つのＤ型フリ
ップフロップＦＦ１，ＦＦ２が直列接続されている４分
周の分周器である。入力クロックＣＬＫが前段のフリッ
プフロップＦＦ１に入力されると、図８（ｂ）に示すよ
うに後段のフリップフロップＦＦ２の出力波形は元のク
ロックの４倍の周期に分周される。しかし、初期状態に
おいてフリップフロップＦＦ１，ＦＦ２に保持されてい
るデータは不定であって、このデータの保持状態によっ
て出力される分周波形の位相がずれてしまうという問題
があった。
ップフロップＦＦ１，ＦＦ２が直列接続されている４分
周の分周器である。入力クロックＣＬＫが前段のフリッ
プフロップＦＦ１に入力されると、図８（ｂ）に示すよ
うに後段のフリップフロップＦＦ２の出力波形は元のク
ロックの４倍の周期に分周される。しかし、初期状態に
おいてフリップフロップＦＦ１，ＦＦ２に保持されてい
るデータは不定であって、このデータの保持状態によっ
て出力される分周波形の位相がずれてしまうという問題
があった。
【０００４】図８（ｂ）〜（ｅ）にデータの保持状態と
出力波形の位相との関係が示されている。すなわちフリ
ップフロップＦＦ１，ＦＦ２に保持されているデータが
それぞれ（０，０）の場合には図８（ｂ）に示すような
分周波形になるが、保持されているデータが（０，１）
の場合には同図（ｃ）に示すように同図（ｂ）の波形が
反転した波形が出力され、保持されているデータが
（１，０）の場合には同図（ｄ），（１，１）の場合に
は同図（ｅ）のような位相が異なる波形がそれぞれ出力
されることになる。
出力波形の位相との関係が示されている。すなわちフリ
ップフロップＦＦ１，ＦＦ２に保持されているデータが
それぞれ（０，０）の場合には図８（ｂ）に示すような
分周波形になるが、保持されているデータが（０，１）
の場合には同図（ｃ）に示すように同図（ｂ）の波形が
反転した波形が出力され、保持されているデータが
（１，０）の場合には同図（ｄ），（１，１）の場合に
は同図（ｅ）のような位相が異なる波形がそれぞれ出力
されることになる。
【０００５】このように、フリップフロップＦＦ１，Ｆ
Ｆ２の初期状態によって４種類の位相を有する波形が出
力されてしまい、これを外部から制御して所定の位相に
することは容易ではない。かりに以上のような分周器を
図９（ａ）に示すような高速のシリアル／パラレル変換
回路に適用すると、分周器の初期状態により出力される
データが４種類出力されてしまうことになる。この問題
について以下で図９〜図１１を参照しながら簡単に説明
する。
Ｆ２の初期状態によって４種類の位相を有する波形が出
力されてしまい、これを外部から制御して所定の位相に
することは容易ではない。かりに以上のような分周器を
図９（ａ）に示すような高速のシリアル／パラレル変換
回路に適用すると、分周器の初期状態により出力される
データが４種類出力されてしまうことになる。この問題
について以下で図９〜図１１を参照しながら簡単に説明
する。
【０００６】図９（ａ）において、ＢＢは分周回路であ
り、入力クロックＣＬＫを４分周した分周クロックＣＬ
Ｋ／４を出力する。この分周クロック信号ＣＬＫ／４
は、４つのＤ型フリップフロップ（Ｄ−ＦＦ）１１１〜
１１４のクロック入力端子Ｃｋに入力される。同時に入
力クロック信号ＣＬＫは、４つのＤ−ＦＦ１０１〜１０
４のクロック入力端子Ｃｋに入力されている。
り、入力クロックＣＬＫを４分周した分周クロックＣＬ
Ｋ／４を出力する。この分周クロック信号ＣＬＫ／４
は、４つのＤ型フリップフロップ（Ｄ−ＦＦ）１１１〜
１１４のクロック入力端子Ｃｋに入力される。同時に入
力クロック信号ＣＬＫは、４つのＤ−ＦＦ１０１〜１０
４のクロック入力端子Ｃｋに入力されている。
【０００７】この４つのＤ−ＦＦ１０１〜１０４は４段
のシフトレジスタを構成しており、シリアルデータＤａ
ｔａはＤ−ＦＦ１０１に入力されると、このシフトレジ
スタに順次供給される。４つのＤ−ＦＦ１０１〜１０４
の出力端子Ｑのそれぞれの出力は、４つのＤ−ＦＦ１１
１〜１１４のそれぞれの入力端子Ｄに供給される。この
４つのＤ−ＦＦ１１１〜１１４は、分周クロック信号Ｃ
ＬＫ／４の立上がりに同期してデータを取り込んで出力
する。こうしてシリアルデータはパラレルデータに変換
される。
のシフトレジスタを構成しており、シリアルデータＤａ
ｔａはＤ−ＦＦ１０１に入力されると、このシフトレジ
スタに順次供給される。４つのＤ−ＦＦ１０１〜１０４
の出力端子Ｑのそれぞれの出力は、４つのＤ−ＦＦ１１
１〜１１４のそれぞれの入力端子Ｄに供給される。この
４つのＤ−ＦＦ１１１〜１１４は、分周クロック信号Ｃ
ＬＫ／４の立上がりに同期してデータを取り込んで出力
する。こうしてシリアルデータはパラレルデータに変換
される。
【０００８】上記回路では、以上述べたように、分周器
ＢＢの分周クロック信号ＣＬＫ／４の立上がりに同期し
てデータを取り込んでいるので、この分周クロック信号
ＣＬＫ／４の位相がずれると変換されるデータの配列も
異なる。図９（ｂ），図１０（ａ），（ｂ），図１１は
この分周器を構成するフリップフロップＦＦ１，ＦＦ２
の保持するデータの初期値の違いによる変換データの配
列の状況を説明する図である。
ＢＢの分周クロック信号ＣＬＫ／４の立上がりに同期し
てデータを取り込んでいるので、この分周クロック信号
ＣＬＫ／４の位相がずれると変換されるデータの配列も
異なる。図９（ｂ），図１０（ａ），（ｂ），図１１は
この分周器を構成するフリップフロップＦＦ１，ＦＦ２
の保持するデータの初期値の違いによる変換データの配
列の状況を説明する図である。
【０００９】図９（ｂ）はフリップフロップＦＦ１，Ｆ
Ｆ２の初期値が（０，０），図１０（ａ）はフリップフ
ロップＦＦ１，ＦＦ２の初期値が（０，１），同図
（ｂ）はフリップフロップＦＦ１，ＦＦ２の初期値が
（１，０），図１１はフリップフロップＦＦ１，ＦＦ２
の初期値が（１，１）の場合をそれぞれ示す。このよう
にして、分周器のフリップフロップＦＦ１，ＦＦ２のデ
ータの初期値により、変換されるパラレルデータのデー
タ配列はやはり４種類あることになる。
Ｆ２の初期値が（０，０），図１０（ａ）はフリップフ
ロップＦＦ１，ＦＦ２の初期値が（０，１），同図
（ｂ）はフリップフロップＦＦ１，ＦＦ２の初期値が
（１，０），図１１はフリップフロップＦＦ１，ＦＦ２
の初期値が（１，１）の場合をそれぞれ示す。このよう
にして、分周器のフリップフロップＦＦ１，ＦＦ２のデ
ータの初期値により、変換されるパラレルデータのデー
タ配列はやはり４種類あることになる。
【００１０】このようにして、分周器ＢＢのフリップフ
ロップＦＦ１，ＦＦ２の初期状態によっては所定のデー
タの配列が得られないので、この回路の後段にデータを
並べ変える回路を設ける必要があり、分周クロック信号
の位相を外部で容易に制御できないという問題があっ
た。この問題を解決すべく、図１２（ａ）に示すような
回路が本発明の発明者などによって提案されている。
（特開平２−２８５７１５） これは、図１２（ａ）に示すように、Ｄ型フリップフロ
ップＦＦ１の出力とＤ型フリップフロップＦＦ２の入力
との間に排他的論理和（以下ＥＸ−ＯＲと記す）回路Ｅ
Ｘ１を接続し、フリップフロップＦＦ２の出力にＥＸ−
ＯＲ回路ＥＸ２を接続し、これらを位相制御信号Ｐ１，
Ｐ２で外部から制御することで、位相のずれを是正して
所定の位相の波形を出力する回路である。
ロップＦＦ１，ＦＦ２の初期状態によっては所定のデー
タの配列が得られないので、この回路の後段にデータを
並べ変える回路を設ける必要があり、分周クロック信号
の位相を外部で容易に制御できないという問題があっ
た。この問題を解決すべく、図１２（ａ）に示すような
回路が本発明の発明者などによって提案されている。
（特開平２−２８５７１５） これは、図１２（ａ）に示すように、Ｄ型フリップフロ
ップＦＦ１の出力とＤ型フリップフロップＦＦ２の入力
との間に排他的論理和（以下ＥＸ−ＯＲと記す）回路Ｅ
Ｘ１を接続し、フリップフロップＦＦ２の出力にＥＸ−
ＯＲ回路ＥＸ２を接続し、これらを位相制御信号Ｐ１，
Ｐ２で外部から制御することで、位相のずれを是正して
所定の位相の波形を出力する回路である。
【００１１】この回路において、当初はフリップフロッ
プＦＦ１，ＦＦ２に保持されていたデータが（０，０）
であってかつ位相制御端子から位相制御信号（０，０）
が入力されていたが、これでは所定の波形が得られない
ので位相制御信号Ｐ１，Ｐ２を（０，１）に切替えて所
定の波形を得ようとした場合について考える。このとき
“０”から“１”に切り替わる位相制御信号Ｐ２が、同
図（ｃ）に示すように時刻ｔで切り替わるので、フリッ
プフロップＦＦ２の出力がこの時点で反転する。このよ
うにして位相の制御を位相制御信号Ｐ１，Ｐ２でするこ
とができる。
プＦＦ１，ＦＦ２に保持されていたデータが（０，０）
であってかつ位相制御端子から位相制御信号（０，０）
が入力されていたが、これでは所定の波形が得られない
ので位相制御信号Ｐ１，Ｐ２を（０，１）に切替えて所
定の波形を得ようとした場合について考える。このとき
“０”から“１”に切り替わる位相制御信号Ｐ２が、同
図（ｃ）に示すように時刻ｔで切り替わるので、フリッ
プフロップＦＦ２の出力がこの時点で反転する。このよ
うにして位相の制御を位相制御信号Ｐ１，Ｐ２でするこ
とができる。
【００１２】
【発明が解決しようとする課題】しかし、図１２（ａ）
に示す回路においても、以下に示すような問題が生じて
いた。すなわち、当初はフリップフロップＦＦ１，ＦＦ
２に保持されていたデータが（０，０）であってかつ位
相制御端子から位相制御信号（０，０）が入力されてい
たが、これでは所定の波形が得られないので位相制御信
号Ｐ１，Ｐ２を（０，１）に切替えて所定の波形を得よ
うとした場合に、“０”から“１”に切り替わる位相制
御信号Ｐ２が、同図（ｃ）に示すように速やかに立ち上
がれば同図に示すように時刻ｔの時点で出力波形が切り
替わり、なんら問題ないが、入力クロックＣＬＫの周波
数は数ＧＨｚ程度なのに対して位相制御信号Ｐ１，Ｐ２
の周波数は数ＭＨｚ程度と遅いので、実際には同図
（ｄ）に示すように緩やかに立ち上がってしまい、実際
にフリップフロップＦＦ２の波形が切り替わるまでにタ
イムラグがあるので、同図（ｃ）に示すようにはいか
ず、同図（ｄ）に示すように本来のデューティＤＲと異
なる不正なデューティＤＲ′のパルスが出力されてしま
い、これを適用した回路の動作が不安定になってしまう
という問題があった。
に示す回路においても、以下に示すような問題が生じて
いた。すなわち、当初はフリップフロップＦＦ１，ＦＦ
２に保持されていたデータが（０，０）であってかつ位
相制御端子から位相制御信号（０，０）が入力されてい
たが、これでは所定の波形が得られないので位相制御信
号Ｐ１，Ｐ２を（０，１）に切替えて所定の波形を得よ
うとした場合に、“０”から“１”に切り替わる位相制
御信号Ｐ２が、同図（ｃ）に示すように速やかに立ち上
がれば同図に示すように時刻ｔの時点で出力波形が切り
替わり、なんら問題ないが、入力クロックＣＬＫの周波
数は数ＧＨｚ程度なのに対して位相制御信号Ｐ１，Ｐ２
の周波数は数ＭＨｚ程度と遅いので、実際には同図
（ｄ）に示すように緩やかに立ち上がってしまい、実際
にフリップフロップＦＦ２の波形が切り替わるまでにタ
イムラグがあるので、同図（ｃ）に示すようにはいか
ず、同図（ｄ）に示すように本来のデューティＤＲと異
なる不正なデューティＤＲ′のパルスが出力されてしま
い、これを適用した回路の動作が不安定になってしまう
という問題があった。
【００１３】また、別の例として図１３にＰＬＬ回路を
示す。この回路は図１３に示すようにＶＣＯ（Voltage
Controlled Oscilator）１，分周器２，位相比較回路
３，Ｌｏｗパスフィルタ４からなり、出力クロックＰｏ
ｕｔをリファレンスクロックＣＬＫに追従させるように
動作する回路である。この回路において従来の分周器を
用いると、電源投入後の不安定な時期，すなわち分周器
の動作が定常状態になる以前（図１３（ｂ）中「正常動
作範囲」の以前の期間）に位相比較を開始することによ
り、同図（ｂ）に示すように分周器出力においてデュー
ティの不正なクロックが出力されるため、ＰＬＬ出力ク
ロックの波形が不正になってしまうという問題が生じて
いた。
示す。この回路は図１３に示すようにＶＣＯ（Voltage
Controlled Oscilator）１，分周器２，位相比較回路
３，Ｌｏｗパスフィルタ４からなり、出力クロックＰｏ
ｕｔをリファレンスクロックＣＬＫに追従させるように
動作する回路である。この回路において従来の分周器を
用いると、電源投入後の不安定な時期，すなわち分周器
の動作が定常状態になる以前（図１３（ｂ）中「正常動
作範囲」の以前の期間）に位相比較を開始することによ
り、同図（ｂ）に示すように分周器出力においてデュー
ティの不正なクロックが出力されるため、ＰＬＬ出力ク
ロックの波形が不正になってしまうという問題が生じて
いた。
【００１４】本発明は、係る従来例の問題点に鑑みて創
作されたものであり、分周器の位相のずれを是正しつ
つ、不正なデューティのパルスが発生することで生ずる
諸問題を極力抑止することが可能となる分周器の提供を
目的とする。
作されたものであり、分周器の位相のずれを是正しつ
つ、不正なデューティのパルスが発生することで生ずる
諸問題を極力抑止することが可能となる分周器の提供を
目的とする。
【００１５】
【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであって、図１に例示するように、入力
クロックを分周して分周クロックを生成する分周器であ
って、入力クロックを２分周するフリップフロップと、
前記分周クロックの位相を制御する位相制御信号を、前
記入力クロックの立上がりに同期して出力するラッチ素
子と、前記フリップフロップの出力と前記ラッチ素子の
出力との論理演算をし、その結果を分周クロックとして
出力する二入力の論理素子を備えた事を特徴とする２分
周の分周器や、前記フリップフロップはＤ型フリップフ
ロップであって、かつ前記論理素子は排他的論理和ゲー
トであって、前記フリップフロップの出力と前記ラッチ
素子の出力との非排他論理和をとることを特徴とする本
発明に係る分周器や、本発明に係る分周器がｎ個カスケ
ード接続されたことで構成される２n 分周の分周器や、
本発明に係る分周器が搭載されたことを特徴とするリン
グカウンタや、リファレンスクロックに追従するような
ＰＬＬ出力クロックを出力するＰＬＬ回路であって、内
部クロック信号を生成する電圧制御発振器と、前記内部
クロック信号を分周し、ＰＬＬ出力クロックとして出力
する分周器と、前記リファレンスクロックと前記ＰＬＬ
出力クロックとの位相を比較してその結果を前記電圧制
御発振器に出力する位相比較回路とを有し、かつ前記分
周器は本発明に係る分周器からなることを特徴とするＰ
ＬＬ回路により、上記課題を解決するものである。
てなされたものであって、図１に例示するように、入力
クロックを分周して分周クロックを生成する分周器であ
って、入力クロックを２分周するフリップフロップと、
前記分周クロックの位相を制御する位相制御信号を、前
記入力クロックの立上がりに同期して出力するラッチ素
子と、前記フリップフロップの出力と前記ラッチ素子の
出力との論理演算をし、その結果を分周クロックとして
出力する二入力の論理素子を備えた事を特徴とする２分
周の分周器や、前記フリップフロップはＤ型フリップフ
ロップであって、かつ前記論理素子は排他的論理和ゲー
トであって、前記フリップフロップの出力と前記ラッチ
素子の出力との非排他論理和をとることを特徴とする本
発明に係る分周器や、本発明に係る分周器がｎ個カスケ
ード接続されたことで構成される２n 分周の分周器や、
本発明に係る分周器が搭載されたことを特徴とするリン
グカウンタや、リファレンスクロックに追従するような
ＰＬＬ出力クロックを出力するＰＬＬ回路であって、内
部クロック信号を生成する電圧制御発振器と、前記内部
クロック信号を分周し、ＰＬＬ出力クロックとして出力
する分周器と、前記リファレンスクロックと前記ＰＬＬ
出力クロックとの位相を比較してその結果を前記電圧制
御発振器に出力する位相比較回路とを有し、かつ前記分
周器は本発明に係る分周器からなることを特徴とするＰ
ＬＬ回路により、上記課題を解決するものである。
【００１６】引き続いて、本発明の作用効果について以
下で説明する。本発明によれば、図１に例示するよう
に、入力クロックＣＫを分周して分周クロックＣＫ／２
を生成する分周器であって、入力クロックを２分周する
フリップフロップ１１と、分周クロックの位相を制御す
る位相制御信号Ｐを、入力クロックＣＫの立上がりに同
期して出力するラッチ素子１２と、フリップフロップ１
１の出力とラッチ素子１２の出力との論理演算をし、そ
の結果を分周クロックＣＫ／２として出力する二入力の
論理素子１３を備えており、好ましくは、フリップフロ
ップ１１はＤ型フリップフロップ１１であって、かつ論
理素子１３は排他的論理和ゲート１３であって、フリッ
プフロップ１１の出力とラッチ素子１２の出力との非排
他論理和をとっている。
下で説明する。本発明によれば、図１に例示するよう
に、入力クロックＣＫを分周して分周クロックＣＫ／２
を生成する分周器であって、入力クロックを２分周する
フリップフロップ１１と、分周クロックの位相を制御す
る位相制御信号Ｐを、入力クロックＣＫの立上がりに同
期して出力するラッチ素子１２と、フリップフロップ１
１の出力とラッチ素子１２の出力との論理演算をし、そ
の結果を分周クロックＣＫ／２として出力する二入力の
論理素子１３を備えており、好ましくは、フリップフロ
ップ１１はＤ型フリップフロップ１１であって、かつ論
理素子１３は排他的論理和ゲート１３であって、フリッ
プフロップ１１の出力とラッチ素子１２の出力との非排
他論理和をとっている。
【００１７】このため、位相が反転するなどして所定の
位相が得られず、位相制御信号Ｐを例えば“０”から
“１”に切替えることにより論理素子の出力の論理を反
転させて所定の位相を得る際に、図１（ｂ）に示すよう
に、分周クロックＣＫ／２の位相が所定の位相でなかっ
たため、時刻ｔで位相制御信号Ｐを切替えたとすると、
この位相制御信号Ｐは数ＧＨｚの入力クロックＣＫに比
して数ＭＨｚ程度の周波数なので遅く、従来でも説明し
た様にこれが完全に立ち上がるまでにはかなりのタイム
ラグがある。
位相が得られず、位相制御信号Ｐを例えば“０”から
“１”に切替えることにより論理素子の出力の論理を反
転させて所定の位相を得る際に、図１（ｂ）に示すよう
に、分周クロックＣＫ／２の位相が所定の位相でなかっ
たため、時刻ｔで位相制御信号Ｐを切替えたとすると、
この位相制御信号Ｐは数ＧＨｚの入力クロックＣＫに比
して数ＭＨｚ程度の周波数なので遅く、従来でも説明し
た様にこれが完全に立ち上がるまでにはかなりのタイム
ラグがある。
【００１８】しかし実際に閾値を超えて位相制御信号Ｐ
の切替えが有効になる際の時刻をｔ′とすると、従来で
は図１（ｂ）に示すようにこの時刻ｔ′で分周クロック
ＣＫ／２が立ち上がってしまい、不正なデューティｄｒ
のパルスが出力されてしまうという問題があったが、本
実施形態の回路ではラッチ素子１２によって、時刻ｔ′
の直後の入力クロックＣＫの立上がり時である時刻
ｔ′′で、入力クロックＣＫの立上がりに同期して位相
制御信号Ｐを出力しているので、同図（ｂ）に示すよう
に不正なデューティのパルスは出力されず、切替後のデ
ューティＤＲ′は切替前のデューティＤＲと同じであ
る。
の切替えが有効になる際の時刻をｔ′とすると、従来で
は図１（ｂ）に示すようにこの時刻ｔ′で分周クロック
ＣＫ／２が立ち上がってしまい、不正なデューティｄｒ
のパルスが出力されてしまうという問題があったが、本
実施形態の回路ではラッチ素子１２によって、時刻ｔ′
の直後の入力クロックＣＫの立上がり時である時刻
ｔ′′で、入力クロックＣＫの立上がりに同期して位相
制御信号Ｐを出力しているので、同図（ｂ）に示すよう
に不正なデューティのパルスは出力されず、切替後のデ
ューティＤＲ′は切替前のデューティＤＲと同じであ
る。
【００１９】このため、従来生じていた不正なデューテ
ィのパルスが出力されてしまい、回路の動作が不安定に
なってしまうという問題を極力抑止することが可能にな
る。なお、本発明に係る分周器において、上記の２分周
の分周器がｎ個カスケード接続されることで２n 分周の
分周器が構成されている。上記の２分周の分周器はそれ
らが各々不正なデューティのパルスが生成されることを
抑止しているので、これらがｎ個カスケード接続されて
いる分周器においても不正なデューティのパルスが生成
されることを抑止する事が可能になる。
ィのパルスが出力されてしまい、回路の動作が不安定に
なってしまうという問題を極力抑止することが可能にな
る。なお、本発明に係る分周器において、上記の２分周
の分周器がｎ個カスケード接続されることで２n 分周の
分周器が構成されている。上記の２分周の分周器はそれ
らが各々不正なデューティのパルスが生成されることを
抑止しているので、これらがｎ個カスケード接続されて
いる分周器においても不正なデューティのパルスが生成
されることを抑止する事が可能になる。
【００２０】また、本発明に係るリングカウンタは、図
３に例示するように本発明に係る分周器が搭載されてい
るので、上記の不正なデューティのパルスが出力されて
しまい、回路の動作が不安定になってしまうという問題
を極力抑止することが可能になる。さらに、本発明に係
るＰＬＬ回路によれば、クロック信号を生成する電圧制
御発振器と、クロック信号を分周し、ＰＬＬ出力クロッ
クとして出力する分周器と、リファレンスクロックとＰ
ＬＬ出力クロックとの位相を比較してその結果を電圧制
御発振器に出力する位相比較回路とを有し、かつ分周器
は本発明に係る分周器からなる。
３に例示するように本発明に係る分周器が搭載されてい
るので、上記の不正なデューティのパルスが出力されて
しまい、回路の動作が不安定になってしまうという問題
を極力抑止することが可能になる。さらに、本発明に係
るＰＬＬ回路によれば、クロック信号を生成する電圧制
御発振器と、クロック信号を分周し、ＰＬＬ出力クロッ
クとして出力する分周器と、リファレンスクロックとＰ
ＬＬ出力クロックとの位相を比較してその結果を電圧制
御発振器に出力する位相比較回路とを有し、かつ分周器
は本発明に係る分周器からなる。
【００２１】本発明に係る分周器の出力段には上述のよ
うに論理素子が設けられており、位相制御信号でその出
力を制御することができる。この機能を利用して、位相
制御信号により、電源投入後の不安定な時期，すなわち
分周器の動作が定常状態になる以前には分周クロックを
出力しないように動作させることが可能になる。これに
より、分周器の動作が定常状態になる前に位相比較回路
が位相比較を開始することにより、デューティの不正な
クロックが出力されるため、ＰＬＬ回路の出力波形が不
正になってしまうという、従来生じていた問題を抑止す
る事が可能になる。
うに論理素子が設けられており、位相制御信号でその出
力を制御することができる。この機能を利用して、位相
制御信号により、電源投入後の不安定な時期，すなわち
分周器の動作が定常状態になる以前には分周クロックを
出力しないように動作させることが可能になる。これに
より、分周器の動作が定常状態になる前に位相比較回路
が位相比較を開始することにより、デューティの不正な
クロックが出力されるため、ＰＬＬ回路の出力波形が不
正になってしまうという、従来生じていた問題を抑止す
る事が可能になる。
【００２２】
【発明の実施の形態】以下で本発明の実施形態について
図面を参照しながら説明する。 （１）第１の実施形態 図１に本発明の一実施形態を示す。この回路は、２分周
の分周器であって、図１に示すようにＤ型フリップフロ
ップ１１、ラッチ素子１２、ＥＸ−ＯＲ素子１３からな
り、入力クロックＣＫを２分周して分周出力ＣＫ／２を
出力する回路である。
図面を参照しながら説明する。 （１）第１の実施形態 図１に本発明の一実施形態を示す。この回路は、２分周
の分周器であって、図１に示すようにＤ型フリップフロ
ップ１１、ラッチ素子１２、ＥＸ−ＯＲ素子１３からな
り、入力クロックＣＫを２分周して分周出力ＣＫ／２を
出力する回路である。
【００２３】Ｄ型フリップフロップ１１の非反転出力Ｑ
は、ＥＸ−ＯＲ素子１３の一入力に接続され、またラッ
チ素子１２の非反転出力ＱはＥＸ−ＯＲ素子１３の他方
の入力に接続されている。Ｄ型フリップフロップ１１は
入力クロックＣＫを２分周してＥＸ−ＯＲ素子１３に出
力するものである。
は、ＥＸ−ＯＲ素子１３の一入力に接続され、またラッ
チ素子１２の非反転出力ＱはＥＸ−ＯＲ素子１３の他方
の入力に接続されている。Ｄ型フリップフロップ１１は
入力クロックＣＫを２分周してＥＸ−ＯＲ素子１３に出
力するものである。
【００２４】ラッチ素子１２は、分周出力ＣＫ／２の位
相を変える信号である位相制御信号Ｐをラッチして入力
クロックＣＫの立上がりに同期してＥＸ−ＯＲ素子１３
に出力するものである。ＥＸ−ＯＲ素子１３はラッチ素
子１２の出力とＤ型フリップフロップ１１の出力との排
他的論理和をとり、分周出力ＣＫ／２として出力するも
のである。
相を変える信号である位相制御信号Ｐをラッチして入力
クロックＣＫの立上がりに同期してＥＸ−ＯＲ素子１３
に出力するものである。ＥＸ−ＯＲ素子１３はラッチ素
子１２の出力とＤ型フリップフロップ１１の出力との排
他的論理和をとり、分周出力ＣＫ／２として出力するも
のである。
【００２５】上記回路の動作を以下で説明する。まずＤ
型フリップフロップ１１に入力クロックＣＫが入力さ
れ、同時に位相制御信号Ｐがラッチ素子１２に入力され
る。Ｄ型フリップフロップ１１によってこの入力クロッ
クＣＫは２分周されてＥＸ−ＯＲ素子１３の一入力に出
力される。同時にラッチ回路１２によって位相制御信号
Ｐがラッチされたのちに入力クロックＣＫの立上がりに
同期して出力される。
型フリップフロップ１１に入力クロックＣＫが入力さ
れ、同時に位相制御信号Ｐがラッチ素子１２に入力され
る。Ｄ型フリップフロップ１１によってこの入力クロッ
クＣＫは２分周されてＥＸ−ＯＲ素子１３の一入力に出
力される。同時にラッチ回路１２によって位相制御信号
Ｐがラッチされたのちに入力クロックＣＫの立上がりに
同期して出力される。
【００２６】ラッチ素子１２の出力とＤ型フリップフロ
ップ１１の出力とのExclusive−ＯＲがＥＸ−ＯＲ素子
１３によってとられ、入力クロックＣＫが２分周された
分周クロックＣＫ／２として出力される。この出力波形
が所定の位相であれば問題ないが、位相が反転するなど
して所定の位相が得られない場合には、位相制御信号Ｐ
を例えば“０”から“１”に切替えることにより、ＥＸ
−ＯＲ素子１３の出力の論理が反転して所定の位相を得
ることができるというものである。
ップ１１の出力とのExclusive−ＯＲがＥＸ−ＯＲ素子
１３によってとられ、入力クロックＣＫが２分周された
分周クロックＣＫ／２として出力される。この出力波形
が所定の位相であれば問題ないが、位相が反転するなど
して所定の位相が得られない場合には、位相制御信号Ｐ
を例えば“０”から“１”に切替えることにより、ＥＸ
−ＯＲ素子１３の出力の論理が反転して所定の位相を得
ることができるというものである。
【００２７】図１（ｂ）に、この位相制御信号Ｐを
“０”から“１”に切替えた場合の動作タイミングチャ
ートを示す。図１（ｂ）に示すように、分周クロックＣ
Ｋ／２の位相が所定の位相でなかったため、時刻ｔで位
相制御信号Ｐを切替えた。この位相制御信号Ｐは数ＧＨ
ｚの入力クロックＣＫに比して数ＭＨｚ程度の周波数な
ので遅く、従来でも説明した様にこれが完全に立ち上が
るまでにはかなりのタイムラグがある。
“０”から“１”に切替えた場合の動作タイミングチャ
ートを示す。図１（ｂ）に示すように、分周クロックＣ
Ｋ／２の位相が所定の位相でなかったため、時刻ｔで位
相制御信号Ｐを切替えた。この位相制御信号Ｐは数ＧＨ
ｚの入力クロックＣＫに比して数ＭＨｚ程度の周波数な
ので遅く、従来でも説明した様にこれが完全に立ち上が
るまでにはかなりのタイムラグがある。
【００２８】実際に閾値を超えて位相制御信号Ｐの切替
えが有効になる際の時刻をｔ′とすると、従来では図１
（ｂ）に示すようにこの時刻ｔ′で分周クロックＣＫ／
２が立ち上がってしまい、不正なデューティｄｒのパル
スが出力されてしまうという問題があったが、本実施形
態の回路ではラッチ素子１２によって、時刻ｔ′の直後
の入力クロックＣＫの立上がり時である時刻ｔ′′で、
入力クロックＣＫの立上がりに同期して位相制御信号Ｐ
を出力しているので、同図（ｂ）に示すように不正なデ
ューティのパルスは出力されず、切替後のデューティＤ
Ｒ′は切替前のデューティＤＲと同じになる。
えが有効になる際の時刻をｔ′とすると、従来では図１
（ｂ）に示すようにこの時刻ｔ′で分周クロックＣＫ／
２が立ち上がってしまい、不正なデューティｄｒのパル
スが出力されてしまうという問題があったが、本実施形
態の回路ではラッチ素子１２によって、時刻ｔ′の直後
の入力クロックＣＫの立上がり時である時刻ｔ′′で、
入力クロックＣＫの立上がりに同期して位相制御信号Ｐ
を出力しているので、同図（ｂ）に示すように不正なデ
ューティのパルスは出力されず、切替後のデューティＤ
Ｒ′は切替前のデューティＤＲと同じになる。
【００２９】このため、従来生じていた不正なデューテ
ィのパルスが出力されてしまい、回路の動作が不安定に
なってしまうという問題を極力抑止することが可能にな
る。 （２）第２の実施形態 図２に、本発明の第２の実施形態に係る分周器を示す。
第１の実施形態と共通する事項については重複を避ける
ため説明を省略する。
ィのパルスが出力されてしまい、回路の動作が不安定に
なってしまうという問題を極力抑止することが可能にな
る。 （２）第２の実施形態 図２に、本発明の第２の実施形態に係る分周器を示す。
第１の実施形態と共通する事項については重複を避ける
ため説明を省略する。
【００３０】これは図２（ａ）に示すように、本発明の
第１の実施形態の分周器が２個カスケード接続されてな
る４分周の分周器である。同図においてＢＢ１はラッチ
素子Ｌ１，Ｄ型フリップフロップＦＦ１、ＥＸ−ＯＲ素
子ＥＸ１からなり、構成も動作も第１の実施形態で説明
した２分周の分周器である。
第１の実施形態の分周器が２個カスケード接続されてな
る４分周の分周器である。同図においてＢＢ１はラッチ
素子Ｌ１，Ｄ型フリップフロップＦＦ１、ＥＸ−ＯＲ素
子ＥＸ１からなり、構成も動作も第１の実施形態で説明
した２分周の分周器である。
【００３１】またＢＢ２はラッチ素子Ｌ２，Ｄ型フリッ
プフロップＦＦ２、ＥＸ−ＯＲ素子ＥＸ２からなり、構
成も動作も第１の実施形態で説明した２分周の分周器で
ある。本実施形態によればこれらの分周器ＢＢ１，ＢＢ
２が２個カスケード接続されているので、分周器ＢＢ１
に入力された入力クロックＣＫは２分周されたのちに分
周器ＢＢ２に出力され、これでさらに２分周され、合計
４分周されて出力されることになる。
プフロップＦＦ２、ＥＸ−ＯＲ素子ＥＸ２からなり、構
成も動作も第１の実施形態で説明した２分周の分周器で
ある。本実施形態によればこれらの分周器ＢＢ１，ＢＢ
２が２個カスケード接続されているので、分周器ＢＢ１
に入力された入力クロックＣＫは２分周されたのちに分
周器ＢＢ２に出力され、これでさらに２分周され、合計
４分周されて出力されることになる。
【００３２】所定の位相が得られなかった際には、位相
制御信号Ｐ１，Ｐ２を切替えて所定の位相に変えればよ
い。その際に従来生じていた不正なデューティのパルス
が出力されてしまうという問題は、第１の実施形態で説
明したように、各々の２分周の分周器ＢＢ１，ＢＢ２ご
とに抑止されており、これらがカスケード接続された構
成を有するので分周器全体として上記の問題は生じな
い。
制御信号Ｐ１，Ｐ２を切替えて所定の位相に変えればよ
い。その際に従来生じていた不正なデューティのパルス
が出力されてしまうという問題は、第１の実施形態で説
明したように、各々の２分周の分周器ＢＢ１，ＢＢ２ご
とに抑止されており、これらがカスケード接続された構
成を有するので分周器全体として上記の問題は生じな
い。
【００３３】従って、位相制御信号Ｐ１，Ｐ２を切替え
て外部から位相の制御を容易にすることができる。図２
（ｂ）にその位相制御信号Ｐ１，Ｐ２の組み合わせに応
じた分周クロックＣＫ／４の出力波形を示す。なお、本
実施形態では４分周の分周器について説明しているが、
本発明はこれに限らず、第１の実施形態で説明した２分
周の分周器をｎ個（ｎは自然数）カスケード接続するこ
とにより、２n 分周の分周器を得たとしても、同様の効
果を奏する。
て外部から位相の制御を容易にすることができる。図２
（ｂ）にその位相制御信号Ｐ１，Ｐ２の組み合わせに応
じた分周クロックＣＫ／４の出力波形を示す。なお、本
実施形態では４分周の分周器について説明しているが、
本発明はこれに限らず、第１の実施形態で説明した２分
周の分周器をｎ個（ｎは自然数）カスケード接続するこ
とにより、２n 分周の分周器を得たとしても、同様の効
果を奏する。
【００３４】（３）第３の実施形態 図３は、本発明の第３の実施形態に係るリングカウンタ
を説明する図である。このリングカウンタは図３（ａ）
に示すように、リングカウンタを構成するＤ型のフリッ
プフロップＦＦ１，ＦＦ２と、ラッチ素子Ｌ１，Ｌ２と
セレクタＳ１とＥＸ−ＯＲ素子ＥＸ３とを有する。
を説明する図である。このリングカウンタは図３（ａ）
に示すように、リングカウンタを構成するＤ型のフリッ
プフロップＦＦ１，ＦＦ２と、ラッチ素子Ｌ１，Ｌ２と
セレクタＳ１とＥＸ−ＯＲ素子ＥＸ３とを有する。
【００３５】入力クロックＣＬＫはフリップフロップＦ
Ｆ１，ＦＦ２で分周される。図３（ｂ）に示すようにこ
の出力波形は位相が１クロック分ずれており、ラッチ素
子Ｌ１でラッチされた位相制御信号Ｐ１によりセレクタ
Ｓ１を通して以上の２つの位相を選択できる。またセレ
クタＳ１の出力はＥＸ−ＯＲ素子ＥＸ３の一入力に接続
されている。ＥＸ−ＯＲ素子ＥＸ３の他方の入力はセレ
クタＳ１の出力に接続されているので、ラッチ素子Ｌ２
でラッチされた位相制御信号Ｐ２によりＥＸ−ＯＲ素子
ＥＸ３の出力極性を反転させ、最終的に出力される出力
クロックＣＬＫ／４の位相を１８０度変化させることが
できる。
Ｆ１，ＦＦ２で分周される。図３（ｂ）に示すようにこ
の出力波形は位相が１クロック分ずれており、ラッチ素
子Ｌ１でラッチされた位相制御信号Ｐ１によりセレクタ
Ｓ１を通して以上の２つの位相を選択できる。またセレ
クタＳ１の出力はＥＸ−ＯＲ素子ＥＸ３の一入力に接続
されている。ＥＸ−ＯＲ素子ＥＸ３の他方の入力はセレ
クタＳ１の出力に接続されているので、ラッチ素子Ｌ２
でラッチされた位相制御信号Ｐ２によりＥＸ−ＯＲ素子
ＥＸ３の出力極性を反転させ、最終的に出力される出力
クロックＣＬＫ／４の位相を１８０度変化させることが
できる。
【００３６】これにより、位相制御信号Ｐ１，Ｐ２の４
つの状態に対応して同図（ｂ）に示すような４種類の出
力波形を得ることが可能になる。また動作中で所定の位
相の出力クロックＣＬＫ／４が得られず、途中で位相制
御信号Ｐ１，Ｐ２を切替えるような場合においても、第
１，第２の実施形態と同様にして、出力波形に不正なデ
ューティのパルスが出力されることが抑止されている。
つの状態に対応して同図（ｂ）に示すような４種類の出
力波形を得ることが可能になる。また動作中で所定の位
相の出力クロックＣＬＫ／４が得られず、途中で位相制
御信号Ｐ１，Ｐ２を切替えるような場合においても、第
１，第２の実施形態と同様にして、出力波形に不正なデ
ューティのパルスが出力されることが抑止されている。
【００３７】（４）第４の実施形態 以下で本発明の第４の実施形態について説明する。この
回路は、リファレンスクロックＲＣに追従するＰＬＬ出
力クロックＰｏｕｔを生成するＰＬＬ回路の分周器とし
て第１の実施形態の回路を適用したものであって、図４
に示すようにＶＣＯ２１，位相比較回路２２，Ｌｏｗパ
スフィルタ２３及び分周器ＢＢを有する。
回路は、リファレンスクロックＲＣに追従するＰＬＬ出
力クロックＰｏｕｔを生成するＰＬＬ回路の分周器とし
て第１の実施形態の回路を適用したものであって、図４
に示すようにＶＣＯ２１，位相比較回路２２，Ｌｏｗパ
スフィルタ２３及び分周器ＢＢを有する。
【００３８】分周器ＢＢは分周部ＦＦ１１，ラッチ素子
Ｌ１１，ＡＮＤゲートＡＮＤからなり、第１の実施形態
の回路と同様の回路である。論理素子がＡＮＤゲートに
変わっている点だけが第１の実施形態と異なるので、説
明は省略する。なお分周器ＢＢにおける分周部ＦＦは通
常のＤ型のフリップフロップである。上記回路によれ
ば、電源投入後の分周器の動作が不安定な時期には位相
制御信号Ｐを“０”にしておき、動作が安定した後（図
中の「正常動作範囲」）に位相制御信号を“１”に切替
えてはじめてＰＬＬ出力クロックＰｏｕｔとして出力す
る。
Ｌ１１，ＡＮＤゲートＡＮＤからなり、第１の実施形態
の回路と同様の回路である。論理素子がＡＮＤゲートに
変わっている点だけが第１の実施形態と異なるので、説
明は省略する。なお分周器ＢＢにおける分周部ＦＦは通
常のＤ型のフリップフロップである。上記回路によれ
ば、電源投入後の分周器の動作が不安定な時期には位相
制御信号Ｐを“０”にしておき、動作が安定した後（図
中の「正常動作範囲」）に位相制御信号を“１”に切替
えてはじめてＰＬＬ出力クロックＰｏｕｔとして出力す
る。
【００３９】このため、従来のように、電源投入直後の
分周器の動作が定常状態になる以前に位相比較回路２２
が位相比較を開始することにより、分周器出力において
デューティの不正なクロックが出力されるため、ＰＬＬ
出力クロックの波形が不正になってしまうという問題の
発生を抑止する事が可能になる。 （５）第５の実施形態 以下で本発明の第５の実施形態について説明する。この
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔの波形が反転しているだけで
あとは第４の実施形態と同様であり、また第４の実施形
態と同様の作用効果を奏する。
分周器の動作が定常状態になる以前に位相比較回路２２
が位相比較を開始することにより、分周器出力において
デューティの不正なクロックが出力されるため、ＰＬＬ
出力クロックの波形が不正になってしまうという問題の
発生を抑止する事が可能になる。 （５）第５の実施形態 以下で本発明の第５の実施形態について説明する。この
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔの波形が反転しているだけで
あとは第４の実施形態と同様であり、また第４の実施形
態と同様の作用効果を奏する。
【００４０】（６）第６の実施形態 以下で本発明の第５の実施形態について説明する。この
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔもほぼ第４の実施形態と同様
であり、また第４の実施形態と同様の作用効果を奏す
る。
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔもほぼ第４の実施形態と同様
であり、また第４の実施形態と同様の作用効果を奏す
る。
【００４１】（７）第７の実施形態 以下で本発明の第５の実施形態について説明する。この
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔの波形が反転しているだけで
あって第４の実施形態と同様であり、また第４の実施形
態と同様の作用効果を奏する。
回路は、本発明の第４の実施形態に係るＰＬＬ回路のう
ち、分周器の出力に接続される論理素子をＡＮＤからＮ
ＡＮＤに変えたものである。第４の実施形態の回路とＰ
ＬＬ出力クロックＰｏｕｔの波形が反転しているだけで
あって第４の実施形態と同様であり、また第４の実施形
態と同様の作用効果を奏する。
【００４２】
【発明の効果】以上説明したように、本発明に係る分周
器によれば、位相が反転するなどして所定の位相が得ら
れず、位相制御信号Ｐを例えば“０”から“１”に切替
えることにより論理素子の出力の論理を反転させて所定
の位相を得る際に、入力クロックの立上がりに同期して
位相制御信号を出力しているので、不正なデューティの
パルスが出力されてしまい、回路の動作が不安定になっ
てしまうという従来生じていた問題を極力抑止すること
が可能になる。
器によれば、位相が反転するなどして所定の位相が得ら
れず、位相制御信号Ｐを例えば“０”から“１”に切替
えることにより論理素子の出力の論理を反転させて所定
の位相を得る際に、入力クロックの立上がりに同期して
位相制御信号を出力しているので、不正なデューティの
パルスが出力されてしまい、回路の動作が不安定になっ
てしまうという従来生じていた問題を極力抑止すること
が可能になる。
【００４３】なお、本発明に係る分周器において、上記
の２分周の分周器がｎ個カスケード接続されているの
で、不正なデューティのパルスが出力されてしまい、回
路の動作が不安定になってしまうことを極力抑止するこ
とが可能となる。また、本発明に係るリングカウンタ
は、本発明に係る分周器が搭載されているので、上記の
不正なデューティのパルスが出力されてしまい、回路の
動作が不安定になってしまうという問題を極力抑止する
ことが可能になる。
の２分周の分周器がｎ個カスケード接続されているの
で、不正なデューティのパルスが出力されてしまい、回
路の動作が不安定になってしまうことを極力抑止するこ
とが可能となる。また、本発明に係るリングカウンタ
は、本発明に係る分周器が搭載されているので、上記の
不正なデューティのパルスが出力されてしまい、回路の
動作が不安定になってしまうという問題を極力抑止する
ことが可能になる。
【００４４】更に、本発明に係るＰＬＬ回路によれば、
その分周器は本発明に係る分周器からなるので、電源投
入後の不安定な時期，すなわち分周器の動作が定常状態
になる以前には分周クロックを出力しないように動作さ
せることが可能になる。これにより、分周器の動作が定
常状態になる前に位相比較回路が位相比較を開始するこ
とにより、デューティの不正なクロックが出力されるた
め、ＰＬＬ回路の出力波形が不正になってしまうとい
う、従来生じていた問題を抑止する事が可能になる。
その分周器は本発明に係る分周器からなるので、電源投
入後の不安定な時期，すなわち分周器の動作が定常状態
になる以前には分周クロックを出力しないように動作さ
せることが可能になる。これにより、分周器の動作が定
常状態になる前に位相比較回路が位相比較を開始するこ
とにより、デューティの不正なクロックが出力されるた
め、ＰＬＬ回路の出力波形が不正になってしまうとい
う、従来生じていた問題を抑止する事が可能になる。
【図１】本発明の第１の実施形態に係る分周器を説明す
る図である。
る図である。
【図２】本発明の第２の実施形態に係る分周器を説明す
る図である。
る図である。
【図３】本発明の第３の実施形態に係るリングカウンタ
を説明する図である。
を説明する図である。
【図４】本発明の第４の実施形態に係るＰＬＬ回路を説
明する図である。
明する図である。
【図５】本発明の第５の実施形態に係るＰＬＬ回路を説
明する図である。
明する図である。
【図６】本発明の第６の実施形態に係るＰＬＬ回路を説
明する図である。
明する図である。
【図７】本発明の第７の実施形態に係るＰＬＬ回路を説
明する図である。
明する図である。
【図８】従来例に係る分周器を説明する図である。
【図９】従来の分周器を用いたシリアル／パラレル変換
回路を説明する図である。
回路を説明する図である。
【図１０】従来のシリアル／パラレル変換回路の動作を
説明する第１の図である。
説明する第１の図である。
【図１１】従来のシリアル／パラレル変換回路の動作を
説明する第２の図である。
説明する第２の図である。
【図１２】従来の位相制御が可能な分周器を説明する図
である。
である。
【図１３】従来の分周器を用いたＰＬＬ回路について説
明する図である。
明する図である。
１１ Ｄ型フリップフロップ（フリップフロ
ップ） １２ ラッチ素子 １３ ＥＸ−ＯＲ素子（論理素子） ２１ ＶＣＯ（電圧制御発振器） ２２ 位相比較回路 ２３ Ｌｏｗパスフィルタ ＢＢ 分周器 ＢＢ１，ＢＢ２ 分周器 ＦＦ１１ 分周部 Ｌ１，Ｌ２ ラッチ素子 Ｌ１１ ラッチ素子 Ｐ 位相制御信号 Ｐ１，Ｐ２ 位相制御信号 Ｐｏｕｔ ＰＬＬ出力クロック ＥＸ１，ＥＸ２ ＥＸ−ＯＲ素子 ＣＫ／２ 出力クロック ＣＫ／４ 出力クロック
ップ） １２ ラッチ素子 １３ ＥＸ−ＯＲ素子（論理素子） ２１ ＶＣＯ（電圧制御発振器） ２２ 位相比較回路 ２３ Ｌｏｗパスフィルタ ＢＢ 分周器 ＢＢ１，ＢＢ２ 分周器 ＦＦ１１ 分周部 Ｌ１，Ｌ２ ラッチ素子 Ｌ１１ ラッチ素子 Ｐ 位相制御信号 Ｐ１，Ｐ２ 位相制御信号 Ｐｏｕｔ ＰＬＬ出力クロック ＥＸ１，ＥＸ２ ＥＸ−ＯＲ素子 ＣＫ／２ 出力クロック ＣＫ／４ 出力クロック
Claims (5)
- 【請求項１】 入力クロックを分周して分周クロックを
生成する分周器であって、 入力クロックを２分周するフリップフロップと、 前記分周クロックの位相を制御する位相制御信号を、前
記入力クロックの立上がりに同期して出力するラッチ素
子と、 前記フリップフロップの出力と前記ラッチ素子の出力と
の論理演算をし、その結果を分周クロックとして出力す
る二入力の論理素子を備えたことを特徴とする２分周の
分周器。 - 【請求項２】 前記フリップフロップはＤ型フリップフ
ロップであって、 かつ前記論理素子は排他的論理和ゲートであって、前記
フリップフロップの出力と前記ラッチ素子の出力との非
排他論理和をとることを特徴とする請求項１記載の分周
器。 - 【請求項３】 請求項１又は請求項２記載の分周器がｎ
個（ｎは自然数）カスケード接続されたことで構成され
る２n 分周の分周器。 - 【請求項４】 請求項１，請求項２又は請求項３記載の
分周器が搭載されたことを特徴とするリングカウンタ。 - 【請求項５】 リファレンスクロックに追従するような
ＰＬＬ出力クロックを出力するＰＬＬ回路であって、 内部クロック信号を生成する電圧制御発振器と、 前記内部クロック信号を分周し、ＰＬＬ出力クロックと
して出力する分周器と、 前記リファレンスクロックと前記ＰＬＬ出力クロックと
の位相を比較してその結果を前記電圧制御発振器に出力
する位相比較回路とを有し、 かつ前記分周器は請求項１，請求項２又は請求項３記載
の分周器からなることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038270A JPH09232945A (ja) | 1996-02-26 | 1996-02-26 | 分周器、リングカウンタ及びｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038270A JPH09232945A (ja) | 1996-02-26 | 1996-02-26 | 分周器、リングカウンタ及びｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232945A true JPH09232945A (ja) | 1997-09-05 |
Family
ID=12520634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038270A Withdrawn JPH09232945A (ja) | 1996-02-26 | 1996-02-26 | 分周器、リングカウンタ及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432883B1 (ko) * | 2001-12-18 | 2004-05-22 | 삼성전자주식회사 | 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로 |
-
1996
- 1996-02-26 JP JP8038270A patent/JPH09232945A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432883B1 (ko) * | 2001-12-18 | 2004-05-22 | 삼성전자주식회사 | 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |