JPS6312404B2 - - Google Patents
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- JPS6312404B2 JPS6312404B2 JP56181611A JP18161181A JPS6312404B2 JP S6312404 B2 JPS6312404 B2 JP S6312404B2 JP 56181611 A JP56181611 A JP 56181611A JP 18161181 A JP18161181 A JP 18161181A JP S6312404 B2 JPS6312404 B2 JP S6312404B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は分周回路、特に高周波の信号を直接任
意の半整数（正の整数を２で割つた数を半整数と
称す）分周比で分周できるパルス・スワロー分周
回路に関する。
意の半整数（正の整数を２で割つた数を半整数と
称す）分周比で分周できるパルス・スワロー分周
回路に関する。
従来から高周波の信号を任意の整数分周比で分
周できる分周器として、パルス・スワロー分周回
路が知られている。第１図に、この分周器の基本
ブロツク図を示す。前置可変分周器１は、入力端
子からの入力信号１００を、制御信号２００の論
理レベルの“１”又は“０”に対応してそれぞれ
Ｐ又はＰ＋１のいずれか一方の分周比で分周する
分周器である。この出力は、分周比Ｂで分周動作
をするプログラマブルカウンタ２及び整数Ａを計
数するプログラマブルカウンタ３に加えられる。
カウンタ３の出力は制御信号２００として用いら
れ、カウンタ２の出力はこの分周回路の出力とな
ると共にカウンタ２自身およびカウンタ３をリセ
ツトするために用いられている。但し、Ｐ，Ａ及
びＢは正の整数であつて、ＢＡである。
周できる分周器として、パルス・スワロー分周回
路が知られている。第１図に、この分周器の基本
ブロツク図を示す。前置可変分周器１は、入力端
子からの入力信号１００を、制御信号２００の論
理レベルの“１”又は“０”に対応してそれぞれ
Ｐ又はＰ＋１のいずれか一方の分周比で分周する
分周器である。この出力は、分周比Ｂで分周動作
をするプログラマブルカウンタ２及び整数Ａを計
数するプログラマブルカウンタ３に加えられる。
カウンタ３の出力は制御信号２００として用いら
れ、カウンタ２の出力はこの分周回路の出力とな
ると共にカウンタ２自身およびカウンタ３をリセ
ツトするために用いられている。但し、Ｐ，Ａ及
びＢは正の整数であつて、ＢＡである。
最初、制御信号２００を“０”と仮定する。カ
ウンタ３は入力信号１００の（Ｐ＋１）分周信号
をＡ個数えると停止して制御信号２００を“０”
から“１”に反転させ、分周器１の分周比を（Ｐ
＋１）からＰに切り替える。カウンタ２は（Ｐ＋
１）分周信号をＡ個数えた後、このＰ分周信号を
数えて総数Ｂ個になると出力パルスを出して回路
を最初の状態に戻す。この結果、入力信号を Ｎ＝（Ｐ＋１）Ａ＋Ｐ（Ｂ−Ａ）＝PB＋Ａ ……(1) 個数えて１個の出力を出す分周回路となる。ここ
でＡ及びＢを可変としたとき、上記Ｎで与えられ
る全体の分周比が連続した整数値をとるためには
Ａ＝０〜Ｐ−１，ＢＰ−１とすればよく、この
下限分周比NminはAmin＝０，Bmin＝Ｐ−１か
ら Nmin＝PBmin＋Amin＝Ｐ（Ｐ−１） ……(2) となる。以上の説明から、パルス・スワロー分周
回路を用いると、Ｐ（Ｐ−１）以上の連続した任
意の整数分周比が得られることが分る。
ウンタ３は入力信号１００の（Ｐ＋１）分周信号
をＡ個数えると停止して制御信号２００を“０”
から“１”に反転させ、分周器１の分周比を（Ｐ
＋１）からＰに切り替える。カウンタ２は（Ｐ＋
１）分周信号をＡ個数えた後、このＰ分周信号を
数えて総数Ｂ個になると出力パルスを出して回路
を最初の状態に戻す。この結果、入力信号を Ｎ＝（Ｐ＋１）Ａ＋Ｐ（Ｂ−Ａ）＝PB＋Ａ ……(1) 個数えて１個の出力を出す分周回路となる。ここ
でＡ及びＢを可変としたとき、上記Ｎで与えられ
る全体の分周比が連続した整数値をとるためには
Ａ＝０〜Ｐ−１，ＢＰ−１とすればよく、この
下限分周比NminはAmin＝０，Bmin＝Ｐ−１か
ら Nmin＝PBmin＋Amin＝Ｐ（Ｐ−１） ……(2) となる。以上の説明から、パルス・スワロー分周
回路を用いると、Ｐ（Ｐ−１）以上の連続した任
意の整数分周比が得られることが分る。
上述のパルス・スワロー分周回路は、しばしば
PLL回路のプログラマブルカウンタとして周波
数シンセサイザに用いられる。第２図は周波数シ
ンセサイザの基本的構成を示すブロツク図で、出
力信号を発生する電圧制御発振器（VCO）８の
周波数をプログラマブルカウンタ４で分周し、周
波数安定度の高い基準周波数発生器５の出力と位
相比較器６で位相を比較して誤差出力信号を検出
し、低域ろ波器７を経てVCO８に帰還すること
によりPLL回路を形成し周波数を制御している。
PLL回路のプログラマブルカウンタとして周波
数シンセサイザに用いられる。第２図は周波数シ
ンセサイザの基本的構成を示すブロツク図で、出
力信号を発生する電圧制御発振器（VCO）８の
周波数をプログラマブルカウンタ４で分周し、周
波数安定度の高い基準周波数発生器５の出力と位
相比較器６で位相を比較して誤差出力信号を検出
し、低域ろ波器７を経てVCO８に帰還すること
によりPLL回路を形成し周波数を制御している。
このような周波数シンセサイザにおいて出力周
波数を△Ｆのステツプで変化させる場合、従来の
パルス・スワロー分周回路によれば、その分周比
が整数分の１に限られるので基準周波数rはr＝
△Ｆとなり、△Ｆのステツプが小さい場合でも△
Ｆより高い基準周波数を選ぶことができず、設計
上種々の制約が存在する。いま基準周波数を２倍
の周波数に選定しr＝２△Ｆとすることができる
とこれ等の制約が大幅に緩和され設計上次のよう
な効果がある。即ち、(i)分周比が約半分となるの
でPLL回路のループ利得が容易に約２倍となり、
位相雑音が低く抑えられる。(ii)基準周波数が２倍
となるので低域ろ波器からの基準信号成分の漏れ
が減り、従つて残留変調によるスプリアスを低減
することができる。あるいは低域ろ波器の設計を
簡単にすることができる。(iii)周波数ステツプ△Ｆ
が著しく低い場合にはループの帯域を拡げられる
ために、ループ利得の増加と相まつて応答特性の
改善ができる。
波数を△Ｆのステツプで変化させる場合、従来の
パルス・スワロー分周回路によれば、その分周比
が整数分の１に限られるので基準周波数rはr＝
△Ｆとなり、△Ｆのステツプが小さい場合でも△
Ｆより高い基準周波数を選ぶことができず、設計
上種々の制約が存在する。いま基準周波数を２倍
の周波数に選定しr＝２△Ｆとすることができる
とこれ等の制約が大幅に緩和され設計上次のよう
な効果がある。即ち、(i)分周比が約半分となるの
でPLL回路のループ利得が容易に約２倍となり、
位相雑音が低く抑えられる。(ii)基準周波数が２倍
となるので低域ろ波器からの基準信号成分の漏れ
が減り、従つて残留変調によるスプリアスを低減
することができる。あるいは低域ろ波器の設計を
簡単にすることができる。(iii)周波数ステツプ△Ｆ
が著しく低い場合にはループの帯域を拡げられる
ために、ループ利得の増加と相まつて応答特性の
改善ができる。
本発明の目的は、r＝２△Ｆとして周波数シン
セサイザ設計上の制約を緩和し、上述の諸効果を
得ることのできる分周回路、即ち、連続した任意
の半整数分周比が得られるパルス・スロワー分周
回路を提供することである。
セサイザ設計上の制約を緩和し、上述の諸効果を
得ることのできる分周回路、即ち、連続した任意
の半整数分周比が得られるパルス・スロワー分周
回路を提供することである。
本発明のパルス・スロワー分周回路は、制御信
号により一対の分周比Ｐ（Ｐは正の整数）とＰ−
0.5若しくはＰとＰ＋0.5の内のいずれか一方の分
周比が選択されて分周動作をする第１のカウンタ
と、前記第１のカウンタに縦続接続されＢ（Ｂは
正の整数）の分周比で分周動作をする第２のカウ
ンタと、前記第１のカウンタに縦続接続され前記
分周比Ｂに等しいかＢよりも小さい正の整数Ａを
計数できる第３のカウンタとを備え、前記第２の
カウンタが前記第１のカウンタの予め選択された
いずれか一方の分周比による分周出力を前記Ａ個
計数し他の一方の分周比による分周出力を残りの
Ｂ−Ａ個計数して分周動作をするように、前記第
１のカウンタの分周比を前記第２及び第３のカウ
ンタの情報によつて制御することによつて構成さ
れる。
号により一対の分周比Ｐ（Ｐは正の整数）とＰ−
0.5若しくはＰとＰ＋0.5の内のいずれか一方の分
周比が選択されて分周動作をする第１のカウンタ
と、前記第１のカウンタに縦続接続されＢ（Ｂは
正の整数）の分周比で分周動作をする第２のカウ
ンタと、前記第１のカウンタに縦続接続され前記
分周比Ｂに等しいかＢよりも小さい正の整数Ａを
計数できる第３のカウンタとを備え、前記第２の
カウンタが前記第１のカウンタの予め選択された
いずれか一方の分周比による分周出力を前記Ａ個
計数し他の一方の分周比による分周出力を残りの
Ｂ−Ａ個計数して分周動作をするように、前記第
１のカウンタの分周比を前記第２及び第３のカウ
ンタの情報によつて制御することによつて構成さ
れる。
以下、本発明につき図面を参照して詳細に説明
する。
する。
第３図は本発明の一実施例のブロツク図で、９
は前置可変分周器、２及び３はプログラマブルカ
ウンタ、１００は入力信号、２００は制御信号で
ある。前置可変分周器９は、入力端子からの入力
信号１００を制御信号２００の論理レベル“１”
又は“０”に対応して一対の分周比ＰとＰ−0.5
のそれぞれが選択されて分周動作をする第１のカ
ウンタ、プログラマブルカウンタ２は第１のカウ
ンタに縦続接続され正の整数Ｂの分周比で分周動
作をする第２のカウンタ、プログラマブルカウン
タ３は第１のカウンタに縦続接続されＢに等しい
かＢより小さい正の整数Ａを計数できる第３のカ
ウンタである。プログラマブルカウンタ２は前置
可変分周器９の出力をＢ個計数すると出力パルス
を発生し、これによりプログラマブルカウンタ２
及び３をリセツトして次の計数を開始させると共
に、制御信号２００を“１”から“０”に変え前
置可変分周器９が分周比（Ｐ−0.5）による分周
動作を行なうよう制御する。プログラマブルカウ
ンタ３はＡ個のパルスを計数すると制御信号２０
０を“０”から“１”に変え前置可変分周器９が
分周比Ｐの分周動作を行なうよう制御している。
は前置可変分周器、２及び３はプログラマブルカ
ウンタ、１００は入力信号、２００は制御信号で
ある。前置可変分周器９は、入力端子からの入力
信号１００を制御信号２００の論理レベル“１”
又は“０”に対応して一対の分周比ＰとＰ−0.5
のそれぞれが選択されて分周動作をする第１のカ
ウンタ、プログラマブルカウンタ２は第１のカウ
ンタに縦続接続され正の整数Ｂの分周比で分周動
作をする第２のカウンタ、プログラマブルカウン
タ３は第１のカウンタに縦続接続されＢに等しい
かＢより小さい正の整数Ａを計数できる第３のカ
ウンタである。プログラマブルカウンタ２は前置
可変分周器９の出力をＢ個計数すると出力パルス
を発生し、これによりプログラマブルカウンタ２
及び３をリセツトして次の計数を開始させると共
に、制御信号２００を“１”から“０”に変え前
置可変分周器９が分周比（Ｐ−0.5）による分周
動作を行なうよう制御する。プログラマブルカウ
ンタ３はＡ個のパルスを計数すると制御信号２０
０を“０”から“１”に変え前置可変分周器９が
分周比Ｐの分周動作を行なうよう制御している。
以上の説明から明らかな如く、本実施例の回路
によれば、プログラマブルカウンタ２は先ず（Ｐ
−0.5）の分周比による分周出力をＡ個計数し、
次いでＰの分周比による分周出力を残りの（Ｂ−
Ａ）個計数して分周動作を行なつており NT＝（Ｐ−0.5）Ａ＋Ｐ（Ｂ−Ａ） ＝PB−0.5A ……(3) で分周するパルス・スワロー分周回路が得られ
る。但し、ＢＡである。こゝでＡ，Ｂを変えた
とき(3)式で与えられる分周比が連続した任意の半
整数となる条件はＡ＝０〜２（Ｐ−１），Ｂ２
（Ｐ−１）｛但しＢ＝２（Ｐ−１）のときはＡ＝０
〜２（Ｐ−１）｝であり、下限分周比はBmin＝２
（Ｐ−１），Amax＝２（Ｐ−１）から NTmin＝PBmin−0.5Amax ＝（Ｐ−１）（2P−１） ……(4) となつて、（Ｐ−１）（2P−１）以上の連続した
半整数分周比が得られることとなる。
によれば、プログラマブルカウンタ２は先ず（Ｐ
−0.5）の分周比による分周出力をＡ個計数し、
次いでＰの分周比による分周出力を残りの（Ｂ−
Ａ）個計数して分周動作を行なつており NT＝（Ｐ−0.5）Ａ＋Ｐ（Ｂ−Ａ） ＝PB−0.5A ……(3) で分周するパルス・スワロー分周回路が得られ
る。但し、ＢＡである。こゝでＡ，Ｂを変えた
とき(3)式で与えられる分周比が連続した任意の半
整数となる条件はＡ＝０〜２（Ｐ−１），Ｂ２
（Ｐ−１）｛但しＢ＝２（Ｐ−１）のときはＡ＝０
〜２（Ｐ−１）｝であり、下限分周比はBmin＝２
（Ｐ−１），Amax＝２（Ｐ−１）から NTmin＝PBmin−0.5Amax ＝（Ｐ−１）（2P−１） ……(4) となつて、（Ｐ−１）（2P−１）以上の連続した
半整数分周比が得られることとなる。
第４図は本発明に用いる前置可変分周器の一実
施例を示すブロツク図で、１０は排他的論理和回
路、１１，１２及び１３は入力信号の立上りで動
作するＴ型フリツプフロツプ回路、１４は論理和
回路であつて、入力信号１００を制御信号２００
が“０”のとき分周比3.5で分周し、制御信号２
００が“１”のとき分周比４で分周するＰ＝４の
前置可変分周器９′である。
施例を示すブロツク図で、１０は排他的論理和回
路、１１，１２及び１３は入力信号の立上りで動
作するＴ型フリツプフロツプ回路、１４は論理和
回路であつて、入力信号１００を制御信号２００
が“０”のとき分周比3.5で分周し、制御信号２
００が“１”のとき分周比４で分周するＰ＝４の
前置可変分周器９′である。
第５図は第４図の動作を説明するタイムチヤー
トで、上から信号入力１００、フリツプフロツプ
回路（以下FFと略す）１１の入力T1、FF１１の
出力Q1、FF１２の出力Q2（分周出力）、FF１２の
コンプリメンタリ出力2、制御信号２００、FF
１３の入力T3、FF１３の出力Q3の信号波形を示
している。図のT1からQ3までの実線で示した波
形は3.5分の１の分周パルスを偶数個計数した時
点で制御信号２００を“０”から“１”に変更し
た場合の波形を、破線は奇数個の場合の波形を示
している。いずれの場合も制御信号２００の
“０”又は“１”に対応して出力信号Q2が入力信
号の3.5分の１又は４分の１に分周されているこ
とが分る。図の波形はフリツプフロツプの入出力
間の時間遅れを無視して表示しているので、FF
１３の出力Q3は実際には図より約△ｔの時間遅
れがあり、排他的論理和回路１０の出力では図の
T1に示すような波形が得られる。又、制御信号
２００は分周出力Q2と同時に切替わるよう示し
てあるが、必ずしも同時である必要はない。即
ち、切替信号２００が切替わる時点が、図示の
t0，t1，t2，t3よりもそれぞれT0未満の時間だけ
遅くなつても、他の波形に何の変化もなく同じ動
作が行われる。なお、第５図のタイムチヤートは
入力信号１００のデユーテイー比が50％の場合を
示しているが、50％からずれた場合にはQ2の出
力の間隔が図示の状態から若干ずれる。デユーテ
イー比が50％より小さくなりパルス幅が△Ｔ短か
くなると、実線の場合時刻t0から始まつて3.5T0
−△Ｔ，3.5T0＋△Ｔ，4T0，……破線の場合
3.5T0−△Ｔ，4T0，3.5T0＋△Ｔ，……となつ
て、3.5T0が交互に±△Ｔだけ変化するので、全
体の分周比NTに0.5の端数がある場合には、分周
出力の間隔もNTT0±△Ｔとなつて±△Ｔだけ変
化することになるが、この1/2周波数による僅か
な位相変調分はろ波器等で容易に除去することが
でき分周器として本質的な問題を生ずるものでは
ない。
トで、上から信号入力１００、フリツプフロツプ
回路（以下FFと略す）１１の入力T1、FF１１の
出力Q1、FF１２の出力Q2（分周出力）、FF１２の
コンプリメンタリ出力2、制御信号２００、FF
１３の入力T3、FF１３の出力Q3の信号波形を示
している。図のT1からQ3までの実線で示した波
形は3.5分の１の分周パルスを偶数個計数した時
点で制御信号２００を“０”から“１”に変更し
た場合の波形を、破線は奇数個の場合の波形を示
している。いずれの場合も制御信号２００の
“０”又は“１”に対応して出力信号Q2が入力信
号の3.5分の１又は４分の１に分周されているこ
とが分る。図の波形はフリツプフロツプの入出力
間の時間遅れを無視して表示しているので、FF
１３の出力Q3は実際には図より約△ｔの時間遅
れがあり、排他的論理和回路１０の出力では図の
T1に示すような波形が得られる。又、制御信号
２００は分周出力Q2と同時に切替わるよう示し
てあるが、必ずしも同時である必要はない。即
ち、切替信号２００が切替わる時点が、図示の
t0，t1，t2，t3よりもそれぞれT0未満の時間だけ
遅くなつても、他の波形に何の変化もなく同じ動
作が行われる。なお、第５図のタイムチヤートは
入力信号１００のデユーテイー比が50％の場合を
示しているが、50％からずれた場合にはQ2の出
力の間隔が図示の状態から若干ずれる。デユーテ
イー比が50％より小さくなりパルス幅が△Ｔ短か
くなると、実線の場合時刻t0から始まつて3.5T0
−△Ｔ，3.5T0＋△Ｔ，4T0，……破線の場合
3.5T0−△Ｔ，4T0，3.5T0＋△Ｔ，……となつ
て、3.5T0が交互に±△Ｔだけ変化するので、全
体の分周比NTに0.5の端数がある場合には、分周
出力の間隔もNTT0±△Ｔとなつて±△Ｔだけ変
化することになるが、この1/2周波数による僅か
な位相変調分はろ波器等で容易に除去することが
でき分周器として本質的な問題を生ずるものでは
ない。
以上本発明の一実施例について説明したが、本
発明に用いる前置可変分周器は第４図に示した回
路のみならず、他の回路例えば入力信号の立下り
で動作するＴ型フリツプフロツプを含んだ回路で
も構成することができ、非同期式のリプルカウン
タ回路のみならず同期式カウンタ回路によつても
実現することができる。又、第３図の実施例の説
明において、前置可変分周器９は２つの分周比Ｐ
及び（Ｐ−0.5）がそれぞれ制御信号２００の
“１”及び“０”に対応するものとしたが、逆に
制御信号の“０”及び“１”に対応してもよい。
更に、分周比がＰ及び（Ｐ＋0.5）であつても同
様の効果を得ることができ、制御信号も論理レベ
ルの“０”及び“１”の２値信号に限られるもの
ではなく、切替え時点に出されるパルス信号であ
つても差支えない。なお、本実施例においては、
制御信号２００はすべてカウンタ３から供給され
るように構成されているが、カウンタ２及び３の
リセツトと同時に分周比を切替える制御信号は、
カウンタ３を経由することなく直接カウンタ２か
ら供給するよう構成することも可能である。又、
カウンタ２が計数する総計Ｂ個のパルスの内、最
初にＡ個の（Ｐ−0.5）分周パルスを計数するよ
う構成されているが、Ａ個のパルスの計数時期は
最初に限らず任意の位置であつても同じ効果が得
られることも明らかである。
発明に用いる前置可変分周器は第４図に示した回
路のみならず、他の回路例えば入力信号の立下り
で動作するＴ型フリツプフロツプを含んだ回路で
も構成することができ、非同期式のリプルカウン
タ回路のみならず同期式カウンタ回路によつても
実現することができる。又、第３図の実施例の説
明において、前置可変分周器９は２つの分周比Ｐ
及び（Ｐ−0.5）がそれぞれ制御信号２００の
“１”及び“０”に対応するものとしたが、逆に
制御信号の“０”及び“１”に対応してもよい。
更に、分周比がＰ及び（Ｐ＋0.5）であつても同
様の効果を得ることができ、制御信号も論理レベ
ルの“０”及び“１”の２値信号に限られるもの
ではなく、切替え時点に出されるパルス信号であ
つても差支えない。なお、本実施例においては、
制御信号２００はすべてカウンタ３から供給され
るように構成されているが、カウンタ２及び３の
リセツトと同時に分周比を切替える制御信号は、
カウンタ３を経由することなく直接カウンタ２か
ら供給するよう構成することも可能である。又、
カウンタ２が計数する総計Ｂ個のパルスの内、最
初にＡ個の（Ｐ−0.5）分周パルスを計数するよ
う構成されているが、Ａ個のパルスの計数時期は
最初に限らず任意の位置であつても同じ効果が得
られることも明らかである。
以上説明した如く、本発明のパルス・スワロー
分周回路によれば連続した半整数分周比を得るこ
とがきるので、これを周波数シンセサイザ等の
PLL回路に応用すると、基準周波数を周波数ス
テツプの２倍に選定でき、従来の設計上の諸制約
が緩和され性能のよい装置が容易に得られる効果
がある。
分周回路によれば連続した半整数分周比を得るこ
とがきるので、これを周波数シンセサイザ等の
PLL回路に応用すると、基準周波数を周波数ス
テツプの２倍に選定でき、従来の設計上の諸制約
が緩和され性能のよい装置が容易に得られる効果
がある。
第１図は従来のパルス・スワロー分周回路の基
本ブロツク図、第２図は周波数シンセサイザの基
本的構成を示すブロツク図、第３図は本発明の一
実施例のブロツク図、第４図は本発明に用いる前
置可変分周器の一実施例のブロツク図、第５図は
第４図の回路の動作を説明するタイムチヤートで
ある。 １……従来の前置可変分周器、２，３及び４…
…プログラマブルカウンタ、５……基準周波数発
生器、６……位相比較器、７……低域ろ波器、８
……電圧制御発振器（VCO）、９および９′……
前置可変分周器、１０……排他的論理和回路、１
１，１２および１３……Ｔ型フリツプフロツプ回
路、１４……論理和回路、１００……入力信号、
２００……制御信号。
本ブロツク図、第２図は周波数シンセサイザの基
本的構成を示すブロツク図、第３図は本発明の一
実施例のブロツク図、第４図は本発明に用いる前
置可変分周器の一実施例のブロツク図、第５図は
第４図の回路の動作を説明するタイムチヤートで
ある。 １……従来の前置可変分周器、２，３及び４…
…プログラマブルカウンタ、５……基準周波数発
生器、６……位相比較器、７……低域ろ波器、８
……電圧制御発振器（VCO）、９および９′……
前置可変分周器、１０……排他的論理和回路、１
１，１２および１３……Ｔ型フリツプフロツプ回
路、１４……論理和回路、１００……入力信号、
２００……制御信号。
Claims (1)
- １ 制御信号により一対の分周比Ｐ（Ｐは正の整
数）とＰ−0.5（若しくはＰとＰ＋0.5）の内のい
ずれか一方の分周比が選択されて分周動作をする
第１のカウンタと、前記第１のカウンタに縦続接
続されＢ（Ｂは正の整数）の分周比で分周動作を
する第２のカウンタと、前記第１のカウンタに縦
続接続され前記分周比Ｂに等しいかＢよりも小さ
い正の整数Ａを計数できる第３のカウンタとを備
え、前記第２のカウンタが前記第１のカウンタの
予め選択されたいずれか一方の分周比による分周
出力を前記Ａ個計数し他の一方の分周比による分
周出力を残りのＢ−Ａ個計数して分周動作をする
ように前記第１のカウンタの分周比が前記第２及
び第３のカウンタの情報によつて制御されること
を特徴とするパルス・スワロー分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181611A JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181611A JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883435A JPS5883435A (ja) | 1983-05-19 |
| JPS6312404B2 true JPS6312404B2 (ja) | 1988-03-18 |
Family
ID=16103825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181611A Granted JPS5883435A (ja) | 1981-11-12 | 1981-11-12 | パルス・スワロ−分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883435A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692071B2 (ja) * | 1987-02-25 | 1997-12-17 | 日本電気株式会社 | 位相同期パルス発生回路 |
| US4956797A (en) * | 1988-07-14 | 1990-09-11 | Siemens Transmission Systems, Inc. | Frequency multiplier |
| JP2571622B2 (ja) * | 1989-05-24 | 1997-01-16 | 株式会社ケンウッド | 分周器 |
| FR2666706B1 (fr) * | 1990-09-12 | 1993-08-06 | Sgs Thomson Microelectronics | Compteur/divisdeur rapide et application a un compteur avaleur. |
-
1981
- 1981-11-12 JP JP56181611A patent/JPS5883435A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883435A (ja) | 1983-05-19 |
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