JPH09232946A - カウンタ - Google Patents
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- JPH09232946A JPH09232946A JP8038237A JP3823796A JPH09232946A JP H09232946 A JPH09232946 A JP H09232946A JP 8038237 A JP8038237 A JP 8038237A JP 3823796 A JP3823796 A JP 3823796A JP H09232946 A JPH09232946 A JP H09232946A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
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- Microcomputers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 繰り返しカウントするカウント値の範囲を変
更できるカウンタの小型化を図ること。 【解決手段】 １ビットカウンタ2aのキャリー信号を入
力すべき１ビットカウンタ2bと、１ビットカウンタ2bの
キャリー信号を一入力端子へ入力すべきAND 回路４と、
AND 回路４から出力されるキャリー信号を入力すべき１
ビットカウンタ2cと、AND 回路４の論理を成立, 不成立
にすべき信号をAND 回路４の他入力端子へ入力するレジ
スタ３とを備える。
更できるカウンタの小型化を図ること。 【解決手段】 １ビットカウンタ2aのキャリー信号を入
力すべき１ビットカウンタ2bと、１ビットカウンタ2bの
キャリー信号を一入力端子へ入力すべきAND 回路４と、
AND 回路４から出力されるキャリー信号を入力すべき１
ビットカウンタ2cと、AND 回路４の論理を成立, 不成立
にすべき信号をAND 回路４の他入力端子へ入力するレジ
スタ３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、繰り返しカウント
するカウント値の範囲を変更できるカウンタに関するも
のである。
するカウント値の範囲を変更できるカウンタに関するも
のである。
【０００２】
【従来の技術】従来のカウンタは、ハードウェアによっ
てビット長が定まり、カウンタがアップカウントする場
合は初期値である最小値から最大値までをカウントした
後、再び初期値に戻って同様のカウント動作を繰り返
す。そのため、カウンタが繰り返しカウントするカウン
ト値の範囲を変更するためには、カウンタにその機能を
実現するハードウェアを付加する必要がある。
てビット長が定まり、カウンタがアップカウントする場
合は初期値である最小値から最大値までをカウントした
後、再び初期値に戻って同様のカウント動作を繰り返
す。そのため、カウンタが繰り返しカウントするカウン
ト値の範囲を変更するためには、カウンタにその機能を
実現するハードウェアを付加する必要がある。
【０００３】図６は、繰り返しカウントするカウント値
の範囲を変更できる従来のカウンタの構成を示すブロッ
ク図である。１ビットカウンタ2a、１ビットカウンタ2
b、１ビットカウンタ2cの各出力端子Ｑから出力される
カウント値は、システムバス１へ出力される。１ビット
カウンタ2aがカウント動作してキャリー信号出力端子Ｃ
o から出力するキャリー信号は、１ビットカウンタ2bの
キャリー信号入力端子Ｃi へ入力される。同様に１ビッ
トカウンタ2bがキャリー信号出力端子Ｃo から出力する
キャリー信号は１ビットカウンタ2cのキャリー信号入力
端子Ｃi へ入力される。１ビットカウンタ2a,2b,2cの各
トリガ端子Ｔにはカウント動作させるクロックCLK が入
力される。
の範囲を変更できる従来のカウンタの構成を示すブロッ
ク図である。１ビットカウンタ2a、１ビットカウンタ2
b、１ビットカウンタ2cの各出力端子Ｑから出力される
カウント値は、システムバス１へ出力される。１ビット
カウンタ2aがカウント動作してキャリー信号出力端子Ｃ
o から出力するキャリー信号は、１ビットカウンタ2bの
キャリー信号入力端子Ｃi へ入力される。同様に１ビッ
トカウンタ2bがキャリー信号出力端子Ｃo から出力する
キャリー信号は１ビットカウンタ2cのキャリー信号入力
端子Ｃi へ入力される。１ビットカウンタ2a,2b,2cの各
トリガ端子Ｔにはカウント動作させるクロックCLK が入
力される。
【０００４】リロードレジスタ6a、リロードレジスタ6
b、リロードレジスタ6cの各入力端子ＤにはCPU ５によ
りシステムバス１を介してリロード値が入力される。リ
ロードレジスタ6aが保持しているリロード値は、スイッ
チＳa を介して１ビットカウンタ2aの入力端子Ｄへ、リ
ロードレジスタ6bが保持しているリロード値は、スイッ
チＳb を介して１ビットカウンタ2bの入力端子Ｄへ入力
される。リロードレジスタ6cが保持しているリロード値
はスイッチＳc を介して１ビットカウンタ2cの入力端子
Ｄへ入力され。スイッチＳa , Ｓb , Ｓc はリロード信
号７によりオン,オフ制御される。
b、リロードレジスタ6cの各入力端子ＤにはCPU ５によ
りシステムバス１を介してリロード値が入力される。リ
ロードレジスタ6aが保持しているリロード値は、スイッ
チＳa を介して１ビットカウンタ2aの入力端子Ｄへ、リ
ロードレジスタ6bが保持しているリロード値は、スイッ
チＳb を介して１ビットカウンタ2bの入力端子Ｄへ入力
される。リロードレジスタ6cが保持しているリロード値
はスイッチＳc を介して１ビットカウンタ2cの入力端子
Ｄへ入力され。スイッチＳa , Ｓb , Ｓc はリロード信
号７によりオン,オフ制御される。
【０００５】次にこのカウンタの動作を説明する。スイ
ッチＳa , Ｓb , Ｓc をオフ状態にして、１ビットカウ
ンタ2a,2b,2cのカウント値を各“０”に初期化すると、
３ビットのカウント値は“０, ０, ０”になる。その
後、１発目のクロックCLK が発生すると、１ビットカウ
ンタ2aのカウント値が“０”から“１”に変化し、３ビ
ットのカウント値は“０, ０, １”になる。次に２発目
のクロックCLK が発生すると、１ビットカウンタ2aのカ
ウント値が“１”から“０”に変化し、そのときキャリ
ー信号が発生し、次段の１ビットカウンタ2bへ入力され
て、１ビットカウンタ2bのカウント値が“０”から
“１”に変化し、３ビットのカウント値は“０, １,
０”になる。続いて３発目のクロックCLK が発生する
と、１ビットカウンタ2aのカウント値が“１”に変化
し、このときキャリー信号が発生しないので、１ビット
カウンタ2bのカウント値は“１”のままとなり、３ビッ
トのカウント値は“０, １, １”になる。
ッチＳa , Ｓb , Ｓc をオフ状態にして、１ビットカウ
ンタ2a,2b,2cのカウント値を各“０”に初期化すると、
３ビットのカウント値は“０, ０, ０”になる。その
後、１発目のクロックCLK が発生すると、１ビットカウ
ンタ2aのカウント値が“０”から“１”に変化し、３ビ
ットのカウント値は“０, ０, １”になる。次に２発目
のクロックCLK が発生すると、１ビットカウンタ2aのカ
ウント値が“１”から“０”に変化し、そのときキャリ
ー信号が発生し、次段の１ビットカウンタ2bへ入力され
て、１ビットカウンタ2bのカウント値が“０”から
“１”に変化し、３ビットのカウント値は“０, １,
０”になる。続いて３発目のクロックCLK が発生する
と、１ビットカウンタ2aのカウント値が“１”に変化
し、このときキャリー信号が発生しないので、１ビット
カウンタ2bのカウント値は“１”のままとなり、３ビッ
トのカウント値は“０, １, １”になる。
【０００６】続いて、４発目のクロックCLK が発生する
と、１ビットカウンタ2aのカウント値が“０”に変化し
てキャリー信号が発生する。そのキャリー信号が１ビッ
トカウンタ2bへ入力されて、１ビットカウンタ2bのカウ
ント値が“１”から“０”に変化し、このとき１ビット
カウンタ2bはキャリー信号を発生させて、１ビットカウ
ンタ2cへ入力する。それにより１ビットカウンタ2cのカ
ウント値が“０”から“１”に変化して、３ビットのカ
ウント値は“１, ０, ０”になる。以後、クロックが発
生する都度同様にしてカウント動作する。それにより、
３ビットのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の変化をし、０〜７の数値をカウントする。
と、１ビットカウンタ2aのカウント値が“０”に変化し
てキャリー信号が発生する。そのキャリー信号が１ビッ
トカウンタ2bへ入力されて、１ビットカウンタ2bのカウ
ント値が“１”から“０”に変化し、このとき１ビット
カウンタ2bはキャリー信号を発生させて、１ビットカウ
ンタ2cへ入力する。それにより１ビットカウンタ2cのカ
ウント値が“０”から“１”に変化して、３ビットのカ
ウント値は“１, ０, ０”になる。以後、クロックが発
生する都度同様にしてカウント動作する。それにより、
３ビットのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の変化をし、０〜７の数値をカウントする。
【０００７】そして、１ビットカウンタ2c,2b,2aのカウ
ント値が各“１”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“１”から
“０”に変化してキャリー信号が出力され、それによっ
て１ビットカウンタ2bのカウント値が“１”から“０”
に変化する。そして１ビットカウンタ2bがキャリー信号
を発生し、それによって１ビットカウンタ2cのカウント
値が“１”から“０”に変化して、３ビットのカウント
値は“０, ０, ０”になり、初期値に戻る。そして、カ
ウンタはこのような動作を繰り返す。
ント値が各“１”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“１”から
“０”に変化してキャリー信号が出力され、それによっ
て１ビットカウンタ2bのカウント値が“１”から“０”
に変化する。そして１ビットカウンタ2bがキャリー信号
を発生し、それによって１ビットカウンタ2cのカウント
値が“１”から“０”に変化して、３ビットのカウント
値は“０, ０, ０”になり、初期値に戻る。そして、カ
ウンタはこのような動作を繰り返す。
【０００８】ここで、例えばカウントする３ビットのカ
ウント値の範囲を“１, ０, ０”から“１, １, １”の
範囲で繰り返しカウントしようとする場合は、システム
バス１からリロードレジスタ6c,6b,6a夫々へ各“１”,
“０”, “０”のリロード値を入力する。その後、リロ
ード信号７を発生させてスイッチＳc , Ｓb , Ｓa をオ
ンさせる。そうすると、リロードレジスタ6c,6b,6aのリ
ロード値が１ビットカウンタ2c,2b,2aへ各入力されて１
ビットカウンタ2c,2b,2aのカウント値が各“１”,
“０”, “０”に、つまり３ビットのカウント初期値が
“１, ０, ０”になる。その後、クロックCLK が発生す
ると、前述した同様の動作で１ビットカウンタ2c,2b,2a
のカウント値が変化する。そして３ビットのカウント値
は “１，０，０” “１，０，１” “１，１，０” “１，１，１” の変化をする。
ウント値の範囲を“１, ０, ０”から“１, １, １”の
範囲で繰り返しカウントしようとする場合は、システム
バス１からリロードレジスタ6c,6b,6a夫々へ各“１”,
“０”, “０”のリロード値を入力する。その後、リロ
ード信号７を発生させてスイッチＳc , Ｓb , Ｓa をオ
ンさせる。そうすると、リロードレジスタ6c,6b,6aのリ
ロード値が１ビットカウンタ2c,2b,2aへ各入力されて１
ビットカウンタ2c,2b,2aのカウント値が各“１”,
“０”, “０”に、つまり３ビットのカウント初期値が
“１, ０, ０”になる。その後、クロックCLK が発生す
ると、前述した同様の動作で１ビットカウンタ2c,2b,2a
のカウント値が変化する。そして３ビットのカウント値
は “１，０，０” “１，０，１” “１，１，０” “１，１，１” の変化をする。
【０００９】そして１ビットカウンタ2a,2b,2cのカウン
ト値が各“１”, “１”, “１”になったとき、CPU ５
によりリロード信号７を発生させて、スイッチＳc , Ｓ
b ,Ｓa をオンにし、リロードレジスタ6c,6b,6aの各リ
ロード値を１ビットカウンタ2c,2b,2aへ各入力して、１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“０”, “０”にする。そして前述したカウント動作を
させ、それを繰り返すことにより４〜７の数値のカウン
トを繰り返す。
ト値が各“１”, “１”, “１”になったとき、CPU ５
によりリロード信号７を発生させて、スイッチＳc , Ｓ
b ,Ｓa をオンにし、リロードレジスタ6c,6b,6aの各リ
ロード値を１ビットカウンタ2c,2b,2aへ各入力して、１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“０”, “０”にする。そして前述したカウント動作を
させ、それを繰り返すことにより４〜７の数値のカウン
トを繰り返す。
【００１０】
【発明が解決しようとする課題】ところで、従来のカウ
ンタは所定のカウント値の範囲でカウント値を繰り返し
カウントする場合は、その初期値をリロードレジスタに
一度設定すれば、所定のカウント値の範囲のカウント動
作を繰り返すことができ、カウントを繰り返す都度、リ
ロード値を設定する必要がないから、リロード値の設定
のためのCPU の負荷が増加することがない。しかし、１
ビットカウンタと同数のリロードレジスタが必要であ
り、リロードレジスタが占めるパターン面積が極めて大
きいという問題がある。そこで、リロードレジスタを用
いないようにすれば、リロードレジスタが占めるパター
ン面積を削減できるが、カウント動作中、又はカウント
値がオーバフローする都度、カウント値の初期値をCPU
によって与える必要が生じて、CPU の負荷が増加する。
そのため従来のカウンタをシステムに適用する場合
は、システムの大型化が避けられず、またCPU の負荷を
増加させるという問題がある。本発明は斯かる問題に鑑
み、繰り返しカウントするカウント値の範囲を変更で
き、しかもCPU を備えたシステムの小型化が図れるとと
もに、CPU の負荷を増加させることがないカウンタを提
供することを目的とする。
ンタは所定のカウント値の範囲でカウント値を繰り返し
カウントする場合は、その初期値をリロードレジスタに
一度設定すれば、所定のカウント値の範囲のカウント動
作を繰り返すことができ、カウントを繰り返す都度、リ
ロード値を設定する必要がないから、リロード値の設定
のためのCPU の負荷が増加することがない。しかし、１
ビットカウンタと同数のリロードレジスタが必要であ
り、リロードレジスタが占めるパターン面積が極めて大
きいという問題がある。そこで、リロードレジスタを用
いないようにすれば、リロードレジスタが占めるパター
ン面積を削減できるが、カウント動作中、又はカウント
値がオーバフローする都度、カウント値の初期値をCPU
によって与える必要が生じて、CPU の負荷が増加する。
そのため従来のカウンタをシステムに適用する場合
は、システムの大型化が避けられず、またCPU の負荷を
増加させるという問題がある。本発明は斯かる問題に鑑
み、繰り返しカウントするカウント値の範囲を変更で
き、しかもCPU を備えたシステムの小型化が図れるとと
もに、CPU の負荷を増加させることがないカウンタを提
供することを目的とする。
【００１１】
【課題を解決するための手段】第１発明に係るカウンタ
は、全ビットより少ないビット範囲のカウント値を繰り
返しカウントする動作モードを指令する手段と、指令し
た動作モードに基づいて、カウント動作で発生するキャ
リー信号又はボロー信号をマスクするマスク信号を生成
する手段と、前記マスク信号に基づいて所定ビット以上
の１ビットカウンタのカウント動作を停止させる手段と
を備えて構成する。
は、全ビットより少ないビット範囲のカウント値を繰り
返しカウントする動作モードを指令する手段と、指令し
た動作モードに基づいて、カウント動作で発生するキャ
リー信号又はボロー信号をマスクするマスク信号を生成
する手段と、前記マスク信号に基づいて所定ビット以上
の１ビットカウンタのカウント動作を停止させる手段と
を備えて構成する。
【００１２】第１発明では、全ビットより少ない所定ビ
ット範囲のカウント値を繰り返しカウントする動作モー
ドを指令すると、指令した動作モードに応じて、カウン
ト動作で発生するキャリー信号又はボロー信号をマスク
するマスク信号を生成する。マスク信号によりキャリー
信号又はボロー信号をマスクすると、キャリー信号又は
ボロー信号が所定ビット以上の１ビットカウンタへ入力
されなくなる。そして、キャリー信号又はボロー信号を
マスクしない場合は全てのビットの１ビットカウンタが
カウント動作してカウント値が変化し、繰り返しカウン
トするカウント値の範囲が広くなる。所定ビット以上の
１ビットカウンタへ入力するキャリー信号又はボロー信
号をマスクした場合は、所定ビット以上の１ビットカウ
ンタのカウント動作が停止して、カウント値が変化しな
くなり、繰り返しカウントするカウント値の範囲が狭く
なる。これにより、マスク信号により、繰り返しカウン
トするカウント値の範囲を変更できる。
ット範囲のカウント値を繰り返しカウントする動作モー
ドを指令すると、指令した動作モードに応じて、カウン
ト動作で発生するキャリー信号又はボロー信号をマスク
するマスク信号を生成する。マスク信号によりキャリー
信号又はボロー信号をマスクすると、キャリー信号又は
ボロー信号が所定ビット以上の１ビットカウンタへ入力
されなくなる。そして、キャリー信号又はボロー信号を
マスクしない場合は全てのビットの１ビットカウンタが
カウント動作してカウント値が変化し、繰り返しカウン
トするカウント値の範囲が広くなる。所定ビット以上の
１ビットカウンタへ入力するキャリー信号又はボロー信
号をマスクした場合は、所定ビット以上の１ビットカウ
ンタのカウント動作が停止して、カウント値が変化しな
くなり、繰り返しカウントするカウント値の範囲が狭く
なる。これにより、マスク信号により、繰り返しカウン
トするカウント値の範囲を変更できる。
【００１３】第２発明に係るカウンタは、所定ビット以
上の１ビットカウンタへ入力するキャリー信号又はボロ
ー信号を入断する入断手段と、この入断手段を入断制御
する信号を出力する入断信号出力手段とを備えて構成す
る。
上の１ビットカウンタへ入力するキャリー信号又はボロ
ー信号を入断する入断手段と、この入断手段を入断制御
する信号を出力する入断信号出力手段とを備えて構成す
る。
【００１４】第２発明では、入断信号出力手段が出力す
る入断制御の信号に応じて、入断手段が入断動作する。
入断手段が断状態になると、カウント動作で発生するキ
ャリー信号又はボロー信号を、所定ビット以上の１ビッ
トカウンタへ入力できなくなる。そして、所定ビット以
上の１ビットカウンタへキャリー信号又はボロー信号を
入力できる場合は、全ての１ビットカウンタがカウント
動作してカウント値が変化し、繰り返しカウントするカ
ウント値の範囲が広くなる。所定ビット以上の１ビット
カウンタへキャリー信号又はボロー信号を入力できない
場合は、所定ビット以上の１ビットカウンタのカウント
動作が停止して、カウント値が変化しなくなり、繰り返
しカウントするカウント値の範囲が狭くなる。これによ
り、入断信号出力手段が出力する入断制御の信号によ
り、繰り返しカウントするカウント値の範囲を変更でき
る。
る入断制御の信号に応じて、入断手段が入断動作する。
入断手段が断状態になると、カウント動作で発生するキ
ャリー信号又はボロー信号を、所定ビット以上の１ビッ
トカウンタへ入力できなくなる。そして、所定ビット以
上の１ビットカウンタへキャリー信号又はボロー信号を
入力できる場合は、全ての１ビットカウンタがカウント
動作してカウント値が変化し、繰り返しカウントするカ
ウント値の範囲が広くなる。所定ビット以上の１ビット
カウンタへキャリー信号又はボロー信号を入力できない
場合は、所定ビット以上の１ビットカウンタのカウント
動作が停止して、カウント値が変化しなくなり、繰り返
しカウントするカウント値の範囲が狭くなる。これによ
り、入断信号出力手段が出力する入断制御の信号によ
り、繰り返しカウントするカウント値の範囲を変更でき
る。
【００１５】
【発明の実施の形態】以下本発明を、その発明の実施の
形態を示す図面により詳述する。
形態を示す図面により詳述する。
【００１６】〔実施の形態１〕図１は本発明に係るカウ
ンタの実施の形態１の構成を示すブロック図である。夫
々がフリップフロップである１ビットカウンタ2a、１ビ
ットカウンタ2b及び１ビットカウンタ2cの各出力端子Ｑ
から出力されるカウント値はシステムバス１へ出力され
る。１ビットカウンタ2aがカウント動作して、そのキャ
リー信号出力端子Ｃo から出力されるキャリー信号は、
１ビットカウンタ2bのキャリー信号入力端子Ｃi へ入力
される。１ビットカウンタ2bがカウント動作して、その
キャリー信号出力端子Ｃo から出力されるキャリー信号
は、入断手段たるAND 回路４の一入力端子へ入力され
る。AND 回路４の出力信号たるキャリー信号は１ビット
カウンタ2cのキャリー信号入力端子Ｃi へ入力される。
１ビットカウンタ2a,2b,2cの各トリガ端子Ｔには、カウ
ント動作させるクロックCLK が入力される。
ンタの実施の形態１の構成を示すブロック図である。夫
々がフリップフロップである１ビットカウンタ2a、１ビ
ットカウンタ2b及び１ビットカウンタ2cの各出力端子Ｑ
から出力されるカウント値はシステムバス１へ出力され
る。１ビットカウンタ2aがカウント動作して、そのキャ
リー信号出力端子Ｃo から出力されるキャリー信号は、
１ビットカウンタ2bのキャリー信号入力端子Ｃi へ入力
される。１ビットカウンタ2bがカウント動作して、その
キャリー信号出力端子Ｃo から出力されるキャリー信号
は、入断手段たるAND 回路４の一入力端子へ入力され
る。AND 回路４の出力信号たるキャリー信号は１ビット
カウンタ2cのキャリー信号入力端子Ｃi へ入力される。
１ビットカウンタ2a,2b,2cの各トリガ端子Ｔには、カウ
ント動作させるクロックCLK が入力される。
【００１７】入断信号出力手段たるレジスタ３の入力端
子Ｄには、システムバス１に接続されたCPU ５から入断
データが入力される。レジスタ３が格納している入断デ
ータによる入断信号はAND 回路４の他入力端子へ入力さ
れる。レジスタ３のトリガ端子Ｔには、入断データを格
納するためのクロック CLK ′が入力される。そして、
１ビットカウンタ2a,2b,2cにより３ビットのカウンタが
構成される。
子Ｄには、システムバス１に接続されたCPU ５から入断
データが入力される。レジスタ３が格納している入断デ
ータによる入断信号はAND 回路４の他入力端子へ入力さ
れる。レジスタ３のトリガ端子Ｔには、入断データを格
納するためのクロック CLK ′が入力される。そして、
１ビットカウンタ2a,2b,2cにより３ビットのカウンタが
構成される。
【００１８】次にこのように構成したカウンタの動作を
説明する。CPU ５によりシステムバス１を介して“１”
の入断データをレジスタ３へ入力してレジスタ３へ格納
すると、その入断データによる“１”の入断信号がレジ
スタ３の出力端子Ｑから出力されてAND 回路４の他入力
端子へ入力される。いま、CPU ５により１ビットカウン
タ2c,2b,2aのカウント値を各“０”に初期化すると、３
ビットのカウント値は“０, ０, ０”になる。その後、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“０”から“１”に変化し、３ビット
のカウント値は“０, ０, １”になる。
説明する。CPU ５によりシステムバス１を介して“１”
の入断データをレジスタ３へ入力してレジスタ３へ格納
すると、その入断データによる“１”の入断信号がレジ
スタ３の出力端子Ｑから出力されてAND 回路４の他入力
端子へ入力される。いま、CPU ５により１ビットカウン
タ2c,2b,2aのカウント値を各“０”に初期化すると、３
ビットのカウント値は“０, ０, ０”になる。その後、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“０”から“１”に変化し、３ビット
のカウント値は“０, ０, １”になる。
【００１９】次に２発目のクロックCLK が発生すると、
１ビットカウンタ2aのカウント値が“１”から“０”に
変化し、そのときキャリー信号が発生し、そのキャリー
信号が次段の１ビットカウンタ2bのキャリー信号入力端
子Ｃi へ入力されて、１ビットカウンタ2bのカウント値
が“０”から“１”に変化して、３ビットのカウント値
は“０, １, ０”になる。
１ビットカウンタ2aのカウント値が“１”から“０”に
変化し、そのときキャリー信号が発生し、そのキャリー
信号が次段の１ビットカウンタ2bのキャリー信号入力端
子Ｃi へ入力されて、１ビットカウンタ2bのカウント値
が“０”から“１”に変化して、３ビットのカウント値
は“０, １, ０”になる。
【００２０】続いて３発目のクロックCLK が発生する
と、１ビットカウンタ2aのカウント値が“１”に変化
し、このときキャリー信号が発生しないので、１ビット
カウンタ2bのカウント値は“１”のままとなり、３ビッ
トのカウント値は“０, １, １”になる。続いて４発目
のクロックCLK が発生すると、１ビットカウンタ2aのカ
ウント値が“０”に変化してキャリー信号が発生する。
そのキャリー信号が１ビットカウンタ2bのキャリー信号
入力端子Ｃi へ入力されて、１ビットカウンタ2bのカウ
ント値が“１”から“０”に変化し、このとき１ビット
カウンタ2bはキャリー信号を発生させて、そのキャリー
信号がAND 回路４の一入力端子へ入力される。AND 回路
４の他入力端子にはレジスタ３から“１”の入断信号が
入力されているので、AND 回路４の論理が成立し、AND
回路４からキャリー信号を出力し、このキャリー信号が
次段の１ビットカウンタ2cのキャリー信号入力端子Ｃi
へ入力される。
と、１ビットカウンタ2aのカウント値が“１”に変化
し、このときキャリー信号が発生しないので、１ビット
カウンタ2bのカウント値は“１”のままとなり、３ビッ
トのカウント値は“０, １, １”になる。続いて４発目
のクロックCLK が発生すると、１ビットカウンタ2aのカ
ウント値が“０”に変化してキャリー信号が発生する。
そのキャリー信号が１ビットカウンタ2bのキャリー信号
入力端子Ｃi へ入力されて、１ビットカウンタ2bのカウ
ント値が“１”から“０”に変化し、このとき１ビット
カウンタ2bはキャリー信号を発生させて、そのキャリー
信号がAND 回路４の一入力端子へ入力される。AND 回路
４の他入力端子にはレジスタ３から“１”の入断信号が
入力されているので、AND 回路４の論理が成立し、AND
回路４からキャリー信号を出力し、このキャリー信号が
次段の１ビットカウンタ2cのキャリー信号入力端子Ｃi
へ入力される。
【００２１】それにより１ビットカウンタ2cのカウント
値が“０”から“１”に変化して、３ビットのカウント
値は“１, ０, ０”になる。以後、クロックが発生する
都度同様にアップカウント動作をし、それにより３ビッ
トのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化し、０〜７の数値をアップカウントする。
値が“０”から“１”に変化して、３ビットのカウント
値は“１, ０, ０”になる。以後、クロックが発生する
都度同様にアップカウント動作をし、それにより３ビッ
トのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化し、０〜７の数値をアップカウントする。
【００２２】そして、１ビットカウンタ2c,2b,2aのカウ
ント値が各“１”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“１”から
“０”に変化してキャリー信号が発生し、それによって
１ビットカウンタ2bのカウント値が“１”から“０”に
変化する。そして、１ビットカウンタ2bがキャリー信号
を発生し、それによって１ビットカウンタ2cのカウント
値が“１”から“０”に変化して、３ビットのカウント
値は“０, ０, ０”になり、初期値に戻る。そして、カ
ウンタは、このようなアップカウント動作を繰り返し、
カウンタは０〜７の数値のアップカウントを繰り返す。
ント値が各“１”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“１”から
“０”に変化してキャリー信号が発生し、それによって
１ビットカウンタ2bのカウント値が“１”から“０”に
変化する。そして、１ビットカウンタ2bがキャリー信号
を発生し、それによって１ビットカウンタ2cのカウント
値が“１”から“０”に変化して、３ビットのカウント
値は“０, ０, ０”になり、初期値に戻る。そして、カ
ウンタは、このようなアップカウント動作を繰り返し、
カウンタは０〜７の数値のアップカウントを繰り返す。
【００２３】ところで、繰り返しカウントするカウント
値の範囲を４〜７の数値にする場合は、CPU ５により１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“０”,“０”にするとともに、CPU ５によりレジスタ
３に“０”の入断データを入力し格納する。そうすると
AND 回路４の他入力端子には“０”の入断信号が入力さ
れて、AND 回路４の論理が不成立になって、１ビットカ
ウンタ2bが出力するキャリー信号が１ビットカウンタ2c
に入力されなくなり、１ビットカウンタ2cがカウント動
作を停止し１ビットカウンタ2cのカウント値が“１”の
まま変化しなくなる。そして、１ビットカウンタ2a,2b
が前述したと同様のアップカウント動作をして、１ビッ
トカウンタ2b,2a のカウント値が変化して、３ビットの
カウント値は “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化し、１ビットカウンタ2b,2a のカウント値が
各“１”になった後のクロックCLK の発生により、前述
したと同様に１ビットカウンタ2b,2a のカウント値が各
“０”に変化して、２ビットのカウント値は“０, ０”
に戻る。つまり、３ビットのカウント値は“１, ０,
０”に戻る。
値の範囲を４〜７の数値にする場合は、CPU ５により１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“０”,“０”にするとともに、CPU ５によりレジスタ
３に“０”の入断データを入力し格納する。そうすると
AND 回路４の他入力端子には“０”の入断信号が入力さ
れて、AND 回路４の論理が不成立になって、１ビットカ
ウンタ2bが出力するキャリー信号が１ビットカウンタ2c
に入力されなくなり、１ビットカウンタ2cがカウント動
作を停止し１ビットカウンタ2cのカウント値が“１”の
まま変化しなくなる。そして、１ビットカウンタ2a,2b
が前述したと同様のアップカウント動作をして、１ビッ
トカウンタ2b,2a のカウント値が変化して、３ビットの
カウント値は “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化し、１ビットカウンタ2b,2a のカウント値が
各“１”になった後のクロックCLK の発生により、前述
したと同様に１ビットカウンタ2b,2a のカウント値が各
“０”に変化して、２ビットのカウント値は“０, ０”
に戻る。つまり、３ビットのカウント値は“１, ０,
０”に戻る。
【００２４】そして、カウンタはこのような動作を繰り
返し、カウンタは４〜７の数値を繰り返しカウントし、
繰り返しカウントするカウント値の範囲が狭くなる。ま
た、CPU ５により１ビットカウンタ2a,2b,2cのカウント
値を各“０”に初期化するとともに、CPU ５によりレジ
スタ３に“０”の入断データを格納すれば、１ビットカ
ウンタ2cにはキャリー信号が入力されず、１ビットカウ
ンタ2cがカウント動作を停止して、カウント値が“０”
のまま変化しなくなり、１ビットカウンタ2b,2a のカウ
ント値が変化して、３ビットのカウント値は “０，０，０” “０，０，１” “０，１，０” “０，１，１” の順に変化し、０〜３の数値のアップカウント動作を繰
り返すことになる。これによっても繰り返しカウントす
るカウント値の範囲が狭くなる。
返し、カウンタは４〜７の数値を繰り返しカウントし、
繰り返しカウントするカウント値の範囲が狭くなる。ま
た、CPU ５により１ビットカウンタ2a,2b,2cのカウント
値を各“０”に初期化するとともに、CPU ５によりレジ
スタ３に“０”の入断データを格納すれば、１ビットカ
ウンタ2cにはキャリー信号が入力されず、１ビットカウ
ンタ2cがカウント動作を停止して、カウント値が“０”
のまま変化しなくなり、１ビットカウンタ2b,2a のカウ
ント値が変化して、３ビットのカウント値は “０，０，０” “０，０，１” “０，１，０” “０，１，１” の順に変化し、０〜３の数値のアップカウント動作を繰
り返すことになる。これによっても繰り返しカウントす
るカウント値の範囲が狭くなる。
【００２５】このようなカウント値の範囲の変更は、単
一のAND 回路４及びレジスタ３を備えることにより可能
となるから、従来のように１ビットカウンタに対応づけ
た多数のリロードレジスタを必要とせず、リロードレジ
スタのパターン面積を削減できる。また、リロードレジ
スタを用いないが、カウント値がオーバフローする都
度、CPU により１ビットカウンタのカウント値を初期値
にする必要がないので、CPU５の負荷を増加させること
がない。
一のAND 回路４及びレジスタ３を備えることにより可能
となるから、従来のように１ビットカウンタに対応づけ
た多数のリロードレジスタを必要とせず、リロードレジ
スタのパターン面積を削減できる。また、リロードレジ
スタを用いないが、カウント値がオーバフローする都
度、CPU により１ビットカウンタのカウント値を初期値
にする必要がないので、CPU５の負荷を増加させること
がない。
【００２６】〔実施の形態２〕図２は本発明に係るカウ
ンタの実施の形態２の構成を示すブロック図である。１
ビットカウンタ2aのキャリー信号出力端子Ｃo から出力
されるキャリー信号はAND 回路４の一入力端子へ入力さ
れる。AND 回路４の出力信号たるキャリー信号は１ビッ
トカウンタ2bのキャリー信号入力端子Ｃi へ入力され
る。１ビットカウンタ2bのキャリー信号出力端子Ｃo か
ら出力されるキャリー信号は１ビットカウンタ2cのキャ
リー信号入力端子Ｃi へ入力される。それ以外の構成
は、図１に示したカウンタの構成と同様となっており、
同一構成部分には同一符号を付している。
ンタの実施の形態２の構成を示すブロック図である。１
ビットカウンタ2aのキャリー信号出力端子Ｃo から出力
されるキャリー信号はAND 回路４の一入力端子へ入力さ
れる。AND 回路４の出力信号たるキャリー信号は１ビッ
トカウンタ2bのキャリー信号入力端子Ｃi へ入力され
る。１ビットカウンタ2bのキャリー信号出力端子Ｃo か
ら出力されるキャリー信号は１ビットカウンタ2cのキャ
リー信号入力端子Ｃi へ入力される。それ以外の構成
は、図１に示したカウンタの構成と同様となっており、
同一構成部分には同一符号を付している。
【００２７】次にこのように構成したカウンタの動作を
説明する。レジスタ３に“１”の入断データを格納した
場合は、AND 回路４の他入力端子には“１”の入断信号
が入力される。いま、CPU ５により１ビットカウンタ2
c,2b,2aのカウント値を各“０”に初期化すると、１ビ
ットカウンタ2c,2b,2aのカウント値が各“０”になり、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“０”から“１”に変化し、３ビット
のカウント値は“０,０, １”になり、２発目のクロッ
クが発生すると、１ビットカウンタ2aのカウント値が
“１”から“０”に変化し、そのときキャリー信号が発
生し、そのキャリー信号がAND 回路４の一入力端子へ入
力される。それによりAND 回路４の論理が成立し、AND
回路４の出力信号たるキャリー信号が１ビットカウンタ
2bのキャリー信号入力端子Ｃi へ入力され、１ビットカ
ウンタ2bのカウント値は“０”から“１”に変化し、３
ビットのカウント値は“０, １, ０”に変化する。
説明する。レジスタ３に“１”の入断データを格納した
場合は、AND 回路４の他入力端子には“１”の入断信号
が入力される。いま、CPU ５により１ビットカウンタ2
c,2b,2aのカウント値を各“０”に初期化すると、１ビ
ットカウンタ2c,2b,2aのカウント値が各“０”になり、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“０”から“１”に変化し、３ビット
のカウント値は“０,０, １”になり、２発目のクロッ
クが発生すると、１ビットカウンタ2aのカウント値が
“１”から“０”に変化し、そのときキャリー信号が発
生し、そのキャリー信号がAND 回路４の一入力端子へ入
力される。それによりAND 回路４の論理が成立し、AND
回路４の出力信号たるキャリー信号が１ビットカウンタ
2bのキャリー信号入力端子Ｃi へ入力され、１ビットカ
ウンタ2bのカウント値は“０”から“１”に変化し、３
ビットのカウント値は“０, １, ０”に変化する。
【００２８】そして、１ビットカウンタ2aのキャリー信
号を１ビットカウンタ2bへ入力でき、１ビットカウンタ
2bのキャリー信号を１ビットカウンタ2cへ入力できて、
１ビットカウンタ2a,2b,2cのカウント値が変化する。そ
のため、レジスタ３に“１”の入断データを格納した場
合は、図１のカウンタにおいてレジスタ３に“１”の入
断データを格納した場合と同様にアップカウント動作し
て、３ビットのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化して、０〜７の数値をカウントする。
号を１ビットカウンタ2bへ入力でき、１ビットカウンタ
2bのキャリー信号を１ビットカウンタ2cへ入力できて、
１ビットカウンタ2a,2b,2cのカウント値が変化する。そ
のため、レジスタ３に“１”の入断データを格納した場
合は、図１のカウンタにおいてレジスタ３に“１”の入
断データを格納した場合と同様にアップカウント動作し
て、３ビットのカウント値は、 “０，０，０” “０，０，１” “０，１，０” “０，１，１” “１，０，０” “１，０，１” “１，１，０” “１，１，１” の順に変化して、０〜７の数値をカウントする。
【００２９】ところで、１ビットカウンタ2c,2b,2aのカ
ウント値を各“０”に初期化すると、３ビットのカウン
ト値は“０, ０, ０”になる。レジスタ３に“０”の入
断データを格納すると、AND 回路４の他入力端子には
“０”の入断信号が入力される。それにより、AND 回路
４の論理が不成立になり、１ビットカウンタ2aのキャリ
ー信号が次段の１ビットカウンタ2bへ入力されなくな
り、それによって１ビットカウンタ2c,2b のカウント動
作が停止する。つまり１ビットカウンタ2c,2b のカウン
ト値が“０”のまま変化しなくなって、３ビットのカウ
ント値は “０，０，０” “０，０，１” の順に変化し、０〜１の数値のカウントを繰り返すこと
になり、繰り返しカウントするカウント値の範囲が最も
狭くなる。
ウント値を各“０”に初期化すると、３ビットのカウン
ト値は“０, ０, ０”になる。レジスタ３に“０”の入
断データを格納すると、AND 回路４の他入力端子には
“０”の入断信号が入力される。それにより、AND 回路
４の論理が不成立になり、１ビットカウンタ2aのキャリ
ー信号が次段の１ビットカウンタ2bへ入力されなくな
り、それによって１ビットカウンタ2c,2b のカウント動
作が停止する。つまり１ビットカウンタ2c,2b のカウン
ト値が“０”のまま変化しなくなって、３ビットのカウ
ント値は “０，０，０” “０，０，１” の順に変化し、０〜１の数値のカウントを繰り返すこと
になり、繰り返しカウントするカウント値の範囲が最も
狭くなる。
【００３０】〔実施の形態３〕図３は本発明に係るカウ
ンタの実施の形態３の構成を示すブロック図である。１
ビットカウンタ2aのボロー信号出力端子Ｂo から出力さ
れるボロー信号は、１ビットカウンタ2bのボロー信号入
力端子Ｂi へ入力される。１ビットカウンタ2bのボロー
信号出力端子Ｂo から出力されるボロー信号はAND 回路
４の一入力端子へ入力される。AND 回路４の出力信号た
るボロー信号は１ビットカウンタ2cのボロー信号入力端
子Ｂi へ入力される。それ以外の構成は図１に示したカ
ウンタと同様に構成されており、同一構成部分には同一
符号を付している。このカウンタは、図１に示すカウン
タのキャリー信号に代えて、ボロー信号を用いてダウン
カウント動作するように構成してある。
ンタの実施の形態３の構成を示すブロック図である。１
ビットカウンタ2aのボロー信号出力端子Ｂo から出力さ
れるボロー信号は、１ビットカウンタ2bのボロー信号入
力端子Ｂi へ入力される。１ビットカウンタ2bのボロー
信号出力端子Ｂo から出力されるボロー信号はAND 回路
４の一入力端子へ入力される。AND 回路４の出力信号た
るボロー信号は１ビットカウンタ2cのボロー信号入力端
子Ｂi へ入力される。それ以外の構成は図１に示したカ
ウンタと同様に構成されており、同一構成部分には同一
符号を付している。このカウンタは、図１に示すカウン
タのキャリー信号に代えて、ボロー信号を用いてダウン
カウント動作するように構成してある。
【００３１】次にこのように構成したカウンタの動作を
説明する。CPU ５によりシステムバス１を介して“１”
の入断データをレジスタ３へ入力してレジスタ３へ格納
すると、その入断データによる“１”の入断信号がレジ
スタ３の出力端子Ｑから出力されてAND 回路４の他入力
端子へ入力される。いま、CPU ５により１ビットカウン
タ2c,2b,2aのカウント値を各“１”に初期化すると、３
ビットのカウント値は“１, １, １”になる。その後、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“１”から“０”に変化し、３ビット
のカウント値は“１, １, ０”になる。
説明する。CPU ５によりシステムバス１を介して“１”
の入断データをレジスタ３へ入力してレジスタ３へ格納
すると、その入断データによる“１”の入断信号がレジ
スタ３の出力端子Ｑから出力されてAND 回路４の他入力
端子へ入力される。いま、CPU ５により１ビットカウン
タ2c,2b,2aのカウント値を各“１”に初期化すると、３
ビットのカウント値は“１, １, １”になる。その後、
１発目のクロックCLK が発生すると、１ビットカウンタ
2aのカウント値が“１”から“０”に変化し、３ビット
のカウント値は“１, １, ０”になる。
【００３２】次に２発目のクロックCLK が発生すると、
１ビットカウンタ2aのカウント値が“０”から“１”に
変化し、そのときボロー信号が発生し、そのボロー信号
が次段の１ビットカウンタ2bのボロー信号入力端子Ｂi
へ入力されて、１ビットカウンタ2bのカウント値が
“１”から“０”に変化して、３ビットのカウント値は
“１, ０, １”になる。続いて３発目のクロックCLK が
発生すると、１ビットカウンタ2aのカウント値が“０”
に変化し、このときボロー信号が発生しないので、１ビ
ットカウンタ2bのカウント値は“０”のままとなり、３
ビットのカウント値は“１, ０, ０”になる。
１ビットカウンタ2aのカウント値が“０”から“１”に
変化し、そのときボロー信号が発生し、そのボロー信号
が次段の１ビットカウンタ2bのボロー信号入力端子Ｂi
へ入力されて、１ビットカウンタ2bのカウント値が
“１”から“０”に変化して、３ビットのカウント値は
“１, ０, １”になる。続いて３発目のクロックCLK が
発生すると、１ビットカウンタ2aのカウント値が“０”
に変化し、このときボロー信号が発生しないので、１ビ
ットカウンタ2bのカウント値は“０”のままとなり、３
ビットのカウント値は“１, ０, ０”になる。
【００３３】続いて４発目のクロックCLK が発生する
と、１ビットカウンタ2aのカウント値が“０”から
“１”に変化してボロー信号が発生する。そのボロー信
号が１ビットカウンタ2bのボロー信号入力端子Ｂi へ入
力されて、１ビットカウンタ2bのカウント値が“０”か
ら“１”に変化し、このとき１ビットカウンタ2bはボロ
ー信号を発生させて、そのボロー信号がAND 回路４の一
入力端子へ入力される。AND回路４の他入力端子にはレ
ジスタ３から“１”の入断信号が入力されているので、
AND 回路４の論理が成立し、AND 回路４からボロー信号
を出力し、このボロー信号が次段の１ビットカウンタ2c
のボロー信号入力端子Ｂi へ入力される。
と、１ビットカウンタ2aのカウント値が“０”から
“１”に変化してボロー信号が発生する。そのボロー信
号が１ビットカウンタ2bのボロー信号入力端子Ｂi へ入
力されて、１ビットカウンタ2bのカウント値が“０”か
ら“１”に変化し、このとき１ビットカウンタ2bはボロ
ー信号を発生させて、そのボロー信号がAND 回路４の一
入力端子へ入力される。AND回路４の他入力端子にはレ
ジスタ３から“１”の入断信号が入力されているので、
AND 回路４の論理が成立し、AND 回路４からボロー信号
を出力し、このボロー信号が次段の１ビットカウンタ2c
のボロー信号入力端子Ｂi へ入力される。
【００３４】それにより１ビットカウンタ2cのカウント
値が“１”から“０”に変化して、３ビットのカウント
値は“０, １, １”になる。以後、クロックが発生する
都度同様にダウンカウント動作をし、それにより３ビッ
トのカウント値は “１，１，１” “１，１，０” “１，０，１” “１，０，０” “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化し、７〜０の数値をダウンカウントする。
値が“１”から“０”に変化して、３ビットのカウント
値は“０, １, １”になる。以後、クロックが発生する
都度同様にダウンカウント動作をし、それにより３ビッ
トのカウント値は “１，１，１” “１，１，０” “１，０，１” “１，０，０” “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化し、７〜０の数値をダウンカウントする。
【００３５】そして、１ビットカウンタ2c,2b,2aの各カ
ウント値が“０”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“０”から
“１”に変化してボロー信号が発生し、それによって１
ビットカウンタ2bのカウント値が“０”から“１”に変
化する。そして、１ビットカウンタ2bがボロー信号を発
生し、それによって１ビットカウンタ2cのカウント値が
“０”から“１”に変化して、３ビットのカウント値は
“１, １, １”になり、初期値に戻る。そして、カウン
タは、このようなダウンカウント動作を繰り返し、カウ
ンタは７〜０の数値のカウントを繰り返す。
ウント値が“０”になった後に、クロックが発生する
と、１ビットカウンタ2aのカウント値が“０”から
“１”に変化してボロー信号が発生し、それによって１
ビットカウンタ2bのカウント値が“０”から“１”に変
化する。そして、１ビットカウンタ2bがボロー信号を発
生し、それによって１ビットカウンタ2cのカウント値が
“０”から“１”に変化して、３ビットのカウント値は
“１, １, １”になり、初期値に戻る。そして、カウン
タは、このようなダウンカウント動作を繰り返し、カウ
ンタは７〜０の数値のカウントを繰り返す。
【００３６】ところで、繰り返しカウントするカウント
値の範囲を７〜４の数値にする場合は、CPU ５により１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“１”,“１”にするとともに、CPU ５によりレジスタ
３に“０”の入断データを入力し格納する。そうすると
AND 回路４の他入力端子には“０”の入断信号が入力さ
れて、AND 回路４の論理が不成立になって、１ビットカ
ウンタ2bが出力するボロー信号が１ビットカウンタ2cに
入力されなくなり、１ビットカウンタ2cのカウント動作
が停止し１ビットカウンタ2cのカウント値が“１”のま
ま変化しなくなる。そして、１ビットカウンタ2a,2b が
前述したと同様のダウンカウント動作をして、１ビット
カウンタ2b,2a のカウント値が変化して、３ビットのカ
ウント値は “１，１，１” “１，１，０” “１，０，１” “１，０，０” の順に変化し、１ビットカウンタ2a,2b のカウント値が
各“０”になった後のクロックCLK の発生により、前述
したと同様に１ビットカウンタ2b,2a のカウント値が各
“１”に変化して、２ビットのカウント値は“１, １”
に戻る。つまり、３ビットのカウント値は“１, １,
１”に戻る。そして、カウンタはこのような動作を繰り
返し、カウンタは７〜４の数値を繰り返しカウントし、
繰り返しカウントするカウント値の範囲が狭くなる。
値の範囲を７〜４の数値にする場合は、CPU ５により１
ビットカウンタ2c,2b,2aのカウント値を各“１”,
“１”,“１”にするとともに、CPU ５によりレジスタ
３に“０”の入断データを入力し格納する。そうすると
AND 回路４の他入力端子には“０”の入断信号が入力さ
れて、AND 回路４の論理が不成立になって、１ビットカ
ウンタ2bが出力するボロー信号が１ビットカウンタ2cに
入力されなくなり、１ビットカウンタ2cのカウント動作
が停止し１ビットカウンタ2cのカウント値が“１”のま
ま変化しなくなる。そして、１ビットカウンタ2a,2b が
前述したと同様のダウンカウント動作をして、１ビット
カウンタ2b,2a のカウント値が変化して、３ビットのカ
ウント値は “１，１，１” “１，１，０” “１，０，１” “１，０，０” の順に変化し、１ビットカウンタ2a,2b のカウント値が
各“０”になった後のクロックCLK の発生により、前述
したと同様に１ビットカウンタ2b,2a のカウント値が各
“１”に変化して、２ビットのカウント値は“１, １”
に戻る。つまり、３ビットのカウント値は“１, １,
１”に戻る。そして、カウンタはこのような動作を繰り
返し、カウンタは７〜４の数値を繰り返しカウントし、
繰り返しカウントするカウント値の範囲が狭くなる。
【００３７】また、１ビットカウンタ2c,2b,2aのカウン
ト値を各“０”，“１”，“１”に初期化するととも
に、CPU ５によりレジスタ３に“０”の入断データを格
納すれば、１ビットカウンタ2cがカウント動作しなくな
り、１ビットカウンタ2cのカウント値が“０”のまま変
化しなくなり、１ビットカウンタ2b,2a のカウント値が
変化して、３ビットのカウント値は “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化し、３〜０の数値のダウンカウント動作を繰
り返すことになる。これによっても繰り返しカウントす
るカウント値の範囲が狭くなる。このようなカウント値
の範囲の変更は、単一のAND 回路４及びレジスタ３を備
えることにより可能となるから、従来のように１ビット
カウンタに対応づけた多数のリロードレジスタを必要と
せず、リロードレジスタのパターン面積を削減できる。
また、リロードレジスタを用いないが、カウント値がア
ンダーフローする都度、CPU により１ビットカウンタの
カウント値を初期値にする必要がないので、CPU ５の負
荷を増加させることがない。
ト値を各“０”，“１”，“１”に初期化するととも
に、CPU ５によりレジスタ３に“０”の入断データを格
納すれば、１ビットカウンタ2cがカウント動作しなくな
り、１ビットカウンタ2cのカウント値が“０”のまま変
化しなくなり、１ビットカウンタ2b,2a のカウント値が
変化して、３ビットのカウント値は “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化し、３〜０の数値のダウンカウント動作を繰
り返すことになる。これによっても繰り返しカウントす
るカウント値の範囲が狭くなる。このようなカウント値
の範囲の変更は、単一のAND 回路４及びレジスタ３を備
えることにより可能となるから、従来のように１ビット
カウンタに対応づけた多数のリロードレジスタを必要と
せず、リロードレジスタのパターン面積を削減できる。
また、リロードレジスタを用いないが、カウント値がア
ンダーフローする都度、CPU により１ビットカウンタの
カウント値を初期値にする必要がないので、CPU ５の負
荷を増加させることがない。
【００３８】〔実施の形態４〕図４は本発明に係るカウ
ンタの実施の形態４の構成を示すブロック図である。１
ビットカウンタ2aのボロー信号出力端子Ｂo から出力さ
れるボロー信号はAND 回路４の一入力端子へ入力され
る。AND 回路４の出力信号たるボロー信号は１ビットカ
ウンタ2bのボロー信号入力端子Ｂi へ入力される。１ビ
ットカウンタ2bのボロー信号出力端子Ｂo から出力され
るボロー信号は１ビットカウンタ2cのボロー信号入力端
子Ｂi へ入力される。それ以外の構成は、図３に示した
カウンタの構成と同様となっており、同一構成部分には
同一符号を付している。
ンタの実施の形態４の構成を示すブロック図である。１
ビットカウンタ2aのボロー信号出力端子Ｂo から出力さ
れるボロー信号はAND 回路４の一入力端子へ入力され
る。AND 回路４の出力信号たるボロー信号は１ビットカ
ウンタ2bのボロー信号入力端子Ｂi へ入力される。１ビ
ットカウンタ2bのボロー信号出力端子Ｂo から出力され
るボロー信号は１ビットカウンタ2cのボロー信号入力端
子Ｂi へ入力される。それ以外の構成は、図３に示した
カウンタの構成と同様となっており、同一構成部分には
同一符号を付している。
【００３９】次にこのように構成したカウンタの動作を
説明する。レジスタ３に“１”の入断データを格納した
場合は、AND 回路４の他入力端子には“１”の入断信号
が入力される。そして、CPU ５により１ビットカウンタ
2c,2b,2aのカウント値を各“１”に初期化した後、１発
目のクロックCLK が発生すると、１ビットカウンタ2aの
カウント値が“１”から“０”に変化し、３ビットのカ
ウント値は“１, １, ０”になり、２発目のクロックが
発生すると、１ビットカウンタ2aのカウント値が“０”
から“１”に変化し、そのときボロー信号が発生し、そ
のボロー信号がAND 回路４の一入力端子へ入力される。
それにより、AND 回路４の論理が成立し、AND 回路４の
出力信号たるボロー信号が１ビットカウンタ2bのボロー
信号入力端子Ｂi へ入力され、１ビットカウンタ2bのカ
ウント値は“１”から“０”に変化し、３ビットのカウ
ント値は“１, ０, １”に変化する。
説明する。レジスタ３に“１”の入断データを格納した
場合は、AND 回路４の他入力端子には“１”の入断信号
が入力される。そして、CPU ５により１ビットカウンタ
2c,2b,2aのカウント値を各“１”に初期化した後、１発
目のクロックCLK が発生すると、１ビットカウンタ2aの
カウント値が“１”から“０”に変化し、３ビットのカ
ウント値は“１, １, ０”になり、２発目のクロックが
発生すると、１ビットカウンタ2aのカウント値が“０”
から“１”に変化し、そのときボロー信号が発生し、そ
のボロー信号がAND 回路４の一入力端子へ入力される。
それにより、AND 回路４の論理が成立し、AND 回路４の
出力信号たるボロー信号が１ビットカウンタ2bのボロー
信号入力端子Ｂi へ入力され、１ビットカウンタ2bのカ
ウント値は“１”から“０”に変化し、３ビットのカウ
ント値は“１, ０, １”に変化する。
【００４０】そして、１ビットカウンタ2aのボロー信号
を１ビットカウンタ2bへ入力でき、１ビットカウンタ2b
のボロー信号を１ビットカウンタ2cへ入力できて、１ビ
ットカウンタ2c,2b,2aのカウント値が変化する。そのた
め、レジスタ３に“１”の入断データを格納した場合
は、図３のカウンタにおいてレジスタ３に“１”の入断
データを格納した場合と同様にダウンカウント動作し
て、３ビットのカウント値は、 “１，１，１” “１，１，０” “１，０，１” “１，０，０” “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化して、７〜０の数値をカウントする。
を１ビットカウンタ2bへ入力でき、１ビットカウンタ2b
のボロー信号を１ビットカウンタ2cへ入力できて、１ビ
ットカウンタ2c,2b,2aのカウント値が変化する。そのた
め、レジスタ３に“１”の入断データを格納した場合
は、図３のカウンタにおいてレジスタ３に“１”の入断
データを格納した場合と同様にダウンカウント動作し
て、３ビットのカウント値は、 “１，１，１” “１，１，０” “１，０，１” “１，０，０” “０，１，１” “０，１，０” “０，０，１” “０，０，０” の順に変化して、７〜０の数値をカウントする。
【００４１】ところで、１ビットカウンタ2c,2b,2aのカ
ウント値を各“１”に初期化するとともに、レジスタ３
に“０”の入断データを格納すると、AND 回路４の他入
力端子には“０”の入断信号が入力される。それによ
り、AND 回路４の論理が不成立になり、１ビットカウン
タ2aのボロー信号が次段の１ビットカウンタ2bへ入力さ
れなくなり、１ビットカウンタ2bのボロー信号も１ビッ
トカウンタ2cへ入力されなくなって、１ビットカウンタ
2c,2b がカウント動作しなくなる。つまり、１ビットカ
ウンタ2c,2b のカウント値が“１”のまま変化しなくな
って、３ビットのカウント値は、 “１，１，１” “１，１，０” の順に変化し、７〜６の数値のカウントを繰り返すこと
になり、繰り返しカウントするカウント値の範囲が最も
狭くなる。
ウント値を各“１”に初期化するとともに、レジスタ３
に“０”の入断データを格納すると、AND 回路４の他入
力端子には“０”の入断信号が入力される。それによ
り、AND 回路４の論理が不成立になり、１ビットカウン
タ2aのボロー信号が次段の１ビットカウンタ2bへ入力さ
れなくなり、１ビットカウンタ2bのボロー信号も１ビッ
トカウンタ2cへ入力されなくなって、１ビットカウンタ
2c,2b がカウント動作しなくなる。つまり、１ビットカ
ウンタ2c,2b のカウント値が“１”のまま変化しなくな
って、３ビットのカウント値は、 “１，１，１” “１，１，０” の順に変化し、７〜６の数値のカウントを繰り返すこと
になり、繰り返しカウントするカウント値の範囲が最も
狭くなる。
【００４２】図５は本発明に係るカウンタをDMA に適用
したシステムの構成図である。システムバス１に、CPU
５、積和演算器(PMC) ８、DMA(ダイレクトメモリアクセ
ス) ９及びメモリ10が接続される。積和演算器８からの
演算終了信号11がDMA９へ入力される。DMA ９はCPU ５
によって設定されている転送バイト数及びメモリ10上の
転送先アドレス、転送元アドレスにしたがってCPU ５を
介さずに直接にデータ転送を行う。そのため、このシス
テムでは積和演算器８が演算を実行し、DMA ９に積和演
算終了信号11が入力されると、この演算データをメモリ
10に書き込む。つまり、DMA ９は、積和演算器８の最新
の演算データを、最も古い演算データの上に順次上書き
しなければならないため、DMA ９に内蔵したカウンタの
カウント値を、演算データが格納されているメモリ10の
アドレスとして用いている。
したシステムの構成図である。システムバス１に、CPU
５、積和演算器(PMC) ８、DMA(ダイレクトメモリアクセ
ス) ９及びメモリ10が接続される。積和演算器８からの
演算終了信号11がDMA９へ入力される。DMA ９はCPU ５
によって設定されている転送バイト数及びメモリ10上の
転送先アドレス、転送元アドレスにしたがってCPU ５を
介さずに直接にデータ転送を行う。そのため、このシス
テムでは積和演算器８が演算を実行し、DMA ９に積和演
算終了信号11が入力されると、この演算データをメモリ
10に書き込む。つまり、DMA ９は、積和演算器８の最新
の演算データを、最も古い演算データの上に順次上書き
しなければならないため、DMA ９に内蔵したカウンタの
カウント値を、演算データが格納されているメモリ10の
アドレスとして用いている。
【００４３】そこで、本発明の如きカウンタをDMA に適
用すれば、カウンタが極めて小型であるため、DMA が格
段に小型化されて、それによってシステムの小型化を図
ることができる。また、繰り返しカウントするカウント
値の範囲を変更する場合にカウント値がオーバフロー、
又はアンダーフローする都度、１ビットカウンタに初期
値をリロードする必要がないから、システムに備えてい
るCPU ５の負荷を増加させることがない。
用すれば、カウンタが極めて小型であるため、DMA が格
段に小型化されて、それによってシステムの小型化を図
ることができる。また、繰り返しカウントするカウント
値の範囲を変更する場合にカウント値がオーバフロー、
又はアンダーフローする都度、１ビットカウンタに初期
値をリロードする必要がないから、システムに備えてい
るCPU ５の負荷を増加させることがない。
【００４４】なお、本発明の実施の形態では、１ビット
カウンタを３個使用した場合について説明したが、その
数は例示であり、何ら限定されるものではない。また１
ビットカウンタを多数個使用した場合において、キャリ
ー信号又はボロー信号を入断するAND 回路を備える位置
は適宜であり、発明の実施の形態に示した位置に限定す
るものではない。
カウンタを３個使用した場合について説明したが、その
数は例示であり、何ら限定されるものではない。また１
ビットカウンタを多数個使用した場合において、キャリ
ー信号又はボロー信号を入断するAND 回路を備える位置
は適宜であり、発明の実施の形態に示した位置に限定す
るものではない。
【００４５】また、AND 回路に替えてトランスファゲー
ト、アナログスイッチを使用でき、レジスタに替えてメ
モリを使用できる。更に本発明のカウンタをDMA を備え
たシステムに適用したが、それは単なる一例であり、こ
のようなシステムに限定するものではない。
ト、アナログスイッチを使用でき、レジスタに替えてメ
モリを使用できる。更に本発明のカウンタをDMA を備え
たシステムに適用したが、それは単なる一例であり、こ
のようなシステムに限定するものではない。
【００４６】
【発明の効果】以上詳述したように第１発明は、所定ビ
ット範囲のカウンタ値を繰り返しカウントする動作モー
ドを指令して、指令した動作モードに基づいて、カウン
ト動作で発生するキャリー信号又はボロー信号をマスク
するマスク信号を生成して、このマスク信号により所定
ビット以上の１ビットカウンタのカウント動作を停止さ
せるようにしたので、キャリー信号又はボロー信号をマ
スクしない場合は、全ての１ビットカウンタを動作させ
て、繰り返しカウントするカウント値の範囲を広くで
き、キャリー信号又はボロー信号をマスクした場合は、
所定ビット以上の１ビットカウンタのカウント動作を停
止させて、繰り返しカウントするカウント値の範囲を狭
くすることができる。
ット範囲のカウンタ値を繰り返しカウントする動作モー
ドを指令して、指令した動作モードに基づいて、カウン
ト動作で発生するキャリー信号又はボロー信号をマスク
するマスク信号を生成して、このマスク信号により所定
ビット以上の１ビットカウンタのカウント動作を停止さ
せるようにしたので、キャリー信号又はボロー信号をマ
スクしない場合は、全ての１ビットカウンタを動作させ
て、繰り返しカウントするカウント値の範囲を広くで
き、キャリー信号又はボロー信号をマスクした場合は、
所定ビット以上の１ビットカウンタのカウント動作を停
止させて、繰り返しカウントするカウント値の範囲を狭
くすることができる。
【００４７】第２発明は、所定ビット以上の１ビットカ
ウンタへ入力するキャリー信号又はボロー信号を入断す
る入断手段及びこの入断手段を、入断制御する信号を出
力する入断信号出力手段を備えて、入断手段によりキャ
リー信号又はボロー信号を通過させることにより、全て
の１ビットカウンタをカウント動作させて繰り返しカウ
ントするカウント値の範囲を広くでき、キャリー信号を
遮断することにより所定ビット以上の１ビットカウンタ
のカウント動作を停止させて、繰り返しカウントするカ
ウント値の範囲を狭くできる。そのため、繰り返しカウ
ントするカウント値の範囲を変更するために従来のよう
な１ビットカウンタと対応づけた多数のリロードレジス
タを必要とせず、そのリロードレジスタのパターン面積
を削減できる。そのため本発明のカウンタをCPU を備え
ているシステムに適用することにより、そのシステムの
大幅な小型化が図れ、またCPU の負荷を増加させること
がない等、本発明は優れた効果を奏する。
ウンタへ入力するキャリー信号又はボロー信号を入断す
る入断手段及びこの入断手段を、入断制御する信号を出
力する入断信号出力手段を備えて、入断手段によりキャ
リー信号又はボロー信号を通過させることにより、全て
の１ビットカウンタをカウント動作させて繰り返しカウ
ントするカウント値の範囲を広くでき、キャリー信号を
遮断することにより所定ビット以上の１ビットカウンタ
のカウント動作を停止させて、繰り返しカウントするカ
ウント値の範囲を狭くできる。そのため、繰り返しカウ
ントするカウント値の範囲を変更するために従来のよう
な１ビットカウンタと対応づけた多数のリロードレジス
タを必要とせず、そのリロードレジスタのパターン面積
を削減できる。そのため本発明のカウンタをCPU を備え
ているシステムに適用することにより、そのシステムの
大幅な小型化が図れ、またCPU の負荷を増加させること
がない等、本発明は優れた効果を奏する。
【図１】 本発明に係るカウンタの実施の形態１の構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明に係るカウンタの実施の形態２の構成
を示すブロック図である。
を示すブロック図である。
【図３】 本発明に係るカウンタの実施の形態３の構成
を示すブロック図である。
を示すブロック図である。
【図４】 本発明に係るカウンタの実施の形態４の構成
を示すブロック図である。
を示すブロック図である。
【図５】 本発明のカウンタをDMA に適用したシステム
の構成図である。
の構成図である。
【図６】 従来のカウンタの構成を示すブロック図であ
る。
る。
１ システムバス、2a〜2c １ビットカウンタ、３ レ
ジスタ、４ AND 回路、５ CPU 、Ｃo キャリー信号
出力端子、Ｃi キャリー信号入力端子、Ｂo ボロー
信号出力端子、Ｂi ボロー信号入力端子。
ジスタ、４ AND 回路、５ CPU 、Ｃo キャリー信号
出力端子、Ｃi キャリー信号入力端子、Ｂo ボロー
信号出力端子、Ｂi ボロー信号入力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 信介 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 佐藤 由和 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内
Claims (15)
- 【請求項１】 複数の１ビットカウンタのキャリー信号
又はボロー信号を次段の１ビットカウンタへ入力すべく
接続しており、所定ビット範囲のカウント値を繰り返し
カウントするカウンタにおいて、 全ビットより少ないビット範囲のカウント値を繰り返し
カウントする動作モードを指令する手段と、指令した動
作モードに基づいて、カウント動作で発生するキャリー
信号又はボロー信号をマスクするマスク信号を生成する
手段と、前記マスク信号に基づいて所定ビット以上の１
ビットカウンタのカウント動作を停止させる手段とを備
えることを特徴とするカウンタ。 - 【請求項２】 １ビットカウンタは、フリップフロップ
である請求項１記載のカウンタ。 - 【請求項３】 動作モードを指令する手段は、CPU であ
る請求項１記載のカウンタ。 - 【請求項４】 マスク信号を生成する手段は、レジスタ
である請求項１記載のカウンタ。 - 【請求項５】 マスク信号を生成する手段は、メモリで
ある請求項１記載のカウンタ。 - 【請求項６】 カウント動作を停止させる手段は、AND
回路である請求項１記載のカウンタ。 - 【請求項７】 カウント動作を停止させる手段は、トラ
ンスファゲートである請求項１記載のカウンタ。 - 【請求項８】 カウント動作を停止させる手段は、アナ
ログスイッチである請求項１記載のカウンタ。 - 【請求項９】 複数の１ビットカウンタのカウント動作
により発生するキャリー信号又はボロー信号を、次段の
１ビットカウンタへ入力すべく接続しており、所定ビッ
ト範囲のカウント値を繰り返しカウントするカウンタに
おいて、 所定ビット以上の１ビットカウンタへ入力される前記キ
ャリー信号又はボロー信号を入断する入断手段と、該入
断手段を入断制御すべき信号を出力する入断信号出力手
段とを備えることを特徴とするカウンタ。 - 【請求項１０】 １ビットカウンタは、フリップフロッ
プである請求項９記載のカウンタ。 - 【請求項１１】 入断手段は、AND 回路である請求項９
記載のカウンタ。 - 【請求項１２】 入断手段は、トランスファゲートであ
る請求項９記載のカウンタ。 - 【請求項１３】 入断手段は、アナログスイッチである
請求項９記載のカウンタ。 - 【請求項１４】 入断信号出力手段は、レジスタである
請求項９記載のカウンタ。 - 【請求項１５】 入断信号出力手段は、メモリである請
求項９記載のカウンタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038237A JPH09232946A (ja) | 1996-02-26 | 1996-02-26 | カウンタ |
| US08/668,130 US5737381A (en) | 1996-02-16 | 1996-06-21 | Counting device |
| DE19635281A DE19635281C2 (de) | 1996-02-26 | 1996-08-30 | Zählervorrichtung |
| KR1019960047122A KR100189765B1 (ko) | 1996-02-26 | 1996-10-21 | 카운터 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038237A JPH09232946A (ja) | 1996-02-26 | 1996-02-26 | カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232946A true JPH09232946A (ja) | 1997-09-05 |
Family
ID=12519702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038237A Pending JPH09232946A (ja) | 1996-02-16 | 1996-02-26 | カウンタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5737381A (ja) |
| JP (1) | JPH09232946A (ja) |
| KR (1) | KR100189765B1 (ja) |
| DE (1) | DE19635281C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026140A (en) * | 1998-04-21 | 2000-02-15 | Seiko Communications Systems Inc. | Low power programmable ripple counter |
| US6976157B1 (en) * | 1999-11-04 | 2005-12-13 | International Business Machines Corporation | Circuits, systems and methods for performing branch predictions by selectively accessing bimodal and fetch-based history tables |
| US20040024803A1 (en) * | 2002-07-31 | 2004-02-05 | Allen Montijo | Cascaded modified PRBS counters form easily programmed and efficient large counter |
| JP4666462B2 (ja) * | 2005-01-14 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | カウンタ回路と、それを含む半導体装置 |
| EP4002384A1 (en) | 2020-11-16 | 2022-05-25 | Emocog Co., Ltd. | Device and method for voice-based trauma screening using deep-learning |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2224309C3 (de) * | 1972-05-18 | 1979-06-07 | H. Stoll Gmbh & Co, 7410 Reutlingen | Einstellbarer elektronischer Zähler mit veränderlichen Zählbereichen |
| US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
| US5159696A (en) * | 1990-07-27 | 1992-10-27 | Microelectronics And Computer Technology Corporation | Maskable cascade counter |
| JPH04192624A (ja) * | 1990-11-22 | 1992-07-10 | Matsushita Electric Ind Co Ltd | アナログ信号処理装置を駆動する駆動回路に用いる計数回路 |
| JPH04351118A (ja) * | 1991-05-29 | 1992-12-04 | Sharp Corp | カウンタ回路 |
| FR2698501B1 (fr) * | 1992-11-24 | 1995-02-17 | Sgs Thomson Microelectronics | Compteur rapide permettant alternativement de compter et de décompter des trains d'impulsions. |
-
1996
- 1996-02-26 JP JP8038237A patent/JPH09232946A/ja active Pending
- 1996-06-21 US US08/668,130 patent/US5737381A/en not_active Expired - Fee Related
- 1996-08-30 DE DE19635281A patent/DE19635281C2/de not_active Expired - Fee Related
- 1996-10-21 KR KR1019960047122A patent/KR100189765B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100189765B1 (ko) | 1999-06-01 |
| KR970063942A (ko) | 1997-09-12 |
| DE19635281C2 (de) | 1999-11-11 |
| DE19635281A1 (de) | 1997-08-28 |
| US5737381A (en) | 1998-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051026 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051129 |