JPH04351118A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH04351118A JPH04351118A JP3126043A JP12604391A JPH04351118A JP H04351118 A JPH04351118 A JP H04351118A JP 3126043 A JP3126043 A JP 3126043A JP 12604391 A JP12604391 A JP 12604391A JP H04351118 A JPH04351118 A JP H04351118A
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- signal
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- circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テスト機能を備えたカ
ウンタ回路に関する。
ウンタ回路に関する。
【０００２】
【従来の技術】複数の１ビット・カウンタにより構成さ
れテスト機能を備えた従来のカウンタ回路では、テスト
のためのシリアル・データを入力して各１ビット・カウ
ンタに値を書き込み、また、各１ビット・カウンタの計
数値をシリアル・データとして読み出せるようになって
いる。そして、各カウンタに特定の数値を書き込み、計
数動作を行わせた後、各カウンタからその計数値を読み
出し、その値により計数動作が正常に行われたか否かの
テストを行っていた。
れテスト機能を備えた従来のカウンタ回路では、テスト
のためのシリアル・データを入力して各１ビット・カウ
ンタに値を書き込み、また、各１ビット・カウンタの計
数値をシリアル・データとして読み出せるようになって
いる。そして、各カウンタに特定の数値を書き込み、計
数動作を行わせた後、各カウンタからその計数値を読み
出し、その値により計数動作が正常に行われたか否かの
テストを行っていた。
【０００３】このようなカウンタ回路の一例を図３に示
す。このカウンタ回路は４ビットのカウンタ回路であり
、計数値の各ビットに対応する４つの１ビット・カウン
タ３１〜３４によって構成されている。カウンタ回路内
部には、シリアル・データ制御線とシリアル・データ入
力線とシリアル・データ出力線とが設けられている。
す。このカウンタ回路は４ビットのカウンタ回路であり
、計数値の各ビットに対応する４つの１ビット・カウン
タ３１〜３４によって構成されている。カウンタ回路内
部には、シリアル・データ制御線とシリアル・データ入
力線とシリアル・データ出力線とが設けられている。
【０００４】各カウンタのクロック入力端子ＣＫには共
通にカウンタ入力信号がデータシフト用のクロック信号
として入力され、また、各カウンタの桁上げ信号出力端
子Ｙは次段のカウンタの桁上げ信号入力端子Ａにそれぞ
れ接続されている。ただし、カウンタ３１の端子Ａには
ハイレベルの信号が入力されている。また、各カウンタ
の出力端子Ｑは次段のカウンタのデータ入力端子ＤＩＮ
にそれぞれ接続され、カウンタ３１のデータ入力端子Ｄ
ＩＮがシリアル・データの入力端子となっている。各カ
ウンタの制御端子ＳＣＡＮには共通にシリアル・データ
制御信号が入力されており、この制御信号がハイレベル
となると、このカウンタ回路はシフトレジスタと同様の
動作を行う。即ち、カウンタ３１のデータ入力端子ＤＩ
Ｎに入力されたシリアル・データは、カウンタ入力信号
（クロック信号）が入力される毎に取り込まれ、各カウ
ンタ３１〜３４を移動してカウンタ３４の出力端子Ｑか
ら出力される。
通にカウンタ入力信号がデータシフト用のクロック信号
として入力され、また、各カウンタの桁上げ信号出力端
子Ｙは次段のカウンタの桁上げ信号入力端子Ａにそれぞ
れ接続されている。ただし、カウンタ３１の端子Ａには
ハイレベルの信号が入力されている。また、各カウンタ
の出力端子Ｑは次段のカウンタのデータ入力端子ＤＩＮ
にそれぞれ接続され、カウンタ３１のデータ入力端子Ｄ
ＩＮがシリアル・データの入力端子となっている。各カ
ウンタの制御端子ＳＣＡＮには共通にシリアル・データ
制御信号が入力されており、この制御信号がハイレベル
となると、このカウンタ回路はシフトレジスタと同様の
動作を行う。即ち、カウンタ３１のデータ入力端子ＤＩ
Ｎに入力されたシリアル・データは、カウンタ入力信号
（クロック信号）が入力される毎に取り込まれ、各カウ
ンタ３１〜３４を移動してカウンタ３４の出力端子Ｑか
ら出力される。
【０００５】このカウンタ回路をテストする場合には、
各１ビット・カウンタ３１〜３４を一つずつテストする
ことになり、各カウンタをテストする毎にシリアル・デ
ータの入力と出力を行う必要がある。このときカウンタ
回路に入力しなければならないクロックの数は、カウン
タ回路のビット数をＮとすると（図３の例では、Ｎ＝４
）、一つのカウンタに対してシリアル・データの入力に
Ｎクロック、計数動作に１クロック、シリアル・データ
の出力にＮクロック必要となるので、（２Ｎ＋１）クロ
ックとなり、これを各１ビット・カウンタ毎に行うので
、総クロック数は（２Ｎ＋１）Ｎクロック、即ち２Ｎ２
＋Ｎクロックとなる。また、テストの信頼性を高める
ために計数動作の回数をＩ回とすると、総クロック数は
２Ｎ２ ＋ＩＮクロックとなる。
各１ビット・カウンタ３１〜３４を一つずつテストする
ことになり、各カウンタをテストする毎にシリアル・デ
ータの入力と出力を行う必要がある。このときカウンタ
回路に入力しなければならないクロックの数は、カウン
タ回路のビット数をＮとすると（図３の例では、Ｎ＝４
）、一つのカウンタに対してシリアル・データの入力に
Ｎクロック、計数動作に１クロック、シリアル・データ
の出力にＮクロック必要となるので、（２Ｎ＋１）クロ
ックとなり、これを各１ビット・カウンタ毎に行うので
、総クロック数は（２Ｎ＋１）Ｎクロック、即ち２Ｎ２
＋Ｎクロックとなる。また、テストの信頼性を高める
ために計数動作の回数をＩ回とすると、総クロック数は
２Ｎ２ ＋ＩＮクロックとなる。
【０００６】
【発明が解決しようとする課題】このように、従来のカ
ウンタ回路では、各１ビット・カウンタの計数動作をテ
ストする毎にシリアル・データの入力動作及び出力動作
が必要となるため、テストに必要な総クロック数はカウ
ンタ回路のビット数の２乗に比例し、従って、テストに
要する時間もビット数の２乗に比例するので、カウンタ
回路のビット数が大きくなると、テストに要する時間は
極めて長いものとなる。また、テストの信頼性は、各１
ビット・カウンタに書き込むデータの組み合せによって
変化するため、テストの信頼性を高めるためにデータの
組み合せを様々に変えた場合には、テスト時間はさらに
増加する。
ウンタ回路では、各１ビット・カウンタの計数動作をテ
ストする毎にシリアル・データの入力動作及び出力動作
が必要となるため、テストに必要な総クロック数はカウ
ンタ回路のビット数の２乗に比例し、従って、テストに
要する時間もビット数の２乗に比例するので、カウンタ
回路のビット数が大きくなると、テストに要する時間は
極めて長いものとなる。また、テストの信頼性は、各１
ビット・カウンタに書き込むデータの組み合せによって
変化するため、テストの信頼性を高めるためにデータの
組み合せを様々に変えた場合には、テスト時間はさらに
増加する。
【０００７】従って本発明は、テストに要する時間を大
幅に短縮したカウンタ回路を提供するものである。
幅に短縮したカウンタ回路を提供するものである。
【０００８】
【課題を解決するための手段】本発明によれば、複数の
１ビット・カウンタを直列接続してなるカウンタ回路で
あって、一方の入力端子が前段の１ビット・カウンタの
桁上がり信号出力端子に接続されており、他方の入力端
子が外部からのテスト信号入力端子に接続されており、
出力端子が次段の１ビット・カウンタの桁上がり信号入
力端子に接続された論理和回路を備えており、テスト信
号によって桁上がり信号入力端子を桁上がり状態に固定
するようにしたカウンタ回路が提供される。
１ビット・カウンタを直列接続してなるカウンタ回路で
あって、一方の入力端子が前段の１ビット・カウンタの
桁上がり信号出力端子に接続されており、他方の入力端
子が外部からのテスト信号入力端子に接続されており、
出力端子が次段の１ビット・カウンタの桁上がり信号入
力端子に接続された論理和回路を備えており、テスト信
号によって桁上がり信号入力端子を桁上がり状態に固定
するようにしたカウンタ回路が提供される。
【０００９】
【作用】所定の論理レベルの第１のテスト信号を与える
と、それを受け取る第１群の論理和回路が出力する桁上
がり入力信号の論理レベルは固定され、従って、これら
の論理和回路に接続された１ビット・カウンタの桁上が
り入力信号の論理レベルが固定される。その状態でカウ
ンタ入力信号を入力して計数動作を行わせ、次に所定の
制御信号とビット分のカウンタ入力信号とを与えて各カ
ウンタの計数出力信号をシリアル・データとして取り出
し、その論理レベルを調べることにより、各カウンタが
正しく動作したかを確認できる。また、このとき第１群
以外の第２群の論理和回路は受け取った桁上がり出力信
号を次のビットに対応するカウンタに桁上がり入力信号
として与えるので、第１群の論理和回路に接続された１
ビット・カウンタが出力する桁上がり出力信号が次段の
１ビット・カウンタに正しく与えられたか否かを確認で
きる。
と、それを受け取る第１群の論理和回路が出力する桁上
がり入力信号の論理レベルは固定され、従って、これら
の論理和回路に接続された１ビット・カウンタの桁上が
り入力信号の論理レベルが固定される。その状態でカウ
ンタ入力信号を入力して計数動作を行わせ、次に所定の
制御信号とビット分のカウンタ入力信号とを与えて各カ
ウンタの計数出力信号をシリアル・データとして取り出
し、その論理レベルを調べることにより、各カウンタが
正しく動作したかを確認できる。また、このとき第１群
以外の第２群の論理和回路は受け取った桁上がり出力信
号を次のビットに対応するカウンタに桁上がり入力信号
として与えるので、第１群の論理和回路に接続された１
ビット・カウンタが出力する桁上がり出力信号が次段の
１ビット・カウンタに正しく与えられたか否かを確認で
きる。
【００１０】同様に、所定の論理レベルの第２のテスト
信号を与えると、第２群の論理和回路が出力する桁上が
り入力信号の論理レベルは固定され、従って、これらの
論理和回路に接続された１ビット・カウンタの桁上がり
入力信号の論理レベルが固定される。その状態でカウン
タ入力信号を入力して計数動作を行わせ、次に所定の制
御信号とビット分のカウンタ入力信号とを与えて各カウ
ンタの計数出力信号をシリアル・データとして取り出し
、その論理レベルを調べることにより、各カウンタの動
作を確認でき、そして、このとき第１群の論理和回路は
受け取った桁上がり出力信号を次のビットに対応するカ
ウンタに桁上がり入力信号として与えるので、第２群の
論理和回路に接続された１ビット・カウンタが出力する
桁上がり出力信号が次段の１ビット・カウンタに正しく
与えられたか否かを確認できる。
信号を与えると、第２群の論理和回路が出力する桁上が
り入力信号の論理レベルは固定され、従って、これらの
論理和回路に接続された１ビット・カウンタの桁上がり
入力信号の論理レベルが固定される。その状態でカウン
タ入力信号を入力して計数動作を行わせ、次に所定の制
御信号とビット分のカウンタ入力信号とを与えて各カウ
ンタの計数出力信号をシリアル・データとして取り出し
、その論理レベルを調べることにより、各カウンタの動
作を確認でき、そして、このとき第１群の論理和回路は
受け取った桁上がり出力信号を次のビットに対応するカ
ウンタに桁上がり入力信号として与えるので、第２群の
論理和回路に接続された１ビット・カウンタが出力する
桁上がり出力信号が次段の１ビット・カウンタに正しく
与えられたか否かを確認できる。
【００１１】従って本発明のカウンタ回路では、第１又
は第２のテスト信号を入力することにより、複数の１ビ
ット・カウンタを２つの群に分割することができ、従来
のように一つの１ビット・カウンタごとのテストをビッ
ト数分だけ繰り返す必要がなくなる。そのため、テスト
を行うために必要なクロック数はカウンタ回路のビット
数に単に比例することになり、従来のようにビット数の
２乗に比例する場合にくらべて、クロック数は大きく減
少し、テストに必要な時間を大幅に短縮できる。
は第２のテスト信号を入力することにより、複数の１ビ
ット・カウンタを２つの群に分割することができ、従来
のように一つの１ビット・カウンタごとのテストをビッ
ト数分だけ繰り返す必要がなくなる。そのため、テスト
を行うために必要なクロック数はカウンタ回路のビット
数に単に比例することになり、従来のようにビット数の
２乗に比例する場合にくらべて、クロック数は大きく減
少し、テストに必要な時間を大幅に短縮できる。
【００１２】
【実施例】次に本発明の実施例について詳細に説明する
。
。
【００１３】図１に本発明によるカウンタ回路の一例を
示す。これは４ビットのカウンタ回路であり、計数値の
各ビットに対応する４つの１ビット・カウンタ１１〜１
４により構成されている。各カウンタのクロック入力端
子ＣＫ、制御端子ＳＣＡＮ、及びリセット端子ＲＥＳ（
−）にはそれぞれ共通にクロック信号、シリアル・デー
タ制御信号、及びリセット信号が入力されている。
示す。これは４ビットのカウンタ回路であり、計数値の
各ビットに対応する４つの１ビット・カウンタ１１〜１
４により構成されている。各カウンタのクロック入力端
子ＣＫ、制御端子ＳＣＡＮ、及びリセット端子ＲＥＳ（
−）にはそれぞれ共通にクロック信号、シリアル・デー
タ制御信号、及びリセット信号が入力されている。
【００１４】また、同図において、１５、１６、１７は
論理和回路であり、それらの一方の入力端子はそれぞれ
１ビット・カウンタ１１、１２、１３の桁上がり信号出
力端子Ｙに接続され、出力端子はそれぞれ１ビット・カ
ウンタ１２、１３、１４の桁上がり信号入力端子Ａに接
続されている。そして、このカウンタ回路の計数値の奇
数番目のビットに対応するカウンタ１１、１３から桁上
がり出力信号を受け取る論理和回路１５、１７のもう一
方の入力端子にはテスト信号ａが入力され、カウンタ回
路の計数値の偶数番目のビットに対応するカウンタ１２
から桁上がり出力信号を受け取る論理和回路１６のもう
一方の入力端子にはテスト信号ｂが入力されている。カ
ウンタ１１の端子Ａにはハイレベルの信号が入力されて
いる。
論理和回路であり、それらの一方の入力端子はそれぞれ
１ビット・カウンタ１１、１２、１３の桁上がり信号出
力端子Ｙに接続され、出力端子はそれぞれ１ビット・カ
ウンタ１２、１３、１４の桁上がり信号入力端子Ａに接
続されている。そして、このカウンタ回路の計数値の奇
数番目のビットに対応するカウンタ１１、１３から桁上
がり出力信号を受け取る論理和回路１５、１７のもう一
方の入力端子にはテスト信号ａが入力され、カウンタ回
路の計数値の偶数番目のビットに対応するカウンタ１２
から桁上がり出力信号を受け取る論理和回路１６のもう
一方の入力端子にはテスト信号ｂが入力されている。カ
ウンタ１１の端子Ａにはハイレベルの信号が入力されて
いる。
【００１５】各カウンタ１１〜１３の出力端子Ｑは次段
のカウンタ１２〜１４のデータ入力端子ＤＩＮにそれぞ
れ接続され、カウンタ１１のデータ入力端子ＤＩＮには
ハイレベルの信号が入力されている。
のカウンタ１２〜１４のデータ入力端子ＤＩＮにそれぞ
れ接続され、カウンタ１１のデータ入力端子ＤＩＮには
ハイレベルの信号が入力されている。
【００１６】図２に各１ビット・カウンタ１１〜１４の
詳しい構成を示す回路図である。
詳しい構成を示す回路図である。
【００１７】同図において、２５はＤフリップ・フロッ
プを示しており、そのクロック入力端子ＣＫ０ がこの
１ビット・カウンタのクロック入力端子ＣＫに接続され
ており、出力端子Ｑ０ は出力端子Ｑに、リセット端子
Ｒ（−）はリセット端子ＲＥＳ（−）にそれぞれ接続さ
れている。また、論理積回路２２の一方の入力端子は１
ビット・カウンタの制御端子ＳＣＡＮに接続され、論理
積回路２２の他方の入力端子はシリアル・データ入力端
子ＤＩＮに接続されている。反転回路２１の入力端子は
端子ＳＣＡＮに接続され、出力端子は論理積回路２３の
他方の入力端子に接続されている。論理積回路２２及び
２３の出力端子は論理和回路２４の２つの入力端子にそ
れぞれ接続され、論理和回路２４の出力端子はフリップ
・フロップ２５のデータ入力端子Ｄに接続されている。 排他的論理和回路２６及び論理積回路２７の一方の入力
端子は共にフリップ・フロップ２５の出力端子Ｑ０ に
接続され、もう一方の入力端子は共に１ビット・カウン
タの桁上がり信号入力端子Ａに接続されている。そして
、排他的論理和回路２６の出力端子は論理積回路２３の
他方の入力端子に接続され、論理積回路２７の出力端子
は１ビット・カウンタの桁上がり信号出力端子Ｙに接続
されている。
プを示しており、そのクロック入力端子ＣＫ０ がこの
１ビット・カウンタのクロック入力端子ＣＫに接続され
ており、出力端子Ｑ０ は出力端子Ｑに、リセット端子
Ｒ（−）はリセット端子ＲＥＳ（−）にそれぞれ接続さ
れている。また、論理積回路２２の一方の入力端子は１
ビット・カウンタの制御端子ＳＣＡＮに接続され、論理
積回路２２の他方の入力端子はシリアル・データ入力端
子ＤＩＮに接続されている。反転回路２１の入力端子は
端子ＳＣＡＮに接続され、出力端子は論理積回路２３の
他方の入力端子に接続されている。論理積回路２２及び
２３の出力端子は論理和回路２４の２つの入力端子にそ
れぞれ接続され、論理和回路２４の出力端子はフリップ
・フロップ２５のデータ入力端子Ｄに接続されている。 排他的論理和回路２６及び論理積回路２７の一方の入力
端子は共にフリップ・フロップ２５の出力端子Ｑ０ に
接続され、もう一方の入力端子は共に１ビット・カウン
タの桁上がり信号入力端子Ａに接続されている。そして
、排他的論理和回路２６の出力端子は論理積回路２３の
他方の入力端子に接続され、論理積回路２７の出力端子
は１ビット・カウンタの桁上がり信号出力端子Ｙに接続
されている。
【００１８】このように構成された１ビット・カウンタ
の真理値表を以下に示す。なお、Ｑｎ 、Ｑｎ＋１ は
それぞれ、カウンタ入力信号が入力された時点における
出力信号、及びカウンタ入力信号が入力された後の出力
信号を示している。また、Ｌは信号がローレベルである
ことを、Ｈは信号がハイレベルであることをそれぞれ示
す。
の真理値表を以下に示す。なお、Ｑｎ 、Ｑｎ＋１ は
それぞれ、カウンタ入力信号が入力された時点における
出力信号、及びカウンタ入力信号が入力された後の出力
信号を示している。また、Ｌは信号がローレベルである
ことを、Ｈは信号がハイレベルであることをそれぞれ示
す。
【００１９】
【表１】
【００２０】次に図１のカウンタ回路をテストする場合
の手順、及び各部の動作を説明する。
の手順、及び各部の動作を説明する。
【００２１】（１）テスト信号ａをハイレベル、テスト
信号ｂをローレベルにする。これにより論理和回路１５
及び１７の出力はハイレベルとなり、従って１ビット・
カウンタ１２及び１４の端子Ａにはハイレベルの桁上が
り信号が常に入力される。即ち、１ビット・カウンタ１
１及び１３が出力する桁上がり信号に係わらず１ビット
・カウンタ１２及び１４にはハイレベルの桁上がり信号
が入力される。
信号ｂをローレベルにする。これにより論理和回路１５
及び１７の出力はハイレベルとなり、従って１ビット・
カウンタ１２及び１４の端子Ａにはハイレベルの桁上が
り信号が常に入力される。即ち、１ビット・カウンタ１
１及び１３が出力する桁上がり信号に係わらず１ビット
・カウンタ１２及び１４にはハイレベルの桁上がり信号
が入力される。
【００２２】（２）カウンタ入力信号を１回入力する。
これにより各１ビット・カウンタ１１〜１４は１回の計
数動作を行う。
数動作を行う。
【００２３】（３）シリアル・データ制御信号をハイレ
ベルとし、カウンタ回路をシフトレジスタと同様に動作
するようにする。
ベルとし、カウンタ回路をシフトレジスタと同様に動作
するようにする。
【００２４】（４）カウンタ入力信号をカウンタ回路の
ビット数分だけ、即ち４回入力する。その結果、すべて
の１ビット・カウンタ１１〜１４の計数値が読み出され
、読み出された値によって各カウンタが正しく計数動作
を行ったか否かを確認する。
ビット数分だけ、即ち４回入力する。その結果、すべて
の１ビット・カウンタ１１〜１４の計数値が読み出され
、読み出された値によって各カウンタが正しく計数動作
を行ったか否かを確認する。
【００２５】（５）手順（２）においてカウンタ入力信
号を入力する回数を２、３、４として手順（１）〜（４
）を繰り返す。
号を入力する回数を２、３、４として手順（１）〜（４
）を繰り返す。
【００２６】（６）テスト信号ａをローレベル、テスト
信号ｂをハイレベルにして、手順（１）〜（５）を繰り
返す。
信号ｂをハイレベルにして、手順（１）〜（５）を繰り
返す。
【００２７】以上の手順（１）〜（６）を実行すること
によってカウンタ回路のテストが完了する。なお、テス
ト信号ａをハイレベル、テスト信号ｂをローレベルとし
たテストでは、カウンタ１２が出力する桁上がり信号は
論理和回路１６を通じてカウンタ１３に入力されるので
、カウンタ１２からカウンタ１３に桁上がり信号が正し
く入力されるか否かを確認できる。また、テスト信号ａ
をローレベル、テスト信号ｂをハイレベルとしたテスト
では、カウンタ１１及び１３が出力する桁上がり信号は
論理和回路１５及び１７を通じてカウンタ１２及び１４
に入力されるので、カウンタ１１及び１３からカウンタ
１２及び１４にそれぞれ桁上がり信号が正しく入力され
るか否かを確認できる。
によってカウンタ回路のテストが完了する。なお、テス
ト信号ａをハイレベル、テスト信号ｂをローレベルとし
たテストでは、カウンタ１２が出力する桁上がり信号は
論理和回路１６を通じてカウンタ１３に入力されるので
、カウンタ１２からカウンタ１３に桁上がり信号が正し
く入力されるか否かを確認できる。また、テスト信号ａ
をローレベル、テスト信号ｂをハイレベルとしたテスト
では、カウンタ１１及び１３が出力する桁上がり信号は
論理和回路１５及び１７を通じてカウンタ１２及び１４
に入力されるので、カウンタ１１及び１３からカウンタ
１２及び１４にそれぞれ桁上がり信号が正しく入力され
るか否かを確認できる。
【００２８】このテストで入力するクロックの数は、カ
ウンタ回路のビット数をＮとすると（図１のカウンタ回
路ではＮ＝４）、手順（１）〜（４）でＮ＋１クロック
、２回目の手順（１）〜（４）でＮ＋２、３回目でＮ＋
３、そして４回目でＮ＋４である。従って手順（５）を
完了した時点で４Ｎ＋１０クロックとなる。手順（６）
で手順（１）〜（５）を再び行うことになるので、総ク
ロック数は（４Ｎ＋１０）×２＝８Ｎ＋２０クロックと
なる。即ち、総クロック数はカウンタ回路のビット数に
単に比例し、従って従来のようにビット数の２乗に比例
する場合にくらべ、クロック数は大きく減少するので、
テストに必要な時間は大幅に短縮する。また、従来のよ
うに種々のデータを書き込んでテストの信頼性を高める
といったことを行わなくてよく、その点でもテスト時間
の短縮が可能となる。
ウンタ回路のビット数をＮとすると（図１のカウンタ回
路ではＮ＝４）、手順（１）〜（４）でＮ＋１クロック
、２回目の手順（１）〜（４）でＮ＋２、３回目でＮ＋
３、そして４回目でＮ＋４である。従って手順（５）を
完了した時点で４Ｎ＋１０クロックとなる。手順（６）
で手順（１）〜（５）を再び行うことになるので、総ク
ロック数は（４Ｎ＋１０）×２＝８Ｎ＋２０クロックと
なる。即ち、総クロック数はカウンタ回路のビット数に
単に比例し、従って従来のようにビット数の２乗に比例
する場合にくらべ、クロック数は大きく減少するので、
テストに必要な時間は大幅に短縮する。また、従来のよ
うに種々のデータを書き込んでテストの信頼性を高める
といったことを行わなくてよく、その点でもテスト時間
の短縮が可能となる。
【００２９】なお、この実施例では１ビット・カウンタ
１１のデータ入力端子ＤＩＮにハイレベルの信号を入力
するとしたが、この入力端子ＤＩＮにシリアル・データ
を入力するようにして従来と同じ機能を持たせることも
可能である。
１１のデータ入力端子ＤＩＮにハイレベルの信号を入力
するとしたが、この入力端子ＤＩＮにシリアル・データ
を入力するようにして従来と同じ機能を持たせることも
可能である。
【００３０】また、この実施例では１ビット・カウンタ
一つに対して一つのテスト信号を入力するようにしたが
、複数の１ビット・カウンタに対して一つのテスト信号
を入力するようにしてもよい。
一つに対して一つのテスト信号を入力するようにしたが
、複数の１ビット・カウンタに対して一つのテスト信号
を入力するようにしてもよい。
【００３１】
【発明の効果】以上説明したように本発明のカウンタ回
路では、論理和回路を通じて一つの１ビット・カウンタ
から次の１ビット・カウンタに桁上がり信号を入力する
ようになっているので、論理和回路にテスト信号を入力
することにより１ビット・カウンタを分割してテストす
ることができる。そのため、従来のように１ビット・カ
ウンタ毎にテストを行い、そのたびにカウンタ回路のビ
ット数分のシリアル・データを入出力する必要がない。 その結果、テストを行うために必要なクロック数はカウ
ンタ回路のビット数に単に比例し、従来のようにビット
数の２乗に比例する場合にくらべ、クロック数は大きく
減少し、テストに必要な時間を大幅に短縮できる。
路では、論理和回路を通じて一つの１ビット・カウンタ
から次の１ビット・カウンタに桁上がり信号を入力する
ようになっているので、論理和回路にテスト信号を入力
することにより１ビット・カウンタを分割してテストす
ることができる。そのため、従来のように１ビット・カ
ウンタ毎にテストを行い、そのたびにカウンタ回路のビ
ット数分のシリアル・データを入出力する必要がない。 その結果、テストを行うために必要なクロック数はカウ
ンタ回路のビット数に単に比例し、従来のようにビット
数の２乗に比例する場合にくらべ、クロック数は大きく
減少し、テストに必要な時間を大幅に短縮できる。
【図１】本発明の一実施例によるカウンタ回路の一例を
示すブロック図である。
示すブロック図である。
【図２】図１のカウンタ回路を構成する１ビット・カウ
ンタを詳しく示すブロック図である。
ンタを詳しく示すブロック図である。
【図３】従来のカウンタ回路の一例を示すブロック図で
ある。
ある。
１１、１２、１３、１４ １ビット・カウンタ１５、
１６、１７、２４ 論理和回路２１ 反転回路 ２２、２３、２７ 論理積回路 ２５ Ｄフリップ・フロップ ２６ 排他的論理和回路
１６、１７、２４ 論理和回路２１ 反転回路 ２２、２３、２７ 論理積回路 ２５ Ｄフリップ・フロップ ２６ 排他的論理和回路
Claims (1)
- 【請求項１】 複数の１ビット・カウンタを直列接続
してなるカウンタ回路であって、一方の入力端子が前段
の前記１ビット・カウンタの桁上がり信号出力端子に接
続されており、他方の入力端子が外部からのテスト信号
入力端子に接続されており、出力端子が次段の前記１ビ
ット・カウンタの桁上がり信号入力端子に接続された論
理和回路を備えており、前記テスト信号によって桁上が
り信号入力端子を桁上がり状態に固定するようにしたこ
とを特徴とするカウンタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126043A JPH04351118A (ja) | 1991-05-29 | 1991-05-29 | カウンタ回路 |
| US07/886,389 US5339343A (en) | 1991-05-29 | 1992-05-21 | Counter circuit with or gates interconnecting stages to provide alternate testing of odd and even stages during test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126043A JPH04351118A (ja) | 1991-05-29 | 1991-05-29 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351118A true JPH04351118A (ja) | 1992-12-04 |
Family
ID=14925247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126043A Pending JPH04351118A (ja) | 1991-05-29 | 1991-05-29 | カウンタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5339343A (ja) |
| JP (1) | JPH04351118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
| JP2008067246A (ja) * | 2006-09-11 | 2008-03-21 | Ricoh Co Ltd | 遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4425254A1 (de) * | 1994-07-16 | 1996-01-18 | Telefunken Microelectron | Datenübertragungsverfahren in einem Echtzeitdatenverarbeitungssystem |
| US5481580A (en) * | 1995-01-26 | 1996-01-02 | At&T Corp. | Method and apparatus for testing long counters |
| JPH09232946A (ja) * | 1996-02-26 | 1997-09-05 | Mitsubishi Electric Corp | カウンタ |
| US5960052A (en) * | 1998-04-17 | 1999-09-28 | Vlsi Technology, Inc. | Low power scannable counter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192673A (ja) * | 1987-10-05 | 1989-04-11 | Matsushita Graphic Commun Syst Inc | カウンタ・テスト装置 |
| JPH01270413A (ja) * | 1988-04-22 | 1989-10-27 | Anritsu Corp | 計数回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588475A (en) * | 1969-03-21 | 1971-06-28 | Us Navy | Forward-backward digital counter circuit |
| JPS5136090B1 (ja) * | 1971-04-17 | 1976-10-06 | ||
| ATE84165T1 (de) * | 1985-10-15 | 1993-01-15 | Sony Corp | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
| JPH0269022A (ja) * | 1988-09-05 | 1990-03-08 | Sharp Corp | カウンタ |
| FR2639490B1 (fr) * | 1988-11-23 | 1992-06-12 | Crouzet Sa | Compteur d'impulsions d'horloge a frequence elevee |
| US4979193A (en) * | 1989-04-26 | 1990-12-18 | Advanced Micro Devices, Inc. | Method and apparatus for testing a binary counter |
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| US5185769A (en) * | 1991-10-15 | 1993-02-09 | Acer Incorporated | Easily testable high speed digital counter |
-
1991
- 1991-05-29 JP JP3126043A patent/JPH04351118A/ja active Pending
-
1992
- 1992-05-21 US US07/886,389 patent/US5339343A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192673A (ja) * | 1987-10-05 | 1989-04-11 | Matsushita Graphic Commun Syst Inc | カウンタ・テスト装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
| JP2008067246A (ja) * | 2006-09-11 | 2008-03-21 | Ricoh Co Ltd | 遅延時間生成回路、それを用いた二次電池保護用半導体装置、バッテリパックおよび電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5339343A (en) | 1994-08-16 |
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