JPH09237131A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】不要な周辺回路の動作を停止させて低消費電力
化を図ることができる半導体装置を提供する。 【解決手段】半導体集積回路装置１のＣＰＵ２は、メイ
ンクロック発生回路３により生成されるメインクロック
信号ＣＬＫに基づいて動作し、内部バス５を介してその
時々に周辺回路４ａ〜４ｃを選択しアクセスする。周辺
回路４ａ〜４ｃのアクセス検出回路部６は、ＣＰＵ２か
ら各周辺回路４ａ〜４ｃ毎に設定されたアドレスに対応
したアドレス信号ＡＤＲを入力すると、イネーブル信号
ＣＥＮを生成し出力する。クロック制御回路部７は、メ
インクロック信号ＣＬＫと、アクセス検出回路部６から
イネーブル信号ＣＥＮを入力し、そのイネーブル信号Ｃ
ＥＮに基づいてメインクロック信号ＣＬＫを内部回路８
に対して該内部回路８の動作に十分な期間だけ内部クロ
ック信号ＳＣＬＫとして供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に係り、詳しくはマイクロコントローラ等に内蔵される
周辺回路の消費電力低減に関するものである。

【０００２】近年のマイクロコントローラにおいては、
そのチップ内にカウンタやシリアル通信等の複数の周辺
回路が内蔵されている。また、マイクロコントローラ
は、携帯機器等への搭載のため、消費電力の低減が図ら
れている。そのため、その時の動作に不要な周辺回路へ
のクロック供給を停止して全体の消費電力の低減を図る
必要がある。

【０００３】

【従来の技術】図１１は、マイクロコントローラ８１の
概略ブロック回路図である。マイクロコントローラ８１
は、そのチップ内にＣＰＵ８２の他、カウンタ等の複数
の周辺回路８３ａ〜８３ｃを備えている。ＣＰＵ８２
は、メインクロック発生回路８４により生成されたメイ
ンクロック信号ＣＬＫに基づいて、図示しないＲＯＭ等
に記憶されたプログラムに従って周辺回路８３ａ〜８３
ｃを制御する。

【０００４】また、マイクロコントローラ８１には、ク
ロック供給制御回路８５が設けられている。クロック供
給制御回路８５は、メインクロック信号ＣＬＫを入力
し、各周辺回路８３ａ〜８３ｃに対して、それら周辺回
路８３ａ〜８３ｃが必要とするクロック信号ＣＫ１〜Ｃ
Ｋ３を生成し、各周辺回路８３ａ〜８３ｃに供給する。
各周辺回路８３ａ〜８３ｃは、クロック信号ＣＫ１〜Ｃ
Ｋ３が供給されると動作し、クロック信号ＣＫ１〜ＣＫ
３が供給されない場合は動作を停止する。

【０００５】そして、ＣＰＵ８２は、クロック供給制御
回路８５を制御を制御して、プログラムに従って必要と
なる周辺回路（例えば周辺回路８３ａ）に対してクロッ
ク信号ＣＫ１を供給し、他の周辺回路８３ｂ，８３ｃに
対してクロック信号ＣＫ２，ＣＫ３を供給しない。クロ
ック信号ＣＫ２，ＣＫ３が供給されない周辺回路８３
ｂ，８３ｃは、それぞれ動作を停止する。

【０００６】即ち、ＣＰＵ８２は、プログラムに従って
その時に必要となる周辺回路８３ａだけを動作させ、不
要な周辺回路８３ｂ，８３ｃの動作を停止させる。この
構成によって、その時に動作しない周辺回路の分だけ消
費電力を低減することができるわけである。

【０００７】

【発明が解決しようとする課題】ところが、プログラム
による制御では、必要となる毎にクロック供給制御回路
８５を制御する分だけＣＰＵ８２の処理が遅くなるの
で、ＣＰＵ８２の処理能力が低下する。ＣＰＵ８２の処
理能力の低下を抑えるためには、クロック周波数を高く
してＣＰＵ８２を高速に動作させればよいが、クロック
周波数を高くすることでかえって消費電力を増大させて
しまうという問題がある。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は自動でクロックの供給を
開始・停止することで消費電力を低減することのできる
半導体集積回路装置を提供することにある。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。半導体集積回路装置１は、ＣＰＵ２、メイン
クロック発生回路３、及び、複数の周辺回路４ａ〜４ｃ
を備え、それらは内部バス５を介して接続されている。
ＣＰＵ２は、メインクロック発生回路３により生成され
るメインクロック信号ＣＬＫに基づいて動作し、内部バ
ス５を介してその時々に周辺回路４ａ〜４ｃを選択しア
クセスする。周辺回路４ａ〜４ｃには、それぞれアクセ
ス検出回路部６、クロック制御回路部７、及び、内部回
路８を備えている。アクセス検出回路部６は、ＣＰＵ２
から各周辺回路４ａ〜４ｃ毎に設定されたアドレスに対
応したアドレス信号ＡＤＲを入力すると、イネーブル信
号ＣＥＮを生成し出力する。クロック制御回路部７は、
メインクロック信号ＣＬＫと、アクセス検出回路部６か
らイネーブル信号ＣＥＮを入力し、そのイネーブル信号
ＣＥＮに基づいてメインクロック信号ＣＬＫを内部回路
８に対して該内部回路８の動作に十分な期間だけ内部ク
ロック信号ＳＣＬＫとして供給する。

【００１０】また、請求項２に記載の発明は、請求項１
に記載の半導体集積回路装置において、前記クロック信
号を入力し、そのクロック信号に基づいて所定時間間隔
のインターバルクロック信号を複数生成し出力するイン
ターバルクロック生成回路を備え、前記クロック制御回
路は、前記複数のインターバルクロック信号を入力し、
それら複数のインターバルクロック信号のうちの１つを
選択し、その選択したインターバルクロック信号に基づ
いて前記クロックイネーブル信号を入力してから前記内
部回路の動作に十分な期間を計測し、その期間だけ前記
内部回路に対して前記メインクロック信号を供給するよ
うにしたことを要旨とする。

【００１１】請求項３に記載の発明は、請求項２に記載
の半導体集積回路装置において、前記クロック制御回路
は、前記複数のインターバルクロック信号のうちの１つ
を選択する選択部と、前記選択部により選択されたイン
ターバルクロック信号の立ち上がり又は立ち下がりエッ
ジを所定数カウントするカウント部と、前記クロックイ
ネーブル信号と前記メインクロック信号を入力し、クロ
ックイネーブル信号を入力してから前記カウント部がカ
ウントしている間、メインクロック信号を内部回路に供
給する制御部とから構成されたことを要旨とする。

【００１２】請求項４に記載の発明は、請求項２又は３
に記載の半導体集積回路装置において、前記各周辺回路
には、それぞれ制御レジスタが備えられ、前記クロック
制御回路部は、前記制御レジスタに記憶されたデータに
基づいて前記インターバルクロックのうちの１つを選択
するようにしたことを要旨とする。

【００１３】請求項５に記載の発明は、請求項１乃至４
のうちのいずれか１項に記載の半導体集積回路装置にお
いて、前記メインクロック信号に基づいてその時々に前
記複数の周辺回路のうちの１つを選択し、その選択した
周辺回路をアクセスするためのアドレス信号と、リード
信号又はライト信号を出力するＣＰＵを備え、前記アク
セス検出回路は、入力されるアドレス信号とリード信号
又はライト信号とに基づいてそのアクセス検出回路が備
えられた周辺回路のアクセスを検出するようにしたこと
を要旨とする。

【００１４】請求項６に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記周辺回路はシリア
ルデータを送信するためのシリアル通信用周辺回路であ
って、前記シリアルデータを送信するとともに、そのシ
リアルデータの送信終了時に送信終了信号を出力するシ
リアルデータ送信回路部と、前記シリアルデータ送信回
路部を動作させるための送信クロック信号を作成する送
信クロック信号作成回路部とを備え、前記クロック制御
回路部は、前記クロックイネーブル信号を入力してから
送信終了信号を入力するまでメインクロック信号を前記
送信クロック信号作成回路部に供給するようにしたこと
を要旨とする。

【００１５】請求項７に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記周辺回路はシリア
ルデータを受信するためのシリアル通信用周辺回路であ
って、外部からのアクセスとしてシリアルデータの受信
開始を検出し、受信開始信号をクロックイネーブル信号
として出力するアクセス検出回路部と、前記シリアルデ
ータを受信するとともに、そのシリアルデータの受信終
了時に受信終了信号を出力するシリアルデータ受信回路
部と、前記メインクロック信号に基づいてシリアルデー
タ受信回路部を動作させるための受信クロック信号を生
成し供給する受信クロック信号作成回路部とを備え、前
記クロック制御回路部は、前記受信開始信号を入力して
から前記受信終了信号を入力するまで前記メインクロッ
ク信号を受信クロック信号作成回路部に供給するように
したことを要旨とする。

【００１６】（作用）従って、本発明によれば、各周辺
回路４ａ〜４ｃの内部回路８には、その内部回路８の動
作に十分な期間だけメインクロック信号ＣＬＫが内部ク
ロック信号ＳＣＬＫとして供給される。従って、内部回
路８は、内部クロック信号ＳＣＬＫの供給が停止されて
いる間、動作を停止する。

【００１７】また、請求項２に記載の発明によれば、ク
ロック信号を入力し、そのクロック信号に基づいて所定
時間間隔のインターバルクロック信号を複数生成し出力
するインターバルクロック生成回路が備えられ、クロッ
ク制御回路には、複数のインターバルクロック信号が入
力され、それら複数のインターバルクロック信号のうち
の１つが選択され、その選択されたインターバルクロッ
ク信号に基づいてクロックイネーブル信号が入力されて
から内部回路の動作に十分な期間が計測され、その期間
だけ内部回路に対してメインクロック信号が供給され
る。

【００１８】請求項３に記載の発明によれば、クロック
制御回路は、複数のインターバルクロック信号のうちの
１つを選択する選択部と、選択部により選択されたイン
ターバルクロック信号の立ち上がり又は立ち下がりエッ
ジを所定数カウントするカウント部と、クロックイネー
ブル信号とメインクロック信号を入力し、クロックイネ
ーブル信号を入力してからカウント部がカウントしてい
る間、メインクロック信号を内部回路に供給する制御部
とから構成される。

【００１９】請求項４に記載の発明によれば、各周辺回
路には、それぞれ制御レジスタが備えられ、クロック制
御回路部は、制御レジスタに記憶されたデータに基づい
てインターバルクロックのうちの１つが選択される。

【００２０】請求項５に記載の発明によれば、メインク
ロック信号に基づいてその時々に複数の周辺回路のうち
の１つを選択し、その選択した周辺回路をアクセスする
ためのアドレス信号と、リード信号又はライト信号を出
力するＣＰＵが備えられ、アクセス検出回路は、入力さ
れるアドレス信号とリード信号又はライト信号とに基づ
いてそのアクセス検出回路が備えられた周辺回路のアク
セスを検出する。

【００２１】請求項６に記載の発明によれば、周辺回路
はシリアルデータを送信するためのシリアル通信用周辺
回路であって、シリアルデータを送信するとともに、そ
のシリアルデータの送信終了時に送信終了信号を出力す
るシリアルデータ送信回路部と、シリアルデータ送信回
路部を動作させるための送信クロック信号を作成する送
信クロック信号作成回路部とを備え、クロック制御回路
部は、クロックイネーブル信号を入力してから送信終了
信号を入力するまでメインクロック信号を送信クロック
信号作成回路部に供給される。

【００２２】請求項７に記載の発明によれば、周辺回路
はシリアルデータを受信するためのシリアル通信用周辺
回路であって、外部からのアクセスとしてシリアルデー
タの受信開始を検出し、受信開始信号をクロックイネー
ブル信号として出力するアクセス検出回路部と、シリア
ルデータを受信するとともに、そのシリアルデータの受
信終了時に受信終了信号を出力するシリアルデータ受信
回路部と、メインクロック信号に基づいてシリアルデー
タ受信回路部を動作させるための受信クロック信号を生
成し供給する受信クロック信号作成回路部とを備え、ク
ロック制御回路部は、受信開始信号を入力してから受信
終了信号を入力するまでメインクロック信号を受信クロ
ック信号作成回路部に供給される。

【００２３】

【発明の実施の形態】

（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図２〜図５に従って説明する。

【００２４】図２は、マイクロコントローラ１１の概略
構成図である。マイクロコントローラ１１は、中央演算
処理回路（ＣＰＵ）１２、複数（本実施の形態では３
つ）の周辺回路１３ａ〜１３ｃ、メインクロック発生回
路１４、及び、タイムベースタイマ１５を備えている。
ＣＰＵ１２、周辺回路１３ａ〜１３ｃ、メインクロック
発生回路１４、及びタイムベースタイマ１５は、内部バ
ス１６に接続され、その内部バス１６を介してデータの
授受等を行う。

【００２５】メインクロック発生回路１４は、マイクロ
コントローラ１１に供給される駆動電源に基づいて発振
し、メインクロック信号ＣＬＫを発生させるためのもの
である。そのメインクロック信号ＣＬＫは、内部バス１
６を介してタイムベースタイマ１５、ＣＰＵ１２、及び
各周辺回路１３ａ〜１３ｃに供給される。ＣＰＵ１２は
メインクロック信号ＣＬＫを入力し、予め図示しないＲ
ＯＭ等に記憶されたプログラムを読み出す。そして、Ｃ
ＰＵ１２は、読み出したプログラムに基づいて動作し、
その時々に必要となる各周辺回路１３ａ〜１３ｃに対し
て内部バス１６を介してアドレス信号ＡＤＲ、及び、リ
ード信号Ｒ又はライト信号Ｗを出力し、周辺回路１３ａ
〜１３ｃをアクセスする。各周辺回路１３ａ〜１３ｃは
カウンタ等よりなり、ＣＰＵ１２からのアクセスにそれ
ぞれ応答し、供給されるメインクロック信号ＣＬＫに基
づいて動作する。

【００２６】タイムベースタイマ１５は、内部バス１６
に接続され、メインクロック信号ＣＬＫを入力する。そ
して、タイムベースタイマ１５は、その入力したメイン
クロック信号ＣＬＫに基づいて複数（本実施の形態では
３つ）のインターバルクロック信号（以下、単にインタ
ーバル信号という）ＩＣＫ０〜ＩＣＫ２を生成し、各周
辺回路１３ａ〜１３ｃに供給する。

【００２７】インターバル信号ＩＣＫ０〜ＩＣＫ２は、
それぞれ一定の時間間隔のパルス信号であって、それら
の時間間隔は予め設定されている。尚、本実施の形態で
は、インターバル信号ＩＣＫ０は１ミリ秒（ｍｓ）間
隔、インターバル信号ＩＣＫ１は１０ｍｓ間隔、インタ
ーバル信号ＩＣＫ２は１００ｍｓ間隔に設定されてい
る。

【００２８】周辺回路１３ａ〜１３ｃは様々なタイマや
カウンタ等であって、それぞれ異なるアドレスに予め設
定されている。各周辺回路１３ａ〜１３ｃは、内部バス
１６を介してＣＰＵ１２からのアドレス信号ＡＤＲ、デ
ータ信号ＤＡＴＡをそれぞれ入力する。また、各周辺回
路１３ａ〜１３ｃは、メインクロック信号ＣＬＫとイン
ターバル信号ＩＣＫ０〜ＩＣＫ２をそれぞれ入力する。
各周辺回路１３ａ〜１３ｃは、それぞれ設定されたアド
レスに対応したアドレス信号ＡＤＲを入力すると、メイ
ンクロック信号ＣＬＫに基づいて動作する。

【００２９】各周辺回路１３ａ〜１３ｃは、それぞれ内
部回路１７、アクセス検出回路部１８、及び、クロック
制御回路部１９を備えている。尚、各周辺回路１３ａ〜
１３ｃは、それぞれ内部回路１７の動作が異なるだけで
あって、構成は同じであるので、周辺回路１３ａについ
て説明し、他の周辺回路１３ｂ，１３ｃについての説明
を省略する。

【００３０】内部回路１７には、それぞれ異なるアドレ
スに設定されたレジスタ１７ａ，１７ｂが備えられ、Ｃ
ＰＵ１２は、それらレジスタ１７ａ，１７ｂに対してア
クセスする。内部回路１７は、例えばレジスタ１７ａ，
１７ｂに格納されたデータに基づいて動作し、動作の結
果をレジスタ１７ａ，１７ｂに格納する。

【００３１】アクセス検出回路部１８は、ＣＰＵ１２か
らのアクセスの有無を検出するためのものであって、Ｃ
ＰＵ１２からのアクセスを検出し、内部回路１７に対し
て制御信号を出力する。また、アクセス検出回路部１８
は、ＣＰＵ１２からのアクセスを検出し、クロック制御
回路部１９に対してイネーブル信号ＣＥＮを出力する。

【００３２】クロック制御回路部１９は、内部回路１７
にメインクロック信号ＣＬＫの供給と停止を行うための
ものである。クロック制御回路部１９は、イネーブル信
号ＣＥＮに基づいてメインクロック信号ＣＬＫを内部ク
ロック信号ＳＣＬＫとして内部回路１７に供給し、イン
ターバル信号ＩＣＫ０〜ＩＣＫ２に基づいて内部クロッ
ク信号ＳＣＬＫ（メインクロック信号ＣＬＫ）の供給を
停止する。

【００３３】イネーブル信号ＣＥＮは、ＣＰＵ１２から
周辺回路１３ａがアクセスされると、アクセス検出回路
部１８により生成されてクロック制御回路部１９に入力
される。従って、クロック制御回路部１９は、周辺回路
１３ａがＣＰＵ１２からアクセスされる、即ち、ＣＰＵ
１２にとって必要になるとメインクロック信号ＣＬＫを
内部クロック信号ＳＣＬＫとして内部回路１７に供給す
る。そして、クロック制御回路部１９は、インターバル
信号ＩＣＫ０〜ＩＣＫ２に基づいて内部クロック信号Ｓ
ＣＬＫの供給を停止する。

【００３４】内部回路１７は、内部クロック信号ＳＣＬ
Ｋが供給されると動作し、内部クロック信号ＳＣＬＫが
供給されないときには動作を停止する。その内部クロッ
ク信号ＳＣＬＫは、ＣＰＵ１２から周辺回路１３ａがア
クセスされる、即ち、ＣＰＵ１２にとって必要になると
供給され、インターバル信号ＩＣＫ０〜ＩＣＫ２に基づ
いて供給が停止される。従って、内部回路１７は、ＣＰ
Ｕ１２にとって必要になると動作する。そして、内部回
路１７は、インターバル信号ＩＣＫ０〜ＩＣＫ２に基づ
いて動作を停止する。

【００３５】次に、アクセス検出回路部１８の構成につ
いて説明する。図５に示すように、アクセス検出回路部
１８は、デコーダ２１、アンド回路２２〜２５、及び、
オア回路２６により構成されている。デコーダ２１に
は、内部バス１６を介してＣＰＵ１２からのアドレス信
号ＡＤＲが入力される。そして、デコーダ２１は、内部
回路１７のアドレスに対応したアドレス信号ＡＤＲを入
力すると、制御信号Ｒ１，Ｒ２を出力する。尚、制御信
号Ｒ１，Ｒ２は、内部回路１７に内蔵されたレジスタ１
７ａ，１７ｂにそれぞれ対応するアドレス信号ＡＤＲに
基づいて生成され、出力される。

【００３６】制御信号Ｒ１はアンド回路２２，２３に入
力され、制御信号Ｒ２はアンド回路２４，２５に入力さ
れる。また、アンド回路２２，２４には、ＣＰＵ１２か
らのリード信号Ｒが入力され、アンド回路２３，２５に
は、ＣＰＵ１２からのライト信号Ｗが入力される。そし
て、アンド回路２２は、レジスタ１７ａに対するリード
制御信号Ｒ１Ｒを出力し、アンド回路２３は、レジスタ
１７ａに対するライト制御信号Ｒ１Ｗを出力する。アン
ド回路２４は、レジスタ１７ｂに対するリード制御信号
Ｒ２Ｒを出力し、アンド回路２５は、レジスタ１７ｂに
対するライト制御信号Ｒ２Ｗを出力する。それら制御信
号Ｒ１Ｒ〜Ｒ２Ｗは、オア回路２６に入力され、オア回
路２６からそれら制御信号Ｒ１Ｒ〜Ｒ２Ｗに基づいた１
パルスのイネーブル信号ＣＥＮが生成され出力される。

【００３７】即ち、イネーブル信号ＣＥＮは、周辺回路
１３ａのアドレスに対応したアドレス信号ＡＤＲと、リ
ード信号Ｒ又はライト信号Ｗとに基づいて生成される。
周辺回路１３ａのアドレスに対応したアドレス信号ＡＤ
Ｒは、ＣＰＵ１２がその周辺回路１３ａをアクセスする
ために出力される。従って、イネーブル信号ＣＥＮは、
周辺回路１３ａがＣＰＵ１２からアクセスされる毎に生
成され、出力される。

【００３８】次に、クロック制御回路部１９について説
明する。図３に示すように、クロック制御回路部１９
は、内部バス１６を介してメインクロック信号ＣＬＫ及
びインターバル信号ＩＣＫ０〜ＩＣＫ２を入力する。ま
た、クロック制御回路部１９は、アクセス検出回路部１
８からイネーブル信号ＣＥＮを入力する。クロック制御
回路部１９は、制御レジスタ３１、選択部３２、カウン
ト部３３、及び、制御部３４を備えている。制御レジス
タ３１は、周辺回路１３ａの動作時間を設定するための
ものであって、本実施の形態では２ビット構成となって
おり、データＴ１，Ｔ０が記憶される。それらデータＴ
１，Ｔ０は、予め設定され、電源投入時にＣＰＵ１２の
よって書き込まれる。

【００３９】選択部３２は、制御レジスタ３１に記憶さ
れたデータＴ１，Ｔ０と、インターバル信号ＩＣＫ０〜
ＣＩＫ２を入力する。選択部３２は、３入力端子を有す
るアンド回路３５〜３７、インバータ回路３８，３９、
３入力端子を有するオア回路４０、及び、２入力端子を
有するナンド回路４１により構成されている。クロック
制御回路部１９に入力されたインターバル信号ＩＣＫ０
〜ＩＣＫ２は、それぞれアンド回路３５〜３７に入力さ
れる。制御レジスタ３１に記憶されたデータＴ１は、ア
ンド回路３５，３６にインバータ回路４８を介して入力
されるとともに、アンド回路３７及びナンド回路４１に
直接入力される。制御レジスタ３１に記憶されたデータ
Ｔ０は、アンド回路３５，３７にインバータ回路３９を
介して入力されるとともに、アンド回路３６及びナンド
回路４１に直接入力される。アンド回路３５〜３７の出
力端子はオア回路４０の入力端子に接続されている。

【００４０】選択部３２は、データＴ１，Ｔ０に基づい
て、そのデータＴ１，Ｔ０が「０，０」「０，１」
「１，０」の場合にインターバル信号ＩＣＫ０〜ＩＣＫ
２のうちの１つを選択し、その選択した信号をカウント
部３３に出力する。例えば、データＴ１，Ｔ０が「０，
０」の場合にインターバル信号ＩＣＫ０を、データＴ
１，Ｔ０が「０，１」の場合にインターバル信号ＩＣＫ
１を、データＴ１，Ｔ０が「１，０」の場合にインター
バル信号ＩＣＫ２を出力する。この時、ナンド回路４１
からはＨレベルの信号がカウント部３３に出力される。
また、選択部３２は、データＴ１，Ｔ０が「１，１」の
場合、オア回路４０及びナンド回路４１からＬレベルの
信号がカウント部３３に出力される。

【００４１】カウント部３３は、Ｄフリップフロップ
（以下、ＤＦＦという）４２，４３、インバータ回路４
４、及び、２入力端子を有するアンド回路４５により構
成されている。ＤＦＦ４２，４３はリセット端子を有
し、それらリセット端子にはインバータ回路４４を介し
てイネーブル信号ＣＥＮが入力される。従って、ＤＦＦ
４２，４３は、１パルスのイネーブル信号ＣＥＮが入力
されると、そのイネーブル信号ＣＥＮに基づいてリセッ
トされる。

【００４２】ＤＦＦ４２のクロック入力端子ＣＫには選
択部３２により選択されたインターバル信号ＩＣＫ０〜
ＩＣＫ２が入力される。ＤＦＦ４２の反転出力端子ＱＸ
はデータ入力端子Ｄに接続されるとともに、ＤＦＦ４３
のクロック入力端子ＣＫに接続されている。ＤＦＦ４３
の反転出力端子ＱＸはデータ入力端子Ｄに接続されてい
る。ＤＦＦ４３の出力端子Ｑはアンド回路４５の一方の
入力端子に接続され、アンド回路４５の他方の入力端子
は選択部３２のナンド回路４１の出力端子に接続されて
いる。

【００４３】ＤＦＦ４２，４３は、選択部３２により選
択されたインターバル信号ＩＣＫ０〜ＩＣＫ２の立ち上
がりエッジをカウントするためのものである。図４に示
すように、ＤＦＦ４２，４３は、イネーブル信号ＣＥＮ
によりリセットされ反転出力端子ＱＸからそれぞれＨレ
ベルの信号を出力する。そして、選択部３２によりイン
ターバル信号ＩＣＫ０が選択された場合、ＤＦＦ４３の
出力端子Ｑからは、インターバル信号ＩＣＫ０の立ち上
がりを２回カウントする毎に反転した信号がアンド回路
４５に出力される。アンド回路４５は、ＤＦＦ４３から
の信号と、選択部３２のナンド回路４１からの信号を入
力する。そのナンド回路４１からの信号は、制御レジス
タ３１のデータＴ１，Ｔ０が「１，１」の場合にＬレベ
ルとなり、それ以外の場合はＨレベルとなる。従って、
アンド回路４５から出力される信号は、データＴ１，Ｔ
０が「１，１」の場合にＬレベルが出力され、それ以外
の場合には、選択部３２により選択されたインターバル
信号ＩＣＫ０〜ＩＣＫ２の立ち上がりを２回カウントす
る毎に反転される信号が出力される。

【００４４】制御部３４は、オア回路４６、ＲＳフリッ
プフロップ（以下、ＲＳＦＦという）４７、及び、アン
ド回路４８により構成されている。オア回路４６は２入
力端子を有し、一方の入力端子にはリセット信号ＲＳＴ
が入力され、他方の入力端子にはカウント部３３からの
信号が入力される。オア回路４６の出力端子は、ＲＳＦ
Ｆ４７のリセット入力端子に接続され、セット入力端子
にはカウント制御部３４からのイネーブル信号ＣＥＮが
入力される。ＲＳＦＦ４７の出力端子Ｑはアンド回路４
８の一方の入力端子に接続され、他方の入力端子にはメ
インクロック信号ＣＬＫが入力される。尚、リセット信
号ＲＳＴは、マイクロコントローラ１１全体をリセット
するための信号であって、コントローラ１１外部から入
力される。

【００４５】図４に示すように、ＲＳＦＦ４７は、リセ
ット信号ＲＳＴに基づいて出力端子ＱからＬレベルの信
号を出力する。その結果、アンド回路４８は、メインク
ロック信号ＣＬＫに係わらず、Ｌレベルの内部クロック
信号ＳＣＬＫを出力する。

【００４６】ＲＳＦＦ４７は、そのセット端子に入力さ
れるイネーブル信号ＣＥＮに基づいて出力端子ＱからＨ
レベルの信号を出力する。すると、アンド回路４８から
は、メインクロック信号ＣＬＫが内部クロック信号ＳＣ
ＬＫとして出力される。

【００４７】次に、ＲＳＦＦ４７は、そのリセット入力
端子Ｒにカウント部３３から入力する信号がＬレベルに
立ち下がると、リセットして出力端子ＱからＬレベルの
信号を出力する。すると、アンド回路４８は、メインク
ロック信号ＣＬＫの出力を停止し、Ｌレベルの内部クロ
ック信号ＳＣＬＫを出力する。

【００４８】尚、制御レジスタ３１に記憶されたデータ
Ｔ１，Ｔ０が「１，１」の場合、ＲＳＦＦのリセット入
力端子にはカウント部３３から常にＬレベルの信号が入
力される。すると、ＲＳＦＦ４７は、１パルスのイネー
ブル信号ＣＥＮを入力すると、出力端子ＱからＨレベル
の信号を出力し、そのレベルを保持する。従って、アン
ド回路４８からは、イネーブル信号ＣＥＮが入力されて
からメインクロック信号ＣＬＫが内部クロック信号ＳＣ
ＬＫとして連続して出力されることになる。

【００４９】即ち、制御レジスタ３１に記憶されたデー
タＴ１，Ｔ０が「１，１」以外の場合、クロック制御回
路部１９は、１パルスのイネーブル信号ＣＥＮを入力す
ると、入力するメインクロック信号ＣＬＫを内部クロッ
ク信号ＳＣＬＫとして出力する。そして、クロック制御
回路部１９は、制御レジスタ３１に記憶されたデータＴ
１，Ｔ０に基づいて選択したインターバル信号ＩＣＫ０
〜ＩＣＫ２の立ち上がりを２回カウントすると、メイン
クロック信号ＣＬＫの出力を停止する。

【００５０】また、制御レジスタ３１に記憶されたデー
タＴ１，Ｔ０が「１，１」の場合、クロック制御回路部
１９は、イネーブル信号ＣＥＮを入力した後、常に入力
したメインクロック信号ＣＬＫを内部クロック信号ＳＣ
ＬＫとして出力する。

【００５１】内部回路１７は、内部クロック信号ＳＣＬ
Ｋに基づいて動作する。従って、内部回路１７は、１パ
ルスのイネーブル信号ＣＥＮが入力されてから、インタ
ーバル信号ＩＣＫ０〜ＩＣＫ２の立ち上がりが２回カウ
ントされるまで動作する。イネーブル信号ＣＥＮは、Ｃ
ＰＵ１２からアクセスされる毎に１パルス出力される。
従って、内部回路１７は、ＣＰＵ１２からアクセスされ
る毎に、インターバルクロック信号ＩＣＫ０〜ＩＣＫ２
に基づいた時間だけ動作する。

【００５２】尚、制御レジスタ３１に記憶されるデータ
Ｔ１，Ｔ０は、内部回路１７が１回動作するのに十分な
時間だけ内部クロック信号ＳＣＬＫが供給されるように
各周辺回路１３ａ毎に予め設定され、ＲＯＭに記憶され
ている。そして、マイクロコントローラ１１の起動時に
ＣＰＵ１２によってＲＯＭから読み出され、制御レジス
タ３１に格納されるようになっている。

【００５３】次に、上記のように構成されたマイクロコ
ントローラ１１の作用を説明する。マイクロコントロー
ラ１１に駆動電源が供給されると、メインクロック発生
回路１４は、発振してメインクロック信号ＣＬＫを生成
し出力する。タイムベースタイマ１５は、メインクロッ
ク信号ＣＬＫを入力し、そのメインクロック信号ＣＬＫ
に基づいてインターバル信号ＩＣＫ０〜ＩＣＫ２を生成
し、出力する。

【００５４】次に、マイクロコントローラ１１にリセッ
ト信号ＲＳＴが入力されると、そのリセット信号ＲＳＴ
に基づいてＣＰＵ１２はリセットした後、初期設定を行
う。この初期設定において、ＣＰＵ１２は、図示しない
ＲＯＭに記憶されたプログラムを順次実行する。このと
き、ＣＰＵ１２は、各周辺回路１３ａ〜１３ｃの制御レ
ジスタ３１に対して、各周辺回路１３ａ〜１３ｃに対応
してＲＯＭに記憶されたデータＴ１，Ｔ０を書き込む。

【００５５】また、各周辺回路１３ａ〜１３ｃは、リセ
ット信号ＲＳＴに基づいてリセットする。この時、各周
辺回路１３ａ〜１３ｃのクロック制御回路部１９は、リ
セット信号ＲＳＴに基づいて制御部３４のＲＳＦＦ４７
をリセットし、内部クロック信号ＳＣＬＫを供給しな
い。そのため、内部回路１７は、動作しない。

【００５６】次に、ＣＰＵ１２は、プログラムに従って
例えば周辺回路１３ａを動作させようとする。この時、
ＣＰＵ１２は、周辺回路１３ａをアクセスするために、
その周辺回路１３ａのアドレスに対応したアドレス信号
ＡＤＲと、リード信号Ｒ又はライト信号Ｗを出力する。

【００５７】周辺回路１３ａのアクセス検出回路部１８
は、その周辺回路１３ａのアドレス信号ＡＤＲと、リー
ド信号Ｒ又はライト信号Ｗとに基づいて制御信号Ｒ１Ｒ
〜Ｒ２Ｗを生成し、内部回路１７に出力する。また、ア
クセス検出回路部１８は、１パルスのイネーブル信号Ｃ
ＥＮを生成し、クロック制御回路部１９に出力する。

【００５８】クロック制御回路部１９は、アクセス検出
回路部１８から１パルスのイネーブル信号ＣＥＮを入力
すると、入力したメインクロック信号ＣＬＫを内部クロ
ック信号ＳＣＬＫとして内部回路１７に供給する。そし
て、クロック制御回路部１９は、入力したインターバル
クロック信号ＩＣＫ０〜ＩＣＫ２に基づいた時間経過す
ると、内部クロック信号ＳＣＬＫの供給を停止する。

【００５９】即ち、クロック制御回路部１９は、１パル
スのイネーブル信号ＣＥＮに応答して、インターバルク
ロック信号ＩＣＫ０〜ＩＣＫ２に基づいた時間だけ内部
クロック信号ＳＣＬＫを内部回路１７に供給する。内部
回路１７は、その内部クロック信号ＳＣＬＫと、前記し
た制御信号Ｒ１Ｒ〜Ｒ２Ｗとに基づいて動作する。イネ
ーブル信号ＣＥＮは、ＣＰＵ１２からアクセスされる毎
に１パルス出力される。従って、内部回路１７は、ＣＰ
Ｕ１２からアクセスされる毎に、インターバルクロック
信号ＩＣＫ０〜ＩＣＫ２に基づいた時間だけ動作する。
その後、内部回路１７は、次にＣＰＵ１２からアクセス
されるまで、動作しない。従って、内部回路１７は、Ｃ
ＰＵ１２から必要な時間だけ動作する。その結果、ＣＰ
Ｕ１２が必要としない間、内部回路１７は動作しないの
で、その分だけ、周辺回路１３ａの消費電力を低減する
ことができる。

【００６０】このとき、他の周辺回路１３ｂ，１３ｃ
は、それらのアドレスに対応したアドレス信号ＡＤＲを
入力しないので、内部回路１７には内部クロック信号Ｓ
ＣＬＫは供給されない。従って、他の周辺回路１３ｂ，
１３ｃの内部回路１７は動作しない。その結果、他の周
辺回路１３ｂ，１３ｃが動作しない分だけ、マイクロコ
ントローラ１１の消費電力を低減することができる。

【００６１】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）マイクロコントローラ１１の各周辺回路１３ａ〜
１３ｃにそれぞれアクセス検出回路部１８を設け、ＣＰ
Ｕ１２からアクセスされてからインターバル信号ＩＣＫ
０〜ＩＣＫ２に基づいた時間だけ内部クロック信号ＳＣ
ＬＫを内部回路１７に供給し、内部回路１７をその内部
クロック信号ＳＣＬＫが供給される間だけ動作させるよ
うにした。その結果、ＣＰＵ１２が必要としない周辺回
路１３ａ〜１３ｃは動作しないので、その分だけ、マイ
クロコントローラ１１の消費電力を低減することができ
る。

【００６２】（２）ＣＰＵ１２は、プログラムに従って
各周辺回路１３ａ〜１３ｃをアクセスするだけで、各周
辺回路１３ａ〜１３ｃは、必要となる時間だけ動作す
る。その結果、従来のように、プログラムに基づいて各
周辺回路１３ａ〜１３ｃに対してクロックの供給・停止
を制御する必要がないので、その分、ＣＰＵ１２の負荷
を減らすことができる。そのため、ＣＰＵ１２の動作ク
ロックを上げる必要がないので、消費電力の増加を抑え
ることができる。

【００６３】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図６〜図８に従って説明す
る。尚、説明の便宜上、図２と同様の構成については同
一の符号を付してその説明を一部省略する。

【００６４】図６に示すように、本実施の形態のマイク
ロコントローラ５１には、シリアル通信用周辺回路（以
下、単にシリアル周辺回路という）５２が設けられてい
る。シリアル周辺回路５２は、内部バス１６に接続さ
れ、ＣＰＵ１２からアクセスされる。また、シリアル周
辺回路５２は、マイクロコントローラ５１に設けられた
シリアル入力端子ＳＩＮとシリアル出力端子ＳＯＵＴに
接続されている。尚、図示しないが、マイクロコントロ
ーラ５１は、第１の実施の形態のマイクロコントローラ
１１と同様に、カウンタ等の周辺回路１３ａ〜１３ｃを
備えている。

【００６５】シリアル周辺回路５２は、非同期のシリア
ル通信（例えば、ＵＡＲＴ（Universal Asynchronoud R
eceiver/Transmitter ）であって、送信回路部５２ａと
受信回路部５２ｂとから構成されている。送信回路部５
２ａは、ＣＰＵ１２からアクセスされると動作し、シリ
アル出力端子ＳＯＵＴを介してシリアルデータを送信す
る。受信回路部５２ｂは、シリアル入力端子ＳＩＮから
シリアルデータが入力されると動作し、シリアルデータ
を受信する。そして、受信回路部５２ｂは、シリアルデ
ータの受信終了によりインタラプト等を発生させ、ＣＰ
Ｕ１２に知らせる。

【００６６】送信回路部５２ａは、アクセス検出回路部
５３、クロック制御回路部５４、送信クロック作成回路
部５５、及び、シリアルデータ送信回路部５６により構
成されている。アクセス検出回路部５３は、デコーダ５
７及びアンド回路５８により構成され、デコーダ５７に
入力されるアドレス信号ＡＤＲとアンド回路５８に入力
されるライト信号Ｗとに基づいて、１パルスのイネーブ
ル信号ＣＥＮ１を生成する。そして、アクセス検出回路
部５３は、生成したイネーブル信号ＣＥＮ１をクロック
制御回路部５４及びシリアルデータ送信回路部５６に出
力する。クロック制御回路部５４は、本実施の形態で
は、オア回路５９、ＲＳＦＦ６０、及び、アンド回路６
１よりなる制御部６２のみにより構成されている。これ
は、送信回路部５２ａをシリアルデータを転送する間だ
け動作させればよいので、動作する時間を設定する必要
がないからである。制御部６２を構成するオア回路５９
の一方の入力端子にはメインクロック信号ＣＬＫが入力
され、他方の入力端子はシリアルデータ送信回路部５６
に接続され後述する送信終了信号ＳＥＮＤを入力する。
オア回路５９の出力端子はＲＳＦＦのリセット入力端子
に接続され、ＲＳＦＦ６０のセット入力端子にはアクセ
ス検出回路部５３からのイネーブル信号ＣＥＮ１が入力
される。ＲＳＦＦ６０は、そのセット入力端子に入力さ
れるイネーブル信号ＣＥＮ１の立ち上がりに基づいてＨ
レベルの信号を出力端子Ｑから出力し、リセット入力端
子Ｒに入力される信号の立ち上がりに基づいてＬレベル
の信号を出力端子から出力する。そして、リセット入力
端子Ｒに入力される信号は、送信終了信号ＳＥＮＤとリ
セット信号ＲＳＴとの論理和である。従って、図７に示
すように、クロック制御回路部５４は、１パルスのイネ
ーブル信号ＣＥＮ１を入力するとメインクロック信号Ｃ
ＬＫを内部クロック信号ＳＣＬＫ１として送信クロック
作成回路部５５に供給し、送信終了信号ＳＥＮＤを入力
すると内部クロック信号ＳＣＬＫ１の供給を停止する。

【００６７】送信クロック作成回路部５５は、内部クロ
ック信号ＳＣＬＫ１が供給されている間だけ動作して、
その内部クロック信号ＳＣＬＫ１に基づいて予め設定さ
れた周波数の送信クロック信号ＣＫ１を生成し、シリア
ルデータ送信回路部５６に出力する。

【００６８】シリアルデータ送信回路部５６には、ＣＰ
Ｕ１２から予め送信するための送信データが書き込まれ
る。次に、シリアルデータ送信回路部５６は、アクセス
検出回路部５３からイネーブル信号ＣＥＮ１を入力する
と、送信クロック作成回路部５５から入力する送信クロ
ック信号ＣＫ１に同期して送信データをシリアル出力端
子ＳＯＵＴを介して所定のフォーマットのシリアルデー
タとして送信する。そして、シリアルデータ送信回路部
５６は、シリアルデータの送信を終了すると、送信終了
信号ＳＥＮＤをクロック制御回路部５４に出力する。

【００６９】クロック制御回路部５４は、送信終了信号
ＳＥＮＤを入力すると、送信クロック作成回路部５５に
内部クロック信号ＳＣＬＫ１の供給を停止する。従っ
て、送信クロック作成回路部５５及びシリアルデータ送
信回路部５６は、ＣＰＵ１２によりアクセスされてから
送信終了まで、即ち、送信に必要な間だけ動作する。そ
の結果、送信クロック作成回路部５５及びシリアルデー
タ送信回路部５６は、送信が必要ない間がそれらの動作
が停止するので、その分だけ送信回路部５２ａの消費電
力が低減される。

【００７０】受信回路部５２ｂは、クロック制御回路部
６３、受信クロック作成回路部６４、シリアルデータ受
信回路部６５、及び、スタートビット検出回路部６２に
より構成されている。シリアル入力端子ＳＩＮを介して
入力されたシリアルデータは、スタートビット検出回路
部６２及びシリアルデータ受信回路部６５に入力され
る。

【００７１】スタートビット検出回路部６２は、図８に
示すように、入力されたシリアルデータのスタートビッ
トを検出し、１パルスのイネーブル信号ＣＥＮ２を生成
しクロック制御回路部６３に出力する。

【００７２】クロック制御回路部６３は、送信回路部５
２ａのクロック制御回路部５４と同様に、オア回路６
６、ＲＳＦＦ６７、及び、アンド回路６８よりなる制御
部６９のみで構成されている。クロック制御回路部６３
にはメインクロック信号ＣＬＫが入力される。クロック
制御回路部６３は、スタートビット検出回路部６２に接
続され、イネーブル信号ＣＥＮ２を入力する。また、ク
ロック制御回路部６３は、シリアルデータ受信回路部６
５に接続され、受信終了信号ＲＥＮＤを入力する。そし
て、クロック制御回路部６３は、イネーブル信号ＣＥＮ
２を入力すると、メインクロック信号ＣＬＫを内部クロ
ック信号ＳＣＬＫ２として受信クロック作成回路部６４
に供給し、受信終了信号ＲＥＮＤを入力すると内部クロ
ック信号ＳＣＬＫ２の供給を停止する。

【００７３】受信クロック作成回路部６４は、内部クロ
ック信号ＳＣＬＫ２が供給されると、その内部クロック
信号ＳＣＬＫ２に基づいて動作する。そして、受信クロ
ック作成回路部６４は、供給される内部クロック信号Ｓ
ＣＬＫ２に基づいて、予め設定された周波数の受信クロ
ック信号ＣＫ２を生成し、シリアルデータ受信回路部６
５に出力する。

【００７４】シリアルデータ受信回路部６５は、受信ク
ロック信号ＣＫ２が供給されると、その受信クロック信
号ＣＫ２に基づいて動作する。シリアルデータ受信回路
部６５は、受信クロック信号ＣＫ２に同期してシリアル
データを順次入力し、そのシリアルデータを受信データ
として記憶する。そして、シリアルデータ受信回路部６
５は、図８に示すように、シリアルデータのストップビ
ットを検出すると、１パルスの受信終了信号ＲＥＮＤを
生成しクロック制御回路部６３に出力する。クロック制
御回路部６３は、入力した受信終了信号ＲＥＮＤに応答
して内部クロック信号ＳＣＬＫ２の供給を停止する。す
ると、受信クロック作成回路部６４は、内部クロック信
号ＳＣＬＫ２が入力されなくなるので、受信クロック信
号ＣＫ２の供給を停止して動作を停止する。また、シリ
アルデータ受信回路部６５は、受信クロック信号ＣＫ２
が入力されなくなるので、動作を停止する。

【００７５】従って、受信クロック作成回路部６４及び
シリアルデータ受信回路部６５は、シリアルデータが入
力されてからストップビットが検出されるまで、即ち、
受信に必要な間だけ動作する。その結果、受信クロック
作成回路部６４及びシリアルデータ受信回路部６５は、
受信が必要ない間それらの動作が停止するので、その分
だけ消費電力が低減される。

【００７６】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）送信回路部５２ａに、アクセス検出回路部５３
と、クロック制御回路部５４とを備え、送信クロック信
号作成回路部５５とシリアルデータ送信回路部５６とを
ＣＰＵ１２によりアクセスされてから送信終了まで、即
ち、送信に必要な間だけ動作させるようにした。その結
果、送信クロック作成回路部５５及びシリアルデータ送
信回路部５６は、送信が必要ない間がそれらの動作が停
止するので、その分だけ送信回路部５２ａの消費電力を
低減することができる。

【００７７】（２）受信回路部５２ｂにスタートビット
検出回路部６２とクロック制御回路部６３とを備え、受
信クロック作成回路部６４とシリアルデータ受信回路部
６５とをシリアルデータが入力されてからストップビッ
トが検出されるまで、即ち、受信に必要な間だけ動作さ
せるようにした。その結果、受信クロック作成回路部６
４及びシリアルデータ受信回路部６５は、受信が必要な
い間それらの動作が停止するので、その分だけ消費電力
を低減することができる。

【００７８】尚、本発明は前記実施の形態の他、以下の
態様で実施するようにしてもよい。 （１）上記第１の実施の形態では、制御レジスタ３１に
「０」又は「１」のデータＴ１，Ｔ０を記憶させて各周
辺回路１３ａ〜１３ｃの動作時間を設定するようにした
が、製造工程において各周辺回路１３ａ〜１３ｃ毎に一
義的に「０」又は「１」に設定するようにしてもよい。

【００７９】例えば、図９に示すように、マイクロコン
トローラを製造するためのマスタスライスにおいて、パ
ッドＰ１、Ｐ２を形成し、そのパッドＰ１，Ｐ２とクロ
ック制御回路１９の選択部３２を構成するアンド回路３
５〜３７、インバータ回路３８，３９、及び、ナンド回
路４１の入力端子に接続する。そして、配線工程におい
て、パッドＰ１，Ｐ２をアルミ等の配線Ｌ１，Ｌ２によ
って予め定めたデータＴ１，Ｔ０に応じて外部電源電圧
ＶCC又は低電位側電源ＶSSに接続することで各周辺回路
１３ａ〜１３ｃ毎に一義的に「０」又は「１」を決定す
るようにしてもよい。この構成によれば、制御レジスタ
３１を電源投入時に設定する必要がないので、マイクロ
コントローラに電源を投入した時の動作を簡略化するこ
とができ、すぐに使用可能となる。

【００８０】また、図１０に示すように、制御レジスタ
３１の各ビットをそれぞれソース端子とゲート端子とを
互いに接続するとともに、高電位側電源Ｖccと低電位側
電源Ｖssとの間に直列接続したエンハンスメント型のＮ
チャネルＭＯＳトランジスタＮ１〜Ｎ４に置き換える。
そして、マイクロコントローラを製造するためのマスタ
スライスに対して、データＴ１，Ｔ０に応じて高電位側
電源Ｖcc側又は低電位側電源Ｖss側のＮチャネルＭＯＳ
トランジスタＮ１〜Ｎ４をイオン注入工程においてディ
プレッション型にすることで各周辺回路１３ａ〜１３ｃ
毎に一義的に「０」又は「１」を決定するようにしても
よい。

【００８１】更に、レジスタＴ１，Ｔ２に代えて不揮発
性メモリを用いて「０」又は「１」を記憶させ、各周辺
回路１３ａ〜１３ｃの動作時間を設定するようにしても
よい。この構成によれば、マイクロコントローラ１１の
電源を切っても設定は消失しないので、マイクロコント
ローラ１１に電源を投入した時の動作を簡略化すること
が可能となる。ＥＥＰＲＯＭ等の書き換え可能な不揮発
性メモリを用いた場合には必要に応じて各周辺回路１３
ａ〜１３ｃの動作時間の設定を変更することが可能とな
る。また、ＯＴＰＲＯＭ等の１回のみ書き込み可能な不
揮発性メモリを用いた場合には設定の変更が不可能とな
るがマイクロコントローラ１１を使用するユーザーの必
要に応じて設定を行うことができるので、マイクロコン
トローラ１１をユーザーに対応してそれぞれ製造する手
間を省くことが可能となる。

【００８２】（２）上記第２の実施の形態では、周辺回
路としてシリアル通信用周辺回路５１に具体化したが、
装置外部から入力される信号に応答して動作させる周辺
回路、例えばパラレル通信用周辺回路等に具体化して実
施してもよい。

【００８３】（３）上記第１の実施の形態では、各周辺
回路１３ａ〜１３ｃの内部回路１７にレジスタ１７ａ，
１７ｂを備えたが、レジスタ１７ａ，１７ｂのない内部
回路を備えた周辺回路に具体化して実施してもよい。そ
の際にも、周辺回路は、ＣＰＵ１２からのアクセスに基
づいて動作する。

【００８４】（４）上記第１の実施の形態では、クロッ
ク制御回路部１９に制御レジスタ３１を備え、その制御
レジスタ３１に記憶されたデータＴ１，Ｔ０に基づいて
インターバル信号ＩＣＫ０〜ＩＣＫ２を選択するように
したが、制御レジスタ３１を内部回路１７に備えるよう
にしてもよい。また、制御レジスタ３１を内部回路１７
のレジスタ１７ａ，１７ｂのうちの一方の２ビットを利
用するようにしてもよい。

【００８５】（５）上記第１の実施の形態では、クロッ
ク制御回路部１９は、カウント部３３により選択したイ
ンターバル信号ＩＣＫ０〜ＩＣＫ２の立ち上がりエッジ
を２回カウントする間、制御部３４からメインクロック
信号ＣＬＫを内部クロック信号ＳＣＬＫとして内部回路
１７に供給するようにしたが、１回の立ち上がりエッ
ジ、又は３回以上複数の立ち上がりエッジをカウントす
る間だけ内部クロック信号ＳＣＬＫを供給するようにし
てもよい。また、立ち上がりエッジに代えて、立ち下が
りエッジをカウントするようにしてもよい。

【００８６】

【発明の効果】以上詳述したように、本発明によれば、
不要な周辺回路の動作を停止させて低消費電力化を図る
ことが可能な半導体集積回路装置を提供することができ
る。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 第１の実施の形態のマイクロコントローラを
示すブロック図。

【図３】 クロック制御回路部の回路図。

【図４】 クロック制御回路部の動作を説明するための
波形図。

【図５】 アクセス検出回路部の回路部。

【図６】 第２の実施の形態のマイクロコントローラを
示すブロック図。

【図７】 シリアル通信用周辺回路の送信動作を示す波
形図。

【図８】 シリアル通信用周辺回路の受信動作を示す波
形図。

【図９】 別のクロック制御回路部を示す一部回路図。

【図１０】 別のクロック制御回路部を示す一部回路
図。

【図１１】 従来のマイクロコントローラを示すブロッ
ク図。

【符号の説明】

１ 半導体集積回路装置 ２ ＣＰＵ ３ メインクロック発生回路 ４ａ〜４ｃ 周辺回路 ５ 内部バス ６ アクセス検出回路部 ７ クロック制御回路部 ＣＬＫ メインクロック信号 ＳＣＬＫ 内部クロック信号 ＣＥＮ クロックイネーブル信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部からメインクロック信号を入力し、
   外部からのアクセスに応答して前記メインクロック信号
   に基づいて動作する複数の周辺回路を備えた半導体集積
   回路装置において、 前記複数の周辺回路には、 外部からのアクセスを検出し、アクセスがあった場合に
   クロックイネーブル信号を出力するアクセス検出回路
   と、 前記クロックイネーブル信号とメインクロック信号を入
   力し、前記クロック信号を内部回路に対して前記クロッ
   クイネーブル信号を入力してから該内部回路の動作に十
   分な期間だけ供給するクロック制御回路とをそれぞれ備
   えた半導体集積回路装置。
2. 【請求項２】 請求項１に記載の半導体集積回路装置に
   おいて、 前記クロック信号を入力し、そのクロック信号に基づい
   て所定時間間隔のインターバルクロック信号を複数生成
   し出力するインターバルクロック生成回路を備え、前記
   クロック制御回路は、前記複数のインターバルクロック
   信号を入力し、それら複数のインターバルクロック信号
   のうちの１つを選択し、その選択したインターバルクロ
   ック信号に基づいて前記クロックイネーブル信号を入力
   してから前記内部回路の動作に十分な期間を計測し、そ
   の期間だけ前記内部回路に対して前記メインクロック信
   号を供給するようにした半導体集積回路装置。
3. 【請求項３】 請求項２に記載の半導体集積回路装置に
   おいて、 前記クロック制御回路は、 前記複数のインターバルクロック信号のうちの１つを選
   択する選択部と、 前記選択部により選択されたインターバルクロック信号
   の立ち上がり又は立ち下がりエッジを所定数カウントす
   るカウント部と、 前記クロックイネーブル信号と前記メインクロック信号
   を入力し、クロックイネーブル信号を入力してから前記
   カウント部がカウントしている間、メインクロック信号
   を内部回路に供給する制御部とから構成された半導体集
   積回路装置。
4. 【請求項４】 請求項２又は３に記載の半導体集積回路
   装置において、 前記各周辺回路には、それぞれ制御レジスタが備えら
   れ、前記クロック制御回路部は、前記制御レジスタに記
   憶されたデータに基づいて前記インターバルクロックの
   うちの１つを選択するようにした半導体集積回路装置。
5. 【請求項５】 請求項１乃至４のうちのいずれか１項に
   記載の半導体集積回路装置において、 前記メインクロック信号に基づいてその時々に前記複数
   の周辺回路のうちの１つを選択し、その選択した周辺回
   路をアクセスするためのアドレス信号と、リード信号又
   はライト信号を出力するＣＰＵを備え、前記アクセス検
   出回路は、入力されるアドレス信号とリード信号又はラ
   イト信号とに基づいてそのアクセス検出回路が備えられ
   た周辺回路のアクセスを検出するようにした半導体集積
   回路装置。
6. 【請求項６】 請求項１に記載の半導体集積回路装置に
   おいて、 前記周辺回路はシリアルデータを送信するためのシリア
   ル通信用周辺回路であって、 前記シリアルデータを送信するとともに、そのシリアル
   データの送信終了時に送信終了信号を出力するシリアル
   データ送信回路部と、 前記シリアルデータ送信回路部を動作させるための送信
   クロック信号を作成する送信クロック信号作成回路部と
   を備え、 前記クロック制御回路部は、前記クロックイネーブル信
   号を入力してから送信終了信号を入力するまでメインク
   ロック信号を前記送信クロック信号作成回路部に供給す
   るようにした半導体集積回路装置。
7. 【請求項７】 請求項１に記載の半導体集積回路装置に
   おいて、 前記周辺回路はシリアルデータを受信するためのシリア
   ル通信用周辺回路であって、 外部からのアクセスとしてシリアルデータの受信開始を
   検出し、受信開始信号をクロックイネーブル信号として
   出力するアクセス検出回路部と、 前記シリアルデータを受信するとともに、そのシリアル
   データの受信終了時に受信終了信号を出力するシリアル
   データ受信回路部と、 前記メインクロック信号に基づいてシリアルデータ受信
   回路部を動作させるための受信クロック信号を生成し供
   給する受信クロック信号作成回路部とを備え、 前記クロック制御回路部は、前記受信開始信号を入力し
   てから前記受信終了信号を入力するまで前記メインクロ
   ック信号を受信クロック信号作成回路部に供給するよう
   にした半導体集積回路装置。