JPH09237220A - ローカル・キャッシュ・バッファへの並列共通バスのための高速フレキシブル・スレーブ・インターフェイス - Google Patents

ローカル・キャッシュ・バッファへの並列共通バスのための高速フレキシブル・スレーブ・インターフェイス

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JPH09237220A
JPH09237220A JP8209598A JP20959896A JPH09237220A JP H09237220 A JPH09237220 A JP H09237220A JP 8209598 A JP8209598 A JP 8209598A JP 20959896 A JP20959896 A JP 20959896A JP H09237220 A JPH09237220 A JP H09237220A
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ダブリュー エイキン スティーヴン
John A Saba
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Abstract

(57)【要約】 （修正有） 【課題】 ＰＣＩバス標準における種々の待機状態及び
遅延パリティ保護を許容し、キャッシュ・ラインの書込
み時のフラッシュの均等なデータ転送を許容し、かつ高
速性を維持する。 【解決手段】 インターフェイス・コントローラ１５０
は、復号された書込み指令及びアドレスに応じてイニシ
ェータ装置１２０に肯定応答信号を送信し、その後少な
くとも１クロックでキャッシュ・バッファの書込みを起
動し、キャッシュ・ラインが終りに到達するとキャッシ
ュ・コントローラにキャッシュ・ライン・フラッシュの
ためのライン終了の信号を送信する。データ論理回路１
４０は、パリティ・エラーの報告時データのキャッシュ
・バッファへの書込みから１クロック・サイクルでキャ
ッシュ・バッファにパリティ情報を書込む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に相互接続を介し
てホスト・ターゲットとイニシエータ装置との間でデー
タを転送するシステム及び方法に関し、特にパーソナル
・コンポーネント相互接続（ＰＣＩ）バスを介してイニ
シエータ装置からホスト・ターゲットにデータを転送す
る方法及び装置に関する。
【０００２】
【従来の技術】ＰＣＩバスは、３２または６４ビット・
バスとしてインプリメントすることができる業界標準バ
スである。ＰＣＩバス標準は、バイトに基づくデータの
読取り及び書込みを許容する。動作において、一度、装
置は、ＰＣＩバスの使用が許されたならば、アドレス・
フェーズ及びデータ・フェーズの２つのフェーズでその
バス・トランザクションを実行する。アドレス・フェー
ズの間、バス・マスター（イニシエータ装置）は、組合
せ指令、バイト・イネーブル・バス（Ｃ／ＢＥバス）上
のデータ転送指令、及び組合せアドレス及びデータ・バ
ス（Ａ／Ｄバス）上のトランザクションにする関連アド
レスを供給する。データ・フェーズの間、Ａ／Ｄバス
は、データの伝送に用いられ、Ｃ／ＢＥバスは、データ
・ブロック転送に関連したバイト・イネーブルズを含
む。ＰＣＩバスのインプリメンテーションは、業界でよ
く知られておりかつその仕様書は、公に利用可能であ
る。高速業界標準共通バスへ及びそれからのデータの転
送において、しばしば、バスに全帯域幅を維持させるべ
くデータに対して中間ローカル・キャッシュ・バッファ
を供給することが望ましい。しかしながら、ローカル・
キャッシュ・バッファにＰＣＩバスとしてそのようなフ
レキスブル・バスを接続するときに問題が生ずる。
【０００３】
【発明が解決しようとする課題】特に、そのような接続
を行うときに、バイト書込みケイパビリティ（能力）を
許容すると同時にＰＣＩバスを高速に維持することが望
ましい。ＰＣＩバス・アーキテクチャでは、これは、バ
イト・イネーブルズの状態が第１のデータ・フェーズが
始まるまで分からないという事実により特に難しい。更
に、データ・フェーズは、ホストまたはターゲットのい
ずれかによって起動される未知数の待機状態によりアド
レス・フェーズから遅らさせることができる。加えて、
バイト書込みフレキシビリティを収容するために、ホス
ト性能は、非均等データ転送による被害を被らなければ
ならない。第２の問題は、ローカル・キャッシュ・バッ
ファに書込まれるデータ・トランザクションに対するパ
リティ情報を処理することにおいて生ずる。ＰＣＩバス
仕様では、エラー・チェッキングは、３２ビット・トラ
ンザクションに対して単一パリティ・ビットを介しかつ
６４ビット・トランザクションに対して２つのパリティ
・ビットによって行われる。パリティ・ビットの状態
は、１クロック・サイクルでこのアーキテクチャにおけ
るデータに遅れる。バス・アーキテクチャは、１クロッ
ク・サイクル遅延を必要とするが、しかしながら、ＰＣ
Ｉバス・イニシエータまたはターゲットは、追加の待機
状態をいずれかのデータ・フェーズ・バス・トランザク
ションの中に挿入することもできる。従って、インター
フェイスは、このパリティ情報を受け取るために最後の
データ・サイクルの受け取りを過ぎて１クロック・サイ
クルの間接続されたままでなければならない。当業者
は、この余分なサイクルが、ＰＣＩバス上の新しい動作
を始めることによりよく用いられうる帯域幅を無駄にす
るということを認識するであろう。
【０００４】従って、本発明の目的は、バス・アーキテ
クチャが企図したフレキシビリティを犠牲にすることな
くＰＣＩバス高速ケイパビリティを維持するローカル・
キャッシュ・バッファとＰＣＩバス・コントローラとの
間にインターフェイスを提供することである。特に、イ
ンターフェイスは、３２または６４ビット動作の両方、
ＰＣＩバス標準に供給されるような種々の待機状態及び
遅延パリティ保護を許容する。更に、インターフェイス
は、全キャッシュ・ラインの書込みによりキャッシュ・
バッファからホストへの情報の均等ブロック転送を許容
する。
【０００５】
【課題を解決するための手段】本発明の上記目的は、イ
ニシエータ装置とキャッシュ・バッファ、キャッシュ・
コントローラ、及び関連主メモリを有しているホストと
の間でバイト・レベル・データを転送するためのインタ
ーフェイスであって、データ・トランザクションのアド
レス・サイクルの間中にイニシエータ装置からそれぞれ
が関連アドレスを有する書込み指令を受け取りかつ復号
する指令処理論理回路と、アドレスに関連付けられたデ
ータ・サイクルの間中にデータを受け取りかつキャッシ
ュ・バッファにデータを転送するデータ論理回路と、復
号された書込み指令及びアドレスに応じてイニシエータ
装置に肯定応答信号を送信し、インターフェイス・コン
トローラにより肯定応答信号の生成の後少なくとも１ク
ロック・サイクルでキャッシュ・バッファの書込みを起
動し、キャッシュ・バッファの書込みの間中にキャッシ
ュ・ラインの終りに到達することによりキャッシュ・コ
ントローラにキャッシュ・コントローラにより全てのキ
ャッシュ・ラインの主メモリにキャッシュ・ライン・フ
ラッシュを起動するライン終了の信号を送信するインタ
ーフェイス・コントローラとを備えているインターフェ
イスによって達成される。
【０００６】本発明では、データ論理回路は、受け取っ
たデータのパリティを検査し、イニシエータ装置にパリ
ティ・エラーを報告し、かつデータがキャッシュ・バッ
ファに書込まれた後少なくとも１クロック・サイクルで
キャッシュ・バッファにキャッシュ・パリティ情報を書
込むパリティ発生器を含むように構成してもよい。本発
明では、有効データ・バイトが記憶されるアドレスから
キャッシュ・ラインにおけるオフセットを決定するバイ
ト・イネーブル論理回路を更に含むように構成してもよ
い。また、本発明の上記目的は、イニシエータ装置から
標準バスを介してキャッシュ・バッファ及び関連主メモ
リを有しているホストにデータを書込む方法であり、ホ
スト・キャッシュ・バッファがインターフェイスを介し
て標準バスに接続される、方法であって、標準バス上の
イニシエータにより書込み指令及び主メモリに関連した
アドレスを発行し、標準バス上にデータ及びバイト・イ
ネーブル情報を少なくとも１クロック・サイクル後で発
行し、書込み指令及びアドレスを分解し、かつ書込み指
令の受け取りをイニシエータ装置に肯定応答し、インタ
ーフェイスがデータ及びバイト・イネーブル情報を読取
る準備ができていることを示すインターフェイスにより
準備信号を発行し、バスからデータ及びバイト・イネー
ブル情報を読取り、少なくとも１クロック・サイクル後
で、アドレス及びバイト・イネーブル情報によって指定
されたキャッシュ・バッファのキャッシュ・ラインの部
分でデータを書込み、データ書込み段階がキャッシュ・
バッファの書込みの間中にキャッシュ・ラインの終了に
到達したときにキャッシュ・コントローラに知らせ、か
つ主メモリにフル・キャッシュ・ラインをフラッシュす
る段階を具備する方法によって達成される。
【０００７】本発明では、キャッシュ・バッファへの書
込みの間中にデータのパリティを算出し、データが転送
された後１クロック・サイクルでイニシエータ装置から
インターフェイスにパリティ情報を送信し、算出された
パリティ情報がイニシエータ装置によって送信されたパ
リティ情報に等しいことを確認し、データがキャッシュ
・バッファに書込まれた後少なくとも１クロック・サイ
クルでパリティ・データを書込む段階を更に具備するよ
うに構成してもよい。本発明では、有効データ・バイト
が記憶されるアドレスからキャッシュ・ラインのオフセ
ットを決定する段階を更に具備するように構成してもよ
い。
【０００８】
【作用】本発明は、イニシエータ装置とローカル・キャ
ッシュ・バッファを有しているホスト・ターゲットとの
間でＰＣＩバスを介してデータを転送するためのインタ
ーフェイスである。ローカル・キャッシュ・バッファへ
のＰＣＩインターフェイスは、インターフェイス・コン
トローラ、アドレス分解装置、データ及びアドレス論理
回路、バイト・イネーブル論理回路及び指令処理論理回
路を含む。インターフェイス・コントローラは、ＰＣＩ
インターフェイスとＰＣＩバスを介して接続されたイニ
シエータ装置との間でハンド・シェーキング動作を実行
する。指令及びデータ論理回路は、アドレス・ヒット及
びミスを分解しかつ書込み動作がローカル・キャッシュ
・バッファに対して生ずるときを決定するのを支援す
る。インターフェイス・コントローラは、イニシエータ
装置とローカル・キャッシュ・バッファとの間のデータ
の転送を調整して、所与の転送サイクルの間にキャッシ
ュ・コントローラに状態及び制御信号を供給する。デー
タ論理回路は、ＰＣＩバスからデータを受け取りかつパ
リティを確認して、キャッシュ・バッファ及びキャッシ
ュ・パリティ・エラー・バッファにデータ及びパリティ
情報を供給する。バイト・イネーブル論理回路は、各デ
ータ転送フェーズに関連したバイト・イネーブル情報を
受け取りかつ処理し、及び特定のキャッシュ・ラインに
記憶される有効データ・バイトの決定に対するスタート
・ポインタ及びエンド・ポインタ情報を生成する。そし
て、アドレス分解装置は、キャッシュ・ライン書込みの
終了によりエンド・オブ・ライン信号を生成してキャッ
シュ・バッファを横切ってホスト境界へ均等データ・ブ
ロックの転送を許容する。
【０００９】
【実施例】図１を参照すると、イニシエータ装置１２０
とローカル・キャッシュ・バッファ１１０を有している
ホスト１９０との間でデータを転送するためのＰＣＩイ
ンターフェイス・システム１００のブロック図が示され
ている。ＰＣＩインターフェイス１００は、バイト・イ
ネーブル論理回路１３０、データ論理回路１４０、アド
レス論理回路１４５、指令処理論理回路１４８、インタ
ーフェイス・コントローラ１５０、及びアドレス分解装
置１６０を含む。ローカル・キャッシュ１１０に関連す
るのは、それぞれキャッシュ・タグ１１２、キャッシュ
・パリティ・エラー・バッファ１１４、キャッシュ・タ
グ論理回路１１５及びキャッシュ・コントローラ１１６
である。イニシエータ装置１２０は、ＰＣＩバス１７０
によりＰＣＩインターフェイス・システム１００に接続
される。ＰＣＩバス１７０は、次の信号ラインを備えて
いる：指令及びバイト・イネーブル・ライン１７１（Ｃ
／ＢＥ＃［０：７］）、アドレス及びデータ・ライン１
７２（Ａ／Ｄ６３：０）、パリティ・ライン１７３（Ｐ
ＡＲ／：ＰＡＲ６４）、パリティ・エラー・ライン１７
４（ＰＥＲＲ＃）、フレーム・インジケータ（ＦＲＡＭ
Ｅ＃）及び装置セレクタ（ＤＥＶＳＥＬ＃）・ライン１
７５及び１７６、６４ビット要求（ＲＥＱ６４＃）及び
通知（ＡＣＫ６４＃）ライン１７７及び１７８、並び
に、イニシエータ準備完了（ＩＲＤＹ＃）及びターゲッ
ト準備完了（ＴＲＤＹ＃）肯定応答ライン１７９及び１
８０。その名前が“＃”記号で終わる信号は、ローのと
きにアクティブな負論理信号である。
【００１０】指令／バイト・イネーブル・ライン１７１
は、イニシエータ装置１２０とバイト・イネーブル論理
回路１３０との間に接続される。ＰＣＩバス・データ転
送のアドレス・フェーズの間中、指令／バイト・イネー
ブル・ライン１７１は、ＰＣＩバス１７０を介するホス
トへの書込みに関連した指令情報を含む。データ・フェ
ーズの間中、指令／バイト・イネーブル・ラインは、デ
ータ転送に関連したバイト・イネーブル情報を含む。３
２ビット・モードでは、バイト・イネーブル・データ・
ライン（３：０）の下位４ビットは、３２ビット・モー
ド・データ転送における下位４バイトどれに有効情報が
含まれるかによりセットされる。逆に、６４ビット・モ
ードでは、全ての８ビット（７：０）は、入力データ転
送サイクルにおける８バイトのどれが有効なデータを含
むかを示すために用いられる。好ましい実施例では、バ
イト・イネーブル・データ・ラインは、アクティブ・ロ
ーである。アドレス／データ・ライン１７２は、イニシ
エータ装置１２０とデータ及びアドレス論理回路１４０
及び１４５との間でそれぞれ接続される。アドレス・フ
ェーズの間中、アドレス／データ・ライン１７２は、ア
ドレス情報の３２ビットを含む。アドレス情報は、キャ
ッシュ・バッファ１１０に関連したアドレス・ヒットを
分解するためにキャッシュ論理回路１１５に結合され
る。データ・サイクルの間中、アドレス及びデータ・ラ
イン１７２は、キャッシュ・バッファ１１０における書
込みの前に処理するために４バイトまたは８バイト・デ
ータ・ワードをデータ論理回路１４０に転送する。
【００１１】パリティ／パリティ６４データ・ライン１
７３は、データ転送に関連したパリティ・エラー情報を
送信する。パリティ情報は、アドレス／データ・バス１
７２上のデータに対するデータ・サイクルの後で１クロ
ック・サイクル転送される。３２ビット・モードでは、
パリティ・ビットは、ＰＡＲライン１７３に含まれる。
６４ビット動作に対して、第２のパリティ・ビットは、
ＰＡＲ６４ライン１７３に含まれる。パリティ情報に応
じて、データ論理回路１４０は、エラー・ライン１７４
を介してイニシエータ装置への送信のためのパリティ・
エラー情報を生成する。イニシエータ装置１２０は、Ｆ
ＲＡＭＥ＃ライン１７５、装置セレクタ（ＤＥＶＳＥＬ
＃）・ライン１７６、ＲＥＱ６４＃ライン１７７、及び
ＡＣＫ６４＃ライン１７８を介してインターフェイス・
コントローラ１５０に結合される。ＦＲＡＭＥ＃ライン
１７５は、データ・サイクルを始めるためにインターフ
ェイス・コントローラ１５０に信号を送るためにイニシ
エータ装置によって用いられ、従って、有効アドレス及
び指令情報は、アドレス／データ・ライン１７２及び指
令／バイト・イネーブル・ライン１７１にそれぞれ存在
する。ＤＥＶＳＥＬ＃ライン１７６は、ＦＲＡＭＥ信号
に応じたデータ転送の起動を通知するために動作する。
ＤＥＶＳＥＬ＃ライン１７６は、ＦＲＡＭＥ＃信号で起
動されたトランザクションを通知するために動作する。
ＤＥＶＳＥＬ＃ラインは、ＰＣＩインターフェイス・シ
ステム１００がトランザクションにエンゲージされるよ
うな期間中ローに保持される。ＲＥＱ６４＃ライン１７
７は、６４ビット送信モードが望ましいということをイ
ニシエータ装置により示すために用いられる。ＡＣＫ＃
６４ライン１７８は、事実、６４ビット動作が確認され
たということが、イニシエータへの肯定応答として供給
される。そして、ＩＲＤＹ＃及びＴＲＤＹ＃ライン１７
９及び１８０は、データを送信しかつ受信するためのイ
ニシエータ及びターゲットの準備完了をそれぞれ示すた
めに用いられる。
【００１２】ここで図２を参照すると、本発明のバイト
・イネーブル論理回路１３０が示されている。バイト・
イネーブル論理回路は、入力レジスタ２００、ポインタ
発生器２０２、及びマスク論理回路２０４を含む。入力
レジスタ２００は、ＰＣＩバス１７０の指令／バイト・
イネーブル・バス１７１部分を介して受け取った指令及
びバイト・イネーブル情報を保持する。アドレス・サイ
クルの間中、入力レジスタ２００は、イニシエータ装置
１２０から指令／バイト・イネーブル・バス１７１を介
して指令情報を受け取る。指令処理論理回路１４８は、
トランザクションに応答するか否かを決定するために入
力レジスタ２００に記憶された情報を読取る。一実施例
では、入力バッファは、８つの１ビット・レジスタを備
えているが、しかしながら、単一の８ビット・レジスタ
または他の記憶手段がこの分野で知られているように用
いられうる。指令処理論理回路１４８は、有効書込み指
令が示されるかどうかを決定するために指令情報を復号
する。それは、その決定をインターフェイス・コントロ
ーラ１５０に送る。データ転送のデータ・フェーズの間
中、入力レジスタ２００は、指令／バイト・イネーブル
・バス１７１を介してイニシエータ装置１２０からバイ
ト・イネーブル情報を受け取る。バイト・イネーブル情
報は、入力レジスタ２００からマスク・レジスタ２０４
に転送される。マスク・レジスタ２０４は、バイト・イ
ネーブル情報をデータ・サイクルのアドレス部分の間に
受け取ったアドレス・ビット［２］と一緒に組み合わせ
かつキャッシュ・バッファ１１０への送信のためにキャ
ッシュ・バイト・イネーブル信号を生成する。キャッシ
ュ・バイト・イネーブル信号（ｐ２ｓ＿ｂｅ＿［７：
０］）は、現在ｐ２ｓ＿ｄｄ［６３：０］バス上の８バ
イトのどれがキャッシュ・バッファに書込まれるべきか
を示す。好ましい実施例では、キャッシュ・ラインは、
長さが６４バイトであるような大きさにされる。従っ
て、所与のベース・アドレスに対するデータの６４連続
バイトは、所与のキャッシュ・ラインに記憶されうる。
【００１３】ポインタ発生器２０２は、データ・ブロッ
ク転送に関連したスタート・ポインタ及びエンド・ポイ
ンタを分解するために入力バッファ２００からマスク・
レジスタ２０４への転送を詮索(snoop) する。３２ビッ
ト・モードでは、バイト・イネーブル指令／バイト・イ
ネーブル・データ・ライン１７１の下位４ビットは、現
在イニシエータ装置から転送されている４つのデータ・
バイトのどれが有効データを含むかを示す。従って、３
２ビット・モード書込みにおける第１の書込みサイクル
に対して、バイト・イネーブルズは、転送されている４
つのバイトどれが有効データを含んでいたかを示す。そ
の後、バイト・イネーブルズは、連続書込み動作に対す
る最後のデータ・サイクルまでアサートされる。最後の
データ・サイクルで、４バイト最終データ転送の有効バ
イトに対するバイト・イネーブルズだけがアサートされ
うる。３２ビット・モードでは、データ論理回路１４０
によって記憶されたアドレス情報（Ａ／Ｄ［２］）に結
合されたバイト・イネーブル情報は、スタート・ポイン
タを生成するために用いられる。特に、データ論理回路
１４０は、アドレス・フェーズの間中受け取ったアドレ
ス／データ・ラインＡ／Ｄ［２］の値をバッファかつ保
持し、そしてスタート及びエンド・ポインタを導出する
ことに用いるためにポインタ発生器に情報を転送する。
【００１４】初期データ転送サイクルの間中、ポインタ
発生器は、有効な情報を含む４バイト転送の第１のバイ
トを決定するために入力バッファ２００から受け取った
バイト・イネーブル情報を評価する。この情報は、アド
レス情報Ａ／Ｄ［２］に結合されてデータ・ブロック転
送に対するスタート・ポインタに関連した３ビット出力
ワード（ｐ２ｓ＿ｖａ＿ｓｐ）の生成を結果として生ず
る。３ビット出力信号（ｐ２ｓ＿ｖａ＿ｓｐ）は、処理
のためにキャッシュ論理回路１１５に転送される。６４
ビット・モードでは、ポインタ発生器２０２は、現行デ
ータ転送に関連するバイト・イネーブル情報の８ビット
を評価する。８ビットは、単一データ・サイクルで転送
された８バイトのどれが有効データを含むかを示す。６
４ビット・モードでは、データ論理回路からのアドレス
情報（Ａ／Ｄ［２］）は、スタート・ポインタを生成す
るために要求されない。３２ビット・モードでは、各デ
ータ・サイクルで転送された４データ・バイトに関連し
たバイト・イネーブル情報の４ビットは、最後のデータ
・サイクルまでアサートされうる。最後のデータ・サイ
クルで、有効データに関連したビットだけがイニシエー
タ装置によってアサートされる。ポインタ発生器２０２
は、最終データ・サイクルまでイニシエータ装置から受
け取ったバイト・イネーブルを監視し続ける。ポインタ
発生器は、上記したようにバイト・イネーブルズ及びア
ドレスに基づき各サイクルでスタート及びエンド・ポイ
ンタを算出する。転送の終了は、別に生成され、かつポ
インタ発生器論理回路へ行かない。最後のデータ・フェ
ーズで全てのバイトが有効であったならば、ｐ２ｓ＿ｖ
ａ＿ｅｐ［２：０］は、７に等しく、ｐ２ｓ＿ｄｄ［６
３：０］の最上位バイトが有効であることを示す。
【００１５】ポインタ発生器は、最終バイト・イネーブ
ル情報に基づき処理するためにキャッシュ論理回路１１
５にエンド・ポインタ信号（ｐ２ｓ＿ｖａ＿ｅｐ）を発
生する。特に、データ転送の終了により、指令／バイト
・イネーブル・ライン１７１上に転送されたバイト・イ
ネーブルズは、この最終データ・バイト転送に関連した
バイト・イネーブル情報を読取りかつ４バイト（３２ビ
ット・モード）または８バイト（６４ビット・モード）
転送に関連したデータの最後の有効バイトを決定する。
ポインタ発生器２０２は、バイト・イネーブル情報から
最後の有効データ位置を分解しかつキャッシュ論理回路
１１５にエンド・ポインタ信号（ｐ２ｓ＿ｖａ＿ｅｐ）
を発行する。ｐ２ｓ＿ｖａ＿ｅｐエンド・ポイント信号
は、インターフェイス・コントローラ１５０によって個
別に生成される“転送の終了”信号ｐ２ｓ＿ｅｏｔ＿に
よって確証される。キャッシュ論理回路１１５は、デー
タ・ブロックにおける第１のデータ転送に関連したスタ
ート・ポインタ情報（ｐ２ｓ＿ｖａ＿ｓｐ）及びデータ
・ブロックで転送された最終有効バイトに関連したエン
ド・ポインタ情報（ｐ２ｓ＿ｖａ＿ｅｐ）を利用しかつ
キャッシュ・タグ論理回路にキャッシュ・ライン書込み
に関連した有効データの第１及び最終バイトを示す。
【００１６】本発明のアドレス論理回路１４５は、図３
に示される。アドレス論理回路１４５は、入力レジスタ
３００及びバッファ３０４を含む。データ転送のアドレ
ス・サイクルの間中、アドレス論理回路１４５は、アド
レス／データ・バス１７２を介して入力レジスタ３００
の中にイニシエータ装置１２０からアドレス情報を読取
る。バッファ３０４は、データ・サイクルの間中にバイ
ト・イネーブル論理回路１３０によって利用されるアド
レス・ラインＡ／Ｄ［２］に関連したアドレス情報を保
持するために利用される。入力レジスタ３００に記憶さ
れるアドレス情報は、アドレス・サイクルの間中にキャ
ッシュ論理回路１１５に転送される。キャッシュ論理回
路１１５は、アドレス論理回路１４５から転送された所
与のアドレスに対するキャッシュ・ヒット及びミスを決
定する。入力アドレス情報をキャッシュ・バッファ１１
０に関連したキャッシュ・タグ１１２に記憶されたアド
レス情報と比較することによりそのようなアドレス・ヒ
ットを決定する方法は、この分野で知られている。他の
論理回路（図示省略）は、同様な方法でホストの主メモ
リ・アドレス空間におけるヒットを決定する。明確化の
目的のために、これらの方法は、この開示の一部として
示さない。本発明は、キャッシュ・バッファとイニシエ
ータ装置との間のインターフェイスに指図され、従っ
て、アドレス分解処理の詳細な説明は、本発明の範疇外
である。キャッシュ書込みの分解により、書込み肯定応
答信号は、キャッシュ論理回路１１５からインターフェ
イス・コントローラ１５０に転送される。
【００１７】ここで図４を参照すると、本発明の一実施
例によるデータ論理回路１４０が示されている。データ
論理回路１４０は、入力レジスタ４００及びパリティ発
生器４０２を備えている。入力レジスタ４００は、アド
レス及びデータ・ライン１７２を介してイニシエータ装
置１２０からデータ・サイクルの間中にデータ情報を受
け取る。一実施例では、入力レジスタは、入力データ及
びバイト・イネーブルズをバッファしかつデータ論理回
路からキャッシュ・バッファ１１０への転送のタイミン
グを同期すべくサーブする７２ビット・バッファであ
る。データ・サイクルの間中に、パリティ発生器４０２
は、入力レジスタ４００からキャッシュ・バッファ１１
０に転送されたデータのパリティを計算する。更に、パ
リティ発生器４０２は、イニシエータ装置１２０からパ
リティ・ライン１７３を介してパリティ情報を受け取
る。パリティ発生器４０２は、導出されたパリティ情報
をパリティ・ライン１７３を介してイニシエータ装置か
ら受け取ったパリティ情報と比較する。信号ＰＡＲは、
Ａ／Ｄ［３１：０］及びＣ／ＢＥ＃［３：０］に対する
パリティ情報を含み、信号ＰＡＲ６４は、Ａ／Ｄ［６
３：３２］及びＣ／ＢＥ＃［７：４］に対するパリティ
情報を含む。パリティ・エラーが生じた場合には、パリ
ティ発生器４０２は、対応キャッシュ・データ・ライン
に関連したキャッシュ・パリティ・エラー・バッファ１
１４並びにＰＣＩバス・エラー・ライン１７４を介して
イニシエータ装置へ戻るエラー信号の両方への送信に対
するエラー信号を生成する。
【００１８】図５、図６及び図７は、アドレス分解装置
１６０、インターフェイス・コントローラ１５０、及び
キャッシュ・コントローラ１１６に関連した状態マシー
ン図を示す。まず図５を参照すると、アドレス分解装置
（ＡＲＵ）１６０は、イニシエータ装置がＰＣＩバス１
７０上に有効指令及びアドレス情報をアサートしたこと
を示しているＦＲＡＭＥ＃信号ライン１７５上に起動信
号を受け取るまでＩＤＬＥ状態に置かれる。ＦＲＡＭＥ
＃信号のアサーションにより、ＡＲＵ１６０は、ＡＤＤ
ＲＥＳＳ ＲＥＳＯＬＶＥ状態にトランザクションし
て、ホスト１９０及び／又はキャッシュ論理回路１１５
により指令及びアドレス情報の分解を待つ。一度有効ア
ドレスが分解されかつキャッシュ・コントローラ１１６
によって受け入れられたならば、ｓ２ｐ＿ａｃｋ＿信号
をアサートすることによって肯定応答をＡＲＵ１６０に
知らせる。次いでアドレス分解装置１６０は、ＴＲＡＮ
ＳＦＥＲ状態に進みかつＰＣＩバス１７０上で転送を行
うためにインターフェイス・コントローラに信号を送
る。１サイクル後でアドレス分解装置１６０は、次のＰ
ＣＩトランザクションの開始を待つためにＩＤＬＥ状態
に戻る。
【００１９】図６を参照すると、インターフェイス・コ
ントローラ（ＩＣ）１５０は、イニシエータ装置１２０
からのキャッシュ書込み要求を示しているアドレス分解
装置１６０から起動信号を受け取るまでＩＤＬＥ状態に
留まる。この信号により、ＩＣ１５０は、ＤＡＴＡ状態
に遷移して、それは、イニシエータ装置がＦＲＡＭＥ＃
をディアサートしかつＩＲＤＹ＃をアサートすることに
よりトランザクションの終了を知らせるまでそのまま留
まる。この条件で、ＩＣ１５０は、１クロック・サイク
ルに対してＴＥＲＭＩＮＡＴＥ状態に行き続いて次のト
ランザクションを待つためにＩＤＬＥ状態に戻る。イニ
シエータ装置が同じクロック・エッジでＦＲＡＭＥ＃及
びＩＲＤＹ＃の両方をディアサートするときに一つの他
の終了型(termination type)が生ずる。この不法条件
は、ＥＲＲＯＲ状態次いでＴＥＲＭＩＮＡＴＥ状態に進
みＩＤＬＥ状態に戻ることによって安全に処理される。
ＩＣ１５０は、出力信号の二つのセットを介してＰＣＩ
イニシエータ装置からローカル・キャッシュ・バッファ
へのデータの転送を制御する。ＰＣＩ信号は、ＤＥＶＳ
ＥＬ＃（１７６）、ＡＣＫ６４＃（１７８）及びＴＲＤ
Ｙ＃（１８０）である。ローカル・キャッシュ・バッフ
ァ・インターフェイス信号は、ｐ２ｓ＿ｌａｓ＿、ｐ２
ｓ＿ｗｒｓ＿、ｐ２ｓ＿ｅｏｔ＿、ｐ２ｓ＿ｅｏｌ＿、
ｐ２ｓ＿ｗｅｓ＿、ｐ２ｓ＿ｗｅｒｒ＿である。
【００２０】ＤＥＶＳＥＬ＃は、それがＩＤＬＥからＡ
ＤＤＲＥＳＳ ＲＥＳＯＬＶＥ状態に転送するときにＡ
ＲＵ１６０によってまずアサートされる。それは、起動
信号の受信によりＩＣ１５０によってアサートされたま
ま保持される。イニシエータがＦＲＡＭＥ＃と一緒にＲ
ＥＱ６４＃をアサートすることによって６４ビット幅ト
ランザクションを要求するならば、ＡＣＫ６４＃は、Ｄ
ＥＶＳＥＬ＃に同じ方法で駆動される。ＩＣ１５０がＡ
ＲＵ１６０から起動信号を受け取ったときに、それは、
ＰＣＩイニシエータからデータを受け取るためのその準
備ができていることを示すべくＴＲＤＹ＃をアサートす
る。ＴＲＤＹ＃は、イニシエータ装置がＦＲＡＭＥ＃を
ディアサートすることにより転送の終了を示すまでアサ
ートされたままで残る。Ｐ２ｓ＿ｌａｓ＿、ライン・ア
ドレス・ストローブは、データがｐ２ｓ＿ｄｄバスの上
位３２ビット上に転送されるときにはいつでもまたはｐ
２ｓ＿ｄｄバス上に転送されたデータがトランザクショ
ンの最後のデータであるときにはいつでもアサートされ
る。Ｐ２ｓ＿ｗｒｓ＿、書込みストローブは、ＴＲＤＹ
＃及びＩＲＤＹ＃の両方がアサートされた後１クロック
・サイクルで常にアサートされる。
【００２１】転送の終了（ｐ２ｓ＿ｅｏｔ＿）またはラ
インの終了（ｐ２ｓ＿ｅｏｌ＿）信号は、アサートされ
たＩＲＤＹ＃及びＴＲＤＹ＃の両方でＦＲＡＭＥ＃がデ
ィアサートされた後１サイクルでトランザクション毎に
一度アサートされる。トランザクションの最後のデータ
のアドレスが６４バイト・アドレス範囲（ここでは、
“ライン(line)”として知られる）の上位８バイト内で
あったならば、ｐ２ｓ＿ｅｏｌ＿信号は、アサートされ
る；さもなければ、ｐ２ｓ＿ｅｏｔ＿信号がアサートさ
れる。書込みエラー・ストローブ、ｐ２ｓ＿ｗｅｓ＿
は、１クロック・サイクルだけ遅れた、ｐ２ｓ＿ｗｒｓ
＿をミラーする。書込みエラー・ストローブ、ｐ２ｓ＿
ｗｅｓ＿は、正しくない（間違った）パリティがＰＣＩ
バス上で検出されたときにはいつでもアサートされる、
書込みエラー信号、ｐ２ｓ＿ｗｒｒ＿を調整する（条件
付ける）。ある場合には、書込みエラー・ストローブ
は、転送の終了信号の後にアサートすることができると
いうことに注目する。ここで図７を参照すると、キャッ
シュ・コントローラの状態図が示されている。キャッシ
ュ・コントローラは、キャッシュ・サブシステムの一部
であり、かつ本発明のインターフェイスの一部を形成し
ないが、状態図は、本発明のインターフェイスとキャッ
シュ・サブシステムとの間で生ずるハンド・シェーキン
グ動作をより明確に与えるために表されている。キャッ
シュ・コントローラ１１６は、アドレス及び指令がイニ
シエータ装置１２０から受信されるまでＩＤＬＥ状態で
待つ。その後、キャッシュ・コントローラ１１６は、Ａ
ＤＤＲＥＳＳ ＲＥＳＯＬＶＥ状態に遷移して、キャッ
シュ・ヒットまたはミスが生ずるかどうかを見るために
待つ。
【００２２】キャッシュ・ミスが検出された（例えば、
アドレス要求に関連したメモリ空間がこのキャッシュへ
の書込みを示さない）ならば、キャッシュ・コントロー
ラは、ＩＤＬＥ状態に戻るように遷移する。キャッシュ
・ヒットが検出されたならば、キャッシュ・コントロー
ラは、アクセスされるべきキャッシュ・ラインがダーテ
ィ(dirty) かまたはクリーン(clean) かを決定するため
にキャッシュ・タグ・データを利用する。ダーティと
は、有効データがキャッシュに記憶されかつスタート・
ポインタが次に利用可能なバイトをポインティングして
いないことを意味する。これは、キャッシュ・エントリ
を用いることができる前にデータがメモリに書き戻され
ることを要求する。キャッシュ・ラインがダーティなら
ば、キャッシュ・コントローラ１１６は、ＦＬＵＳＨ状
態に遷移し、かつキャッシュ・ラインがホスト主メモリ
に書き戻される。キャッシュ・ラインがダーティでない
ならば、キャッシュ・コントローラ１１６は、ＣＡＣＨ
Ｅ ＷＲＩＴＥ状態に遷移する。ＣＡＣＨＥ ＷＲＩＴ
Ｅ状態では、キャッシュ書込みの準備においてタグ保守
がキャッシュ・コントローラによって実行される。
【００２３】キャッシュ・タグ保守の終了により、キャ
ッシュ・コントローラ１１６は、ＳＥＲＶＥ ＷＲＩＴ
Ｅ状態に遷移する。ＳＥＲＶＥ ＷＲＩＴＥ状態では、
キャッシュ・バッファ１１０への書込みは、キャッシュ
書込みストローブ及びライン・アドレス・ストローブの
受信によりイネーブルされる。データ転送コントローラ
からの書込みエラー・ストローブの受信により、キャッ
シュ・コントローラは、キャッシュ・パリティ情報を受
信するためにキャッシュ・パリティ・バッファをイネー
ブルする。キャッシュ・コントローラは、データ転送コ
ントローラからの送信終了の信号（ｐ２ｓ＿ｅｏｔ）ま
たはライン終了の信号（ｐ２ｓ＿ｅｏｌ）の受信までＳ
ＥＲＶＥ ＷＲＩＴＥ状態に留まる。送信終了の信号
は、通常またはエラー終了シーケンスの結果としてＦＲ
ＡＭＥ信号のディアサーションに応じて生成される。ラ
イン終了の信号は、現行書込み処理の結果としてキャッ
シュの全ラインが充たされたことを示すためにデータ転
送コントローラによって生成される。従って、キャッシ
ュ・ラインは、主メモリにフラッシュされうる。ライン
終了の信号が受信されたならば、キャッシュ・コントロ
ーラは、この完全なラインをホスト主メモリに書込むた
めにＦＬＵＳＨ状態に遷移する。逆に、送信終了の信号
が受信されたならば、キャッシュ・コントローラは、Ｉ
ＤＬＥ状態の戻るように遷移する。
【００２４】図８は、バイト−位置合わせされたアドレ
スへの３２ビット、単一データ・フェーズ書込みを示
す。イニシエータ装置１２０は、ＦＲＡＭＥ＃信号をア
サートすることによってトランザクションを開始しかつ
サイクル０の間中にＣ／ＢＥ＃及びＡ／Ｄ上の指令及び
アドレス情報をそれぞれアサートし、次いでＦＲＡＭＥ
＃をディアサートし、ＩＲＤＹ＃をアサートし、かつサ
イクル１において書込みデータ及びバイト・イネーブル
を駆動する。ＰＣＩインターフェイス１００は、上述し
たようにホスト及びローカル・キャッシュ・バッファに
よって分解されるべき指令アドレスを与える。ローカル
・キャッシュ・コントローラは、ｓ２ｐ＿ａｃｋ＿信号
との転送の準備ができていることを知らせる（ここで
は、サイクル１で示す）。サイクル２では、ＰＣＩイン
ターフェイス１００は、ＤＥＶＥＬ＃をアサートして示
されている（それは、これを行うためにＦＲＡＭＥ＃ア
サーションの後１から４サイクルまで有する）。また、
サイクル２では、ＰＣＩインターフェイスは、ｐ２ｓ＿
ｖａ＿ｓｐ上にスタート・ポインタ値を駆動しかつＩＣ
１５０は、ＴＲＤＹ＃をアサートしかつＤＡＴＡ状態を
エンターする。インターフェイスにわたるデータ転送
は、ＩＣ１５０でサイクル３において生じてｐ２ｓ＿ｌ
ａｓ＿、ｐ２ｓ＿ｗｒｓ＿をアサートしかつＡ／Ｄ［３
１：０］及びＣ／ＢＥ＃［３：０］からの値でｐ２ｓ＿
ｄｄ［３１：０］及びｐ２ｓ＿ｂｅ［３：０］をそれぞ
れ駆動する。これは、単一サイクル転送なので、転送終
了は、ｐ２ｓ＿ｅｏｔをアサートしかつエンド・ポイン
タ値をｐ２ｓ＿ｖａ＿ｅｐ上に駆動することによって知
らされる。一度データ転送の後でサイクルされると、サ
イクル４では、ｐ２ｓ＿ｗｅｓ＿は、ｐ２ｓ＿ｗｅｒｒ
＿上のエラー値でストローブする。図９は、３２ビット
・モードの後に６４ビット・モードで同じアクセスが続
く８バイト境界に位置合わせされたアドレスへの８バイ
ト書込みのタイミング図である。イニシエータ装置は、
サイクル０でアドレス・フェーズ及びサイクル１で二つ
のデータ・フェーズの第１のものを開始する。また、サ
イクル１では、ローカル・キャッシュ・コントローラ
は、それがｐ２ｓ＿ａｃｋ＿をアサートすることにより
アドレス分解を終了したことを知らせる。サイクル２で
は、ＩＣ１５０は、ＤＡＴＡ状態へ行きかつＰＣＩバス
上にデータ転送されるべきＴＲＤＹ＃をアサートする。
スタート・ポインタは、ｐ２ｓ＿ｖａ＿ｓｐ上でも駆動
される。後続のサイクル、サイクル３の間中、ＩＣ１５
０は、ｐ２ｓ＿ｗｒｓ＿をアサートすることによりイン
ターフェイスにわたり第１のデータを転送する。これ
は、ｐ２ｓ＿ｄｄの下半分の４バイト転送であるので、
ｐ２ｓ＿ｌａｓ＿は、今回アサートされない。ｐ２ｓ＿
ｄｄ［３１：０］及びｐ２ｓ＿ｂｅ［３：０］は、Ａ／
Ｄ［３１：０］からの値でこのサイクルにおいてかつサ
イクル２でＣ／ＢＥ＃［３：０］からの値で駆動され、
ｐ２ｓ＿ｂｅ［７：４］でハイにマスクされる。また、
第２及び最終ＰＣＩバス・データ・フェーズもサイクル
３で生じ、アサートされるＩＲＤＹ＃及びＴＲＤＹ＃の
両方及びディアサートされるＦＲＡＭＥ＃により示され
る。第２及び最終データ転送は、サイクル４でインター
フェイスをクロスしかつデータがｐ２ｓ＿ｄｄの上半分
にあるので今回ｐ２ｓ＿ｌａｓがアサートされる。特
に、ｐ２ｓ＿ｄｄ［６３：３２］及びｐ２ｓ＿ｂｅ
［７：４］は、Ａ／Ｄ［３１：０］からの値でこのサイ
クルにおいて及びＣ／ＢＥ＃［３：０］からの値でサイ
クル３において駆動され、ｐ２ｓ＿ｂｅ［３：０］は、
ハイにマスクされる。それが最終データ転送であるので
ｐ２ｓ＿ｅｏｔ＿及びｐ２ｓ＿ｖａ＿ｅｐも駆動され
る。書込みエラー・ストローブは、サイクル４及び５
で、二度アサートされ、それぞれの場合１サイクルでｐ
２ｓ＿ｗｒｓ＿を後続する。
【００２５】６４ビット・トランザクションは、アドレ
ス・フェーズにより続いて一データ・フェーズによりサ
イクル７で開始される。アドレスがサイクル８で分解さ
れた後、ＴＲＤＹ＃は、サイクル９でアサートされかつ
ＩＣ１５０は、ＤＡＴＡ状態に行く。サイクル９でのＰ
ＣＩバス上でのデータ転送の後、ｐ２ｓ＿ｌａｓ＿及び
ｐ２ｓ＿ｗｒｓ＿の両方は、先のサイクルにおいてＡ／
Ｄ［６３：０］及びＣ／ＢＥ＃［７：０］からの値で駆
動されるｐ２ｓ＿ｄｄ［６３：０］及びｐ２ｓ＿ｂｅ
［７：０］でサイクル１０においてアサートされる。ま
たサイクル９では、ｐ２ｓ＿ｅｏｔ＿及びｐ２ｓ＿ｖａ
＿ｅｐ上のエンド・ポインタも駆動され、最初のデータ
・フェーズが最後でもあることを示す。サイクル１１で
ｐ２ｓ＿ｗｅｓ＿アサーションの１サイクルが存在し、
それは、またｐ２ｓ＿ｗｒｓ＿アサーションの後の１サ
イクルである。図１０は、３２ビット・モードの後に６
４ビット・モードで同じトランザクションが続く０４ｈ
のオフセットでのアドレスへの８バイト書込みを示して
いるタイミング図である。アドレス・フェーズは、サイ
クル０で生じかつサイクル１で始まる第１のデータ・フ
ェーズが後に続く。サイクル２では、スタート・ポイン
タは、ｐ２ｓ＿ｖａ＿ｓｐ上に駆動されかつこの場合に
は０４ｈの値を有する。サイクル２におけるＰＣＩバス
上の第１のデータ転送の後、データは、サイクル３でイ
ンターフェイスをクロスし、ｐ２ｓ＿ｗｒｓ＿のアサー
ションにより知らされる。Ｐ２ｓ＿ｄｄ［６３：３２］
及びｐ２ｓ＿ｂｅ［７：４］は、サイクル２においてＡ
／Ｄ［３１：０］及びＣ／ＢＥ＃［３：０］の値で駆動
され、ｐ２ｓ＿ｂｅ［３：０］でハイにマスクされる。
データの４バイトがデータ・バスの上半分に転送される
のでｐ２ｓ＿ｌａｓ＿は、ライン・アドレスをストロー
ブするためにアサートされる。サイクル４における第２
のデータ転送に対して、ｐ２ｓ＿ｄｄ［３１：０］及び
ｐ２ｓ＿ｂｅ［３：０］は、サイクル３においてＡ／Ｄ
［３１：０］及びＣ／ＢＥ＃［３：０］の値で駆動さ
れ、ｐ２ｓ＿ｂｅ［７：４］でハイにマスクされる。Ｐ
２ｓ＿ｌａｓ＿は、再びアサートされるが、今回はデー
タ・フェーズが最後であることによる。また、Ｐ２ｓ＿
ｅｏｔ＿及びｐ２ｓ＿ｖａ＿ｅｐは、サイクル４でも駆
動される。書込みエラー及び書込みエラー・ストローブ
信号は、書込みスレーブ・アサーションの後１サイクル
で、サイクル４及び５で駆動される。
【００２６】６４ビット・トランザクションのアドレス
・フェーズは、サイクル７で開始し、その後サイクル８
で第１のデータ・フェーズが続く。バイト・イネーブル
ズ、Ｃ／ＢＥ＃［７：０］、からでのみ計算された、有
効スタート・ポインタは、サイクル９においてｐ２ｓ＿
ｖａ＿ｓｐ上で駆動される。データの最初の４バイト
は、サイクル９におけるＡ／Ｄ［６３：３２］及びＣ／
ＢＥ＃［７：０］の値で駆動されたｐ２ｓ＿ｄｄ［６
３：３２］及びｐ２ｓ＿ｂｅ［７：０］でサイクル１０
においてインターフェイスをクロスする。データの最後
の４バイトは、サイクル１０におけるＡ／Ｄ［３１：
０］及びＣ／ＢＥ＃［７：０］の値で駆動されたｐ２ｓ
＿ｄｄ［３１：０］及びｐ２ｓ＿ｂｅ［７：０］でサイ
クル１１においてインターフェイスをクロスする。Ｐ２
ｓ＿ｌａｓ＿は、データがｐ２ｓ＿ｄｄの上半分に転送
されるでのサイクル１０において及びそれがトランザク
ションの最終データ・フェーズであるのでサイクル１１
において駆動される。また、Ｐ２ｓ＿ｅｏｔ＿及びｐ２
ｓ＿ｖａ＿ｅｐは、サイクル１１で駆動される。書込み
エラー及び書込みエラー・ストローブ信号は、書込みス
レーブ・アサーションの後１サイクルで、サイクル１１
及び１２で駆動される。
【００２７】図１１は、３２ビット・モードの後に６４
ビット・モードで同じアクセスが続く００ｈのオフセッ
トでのアドレスへの１６バイト書込み動作を示す。アド
レス及び第１のデータ・フェーズは、サイクル３でイン
ターフェイスをまずクロスするデータでそれぞれサイク
ル０及び１において開始する。サイクル３及び５におけ
る第１及び第３のデータ・フェーズに対して、ｐ２ｓ＿
ｄｄ［３１：０］及びｐ２ｓ＿ｂｅ［３：０］は、サイ
クル２及び４における値Ａ／Ｄ［３１：０］及びＣ／Ｂ
Ｅ＃［３：０］で駆動され、かつｐ２ｓ＿ｂｅ［７：
４］は、ハイにマスクされる。サイクル４及び６におけ
る第２及び第４のデータ・フェーズに対して、ｐ２ｓ＿
ｄｄ［６３：３２］及びｐ２ｓ＿ｂｅ［７：４］は、サ
イクル３及び５における値Ａ／Ｄ［３１：０］及びＣ／
ＢＥ＃［３：０］の値で駆動され、かつｐ２ｓ＿ｂｅ
［３：０］は、ハイにマスクされる。Ｐ２ｓ＿ｌａｓ＿
は、これらが２ｓｐ＿ｄｄの上半分において生ずるとき
に第２及び第４のデータ・フェーズに対してのみアサー
トされる。転送の終了は、ｐ２ｓ＿ｅｏｔのアサーショ
ンでサイクル６において生ずる。書込みエラー及び書込
みエラー・ストローブ信号は、サイクル４からサイクル
７を通して駆動され、書込みストローブから１サイクル
遅れる。
【００２８】６４ビット・トランザクションは、サイク
ル１０で始まる第１のデータ・フェーズでサイクル９に
おいて開始する。データは、サイクル１１においてＡ／
Ｄ［６３：０］及びＣ／ＢＥ＃［７：０］で駆動される
ｐ２ｓ＿ｄｄ［６３：０］及びｐ２ｓ＿ｂｅ［７：０］
で、サイクル１２においてインターフェイスをクロスす
る。ライン・アドレス・ストローブ及び書込みストロー
ブの両方は、データが各クロック・サイクルで全ての８
バイト・レーン上に書込まれるのでサイクル１２及び１
３における第１及び第２のデータ・フェーズに対してア
サートされる。第２のデータ転送は、最後（サイクル１
３）でありかつｐ２ｓ＿ｅｏｔ＿によって知らされる。
書込みエラー及び書込みエラー・ストローブ信号は、サ
イクル１３及び１４において駆動され、書込みストロー
ブから１サイクル遅延される。本発明は、少数の特定な
実施例を参照して説明されたが、記載は、本発明の説明
のためであり本発明を限定するものと解釈されるべきで
はない。種々の変更が、特許請求の範囲によって画定さ
れる本発明の真の精神及び範疇から逸脱することなく当
業者に生起されうる。
【００２９】
【発明の効果】本発明のインターフェイスは、イニシエ
ータ装置とキャッシュ・バッファ、キャッシュ・コント
ローラ、及び関連主メモリを有しているホストとの間で
バイト・レベル・データを転送するためのインターフェ
イスであって、データ・トランザクションのアドレス・
サイクルの間中にイニシエータ装置からそれぞれが関連
アドレスを有する書込み指令を受け取りかつ復号する指
令処理論理回路と、アドレスに関連付けられたデータ・
サイクルの間中にデータを受け取りかつキャッシュ・バ
ッファにデータを転送するデータ論理回路と、復号され
た書込み指令及びアドレスに応じてイニシエータ装置に
肯定応答信号を送信し、インターフェイス・コントロー
ラにより肯定応答信号の生成の後少なくとも１クロック
・サイクルでキャッシュ・バッファの書込みを起動し、
キャッシュ・バッファの書込みの間中にキャッシュ・ラ
インの終りに到達することによりキャッシュ・コントロ
ーラにキャッシュ・コントローラにより全てのキャッシ
ュ・ラインの主メモリにキャッシュ・ライン・フラッシ
ュを起動するライン終了の信号を送信するインターフェ
イス・コントローラとを備えているので、バス・アーキ
テクチャが企図したフレキシビリティを犠牲にすること
なくＰＣＩバス高速ケイパビリティを維持するローカル
・キャッシュ・バッファとＰＣＩバス・コントローラと
の間にインターフェイスを供給することができ、本発明
のインターフェイスは、３２または６４ビット動作の両
方及びＰＣＩバス標準に供給されるような種々の待機状
態及び遅延パリティ保護を許容することができ、更に、
全キャッシュ・ラインの書込みによりキャッシュ・バッ
ファからホストへの情報の均等ブロック転送を許容する
ことができる。
【００３０】本発明の方法は、イニシエータ装置から標
準バスを介してキャッシュ・バッファ及び関連主メモリ
を有しているホストにデータを書込む方法であり、ホス
ト・キャッシュ・バッファがインターフェイスを介して
標準バスに接続される、方法であって、標準バス上のイ
ニシエータにより書込み指令及び主メモリに関連したア
ドレスを発行し、標準バス上にデータ及びバイト・イネ
ーブル情報を少なくとも１クロック・サイクル後で発行
し、書込み指令及びアドレスを分解し、かつ書込み指令
の受け取りをイニシエータ装置に肯定応答し、インター
フェイスがデータ及びバイト・イネーブル情報を読取る
準備ができていることを示すインターフェイスにより準
備信号を発行し、バスからデータ及びバイト・イネーブ
ル情報を読取り、少なくとも１クロック・サイクル後
で、アドレス及びバイト・イネーブル情報によって指定
されたキャッシュ・バッファのキャッシュ・ラインの部
分でデータを書込み、データ書込み段階がキャッシュ・
バッファの書込みの間中にキャッシュ・ラインの終了に
到達したときにキャッシュ・コントローラに知らせ、か
つ主メモリにフル・キャッシュ・ラインをフラッシュす
る段階を具備するので、バス・アーキテクチャが企図し
たフレキシビリティを犠牲にすることなくＰＣＩバス高
速ケイパビリティを維持するローカル・キャッシュ・バ
ッファとＰＣＩバス・コントローラとの間にインターフ
ェイスを供給することができ、インターフェイスは、３
２または６４ビット動作の両方及びＰＣＩバス標準に供
給されるような種々の待機状態及び遅延パリティ保護を
許容することができ、更に、全キャッシュ・ラインの書
込みによりキャッシュ・バッファからホストへの情報の
均等ブロック転送を許容することができる。
【図面の簡単な説明】
【図１】本発明のインターフェイス・システムのブロッ
ク図である。
【図２】本発明の一実施例によるバイト・イネーブル論
理回路のブロック図である。
【図３】本発明の一実施例によるアドレス論理回路のブ
ロック図である。
【図４】本発明の一実施例によるデータ論理回路のブロ
ック図である。
【図５】本発明の一実施例によるアドレス分解装置の状
態図である。
【図６】本発明の一実施例によるインターフェイス・コ
ントローラの状態図である。
【図７】本発明の一実施例によるキャッシュ・コントロ
ーラの状態図である。
【図８】単一データ・フェーズ書込み動作のタイミング
図である。
【図９】３２及び６４ビット・モードにおける８バイト
書込み動作のタイミング図である。
【図１０】３２及び６４ビット・モードにおける０４ｈ
のオフセットを有する８バイト書込みのタイミング図で
ある。
【図１１】３２及び６４ビット・モードにおける１６バ
イト書込みのタイミング図である。
【符号の説明】
１００ ＰＣＩインターフェイス・システム １１０ ローカル・キャッシュ・バッファ １１２ キャッシュ・タグ １１４ キャッシュ・パリティ・エラー・バッファ １１５ キャッシュ・タグ論理回路 １１６ キャッシュ・コントローラ １２０ イニシエータ装置 １３０ バイト・イネーブル論理回路 １４０ データ論理回路 １４５ アドレス論理回路 １４８ 指令処理論理回路 １５０ インターフェイス・コントローラ １６０ アドレス分解装置 １７０ ＰＣＩバス １７１ 指令及びバイト・イネーブル・ライン １７２ アドレス及びデータ・ライン １７３ パリティ・ライン １７４ パリティ・エラー・ライン １７５ フレーム・インジケータ・ライン １７６ 装置セレクタ・ライン １７７ ６４ビット要求ライン １７８ 通知ライン １７９ イニシエータ準備完了ライン １８０ ターゲット準備完了肯定応答ライン １９０ ホスト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 イニシエータ装置とキャッシュ・バッフ
    ァ、キャッシュ・コントローラ、及び関連主メモリを有
    しているホストとの間でバイト・レベル・データを転送
    するためのインターフェイスであって、 データ・トランザクションのアドレス・サイクルの間中
    に前記イニシエータ装置からそれぞれが関連アドレスを
    有する書込み指令を受け取りかつ復号する指令処理論理
    回路と、 前記アドレスに関連付けられたデータ・サイクルの間中
    にデータを受け取りかつ前記キャッシュ・バッファに前
    記データを転送するデータ論理回路と、 前記復号された書込み指令及び前記アドレスに応じて前
    記イニシエータ装置に肯定応答信号を送信し、前記イン
    ターフェイス・コントローラにより前記肯定応答信号の
    生成の後少なくとも１クロック・サイクルで前記キャッ
    シュ・バッファの書込みを起動し、前記キャッシュ・バ
    ッファの前記書込みの間中にキャッシュ・ラインの終り
    に到達することにより前記キャッシュ・コントローラに
    前記キャッシュ・コントローラにより前記全てのキャッ
    シュ・ラインの前記主メモリにキャッシュ・ライン・フ
    ラッシュを起動するライン終了の信号を送信するインタ
    ーフェイス・コントローラとを備えていることを特徴と
    するインターフェイス。
  2. 【請求項２】 前記データ論理回路は、受け取ったデー
    タのパリティを検査し、前記イニシエータ装置にパリテ
    ィ・エラーを報告し、かつ前記データが前記キャッシュ
    ・バッファに書込まれた後少なくとも１クロック・サイ
    クルで前記キャッシュ・バッファにキャッシュ・パリテ
    ィ情報を書込むパリティ発生器を含むことを特徴とする
    請求項１に記載のインターフェイス。
  3. 【請求項３】 有効データ・バイトが記憶される前記ア
    ドレスから前記キャッシュ・ラインにおけるオフセット
    を決定するバイト・イネーブル論理回路を更に含むこと
    を特徴とする請求項１に記載のインターフェイス。
  4. 【請求項４】 イニシエータ装置から標準バスを介して
    キャッシュ・バッファ及び関連主メモリを有しているホ
    ストにデータを書込む方法であり、前記ホスト・キャッ
    シュ・バッファが前記インターフェイスを介して前記標
    準バスに接続される、方法であって、 前記標準バス上の前記イニシエータにより書込み指令及
    び前記主メモリに関連したアドレスを発行し、 前記標準バス上にデータ及びバイト・イネーブル情報を
    少なくとも１クロック・サイクル後で発行し、 前記書込み指令及び前記アドレスを分解し、かつ前記書
    込み指令の受け取りを前記イニシエータ装置に肯定応答
    し、 前記インターフェイスが前記データ及びバイト・イネー
    ブル情報を読取る準備ができていることを示す前記イン
    ターフェイスにより準備信号を発行し、 前記バスから前記データ及びバイト・イネーブル情報を
    読取り、 少なくとも１クロック・サイクル後で、前記アドレス及
    び前記バイト・イネーブル情報によって指定された前記
    キャッシュ・バッファのキャッシュ・ラインの部分で前
    記データを書込み、 前記データ書込み段階が前記キャッシュ・バッファの前
    記書込みの間中に前記キャッシュ・ラインの終了に到達
    したときに前記キャッシュ・コントローラに知らせ、か
    つ前記主メモリに前記フル・キャッシュ・ラインをフラ
    ッシュする段階を具備することを特徴とする方法。
  5. 【請求項５】 前記キャッシュ・バッファへの前記書込
    みの間中に前記データのパリティを算出し、 前記データが転送された後１クロック・サイクルで前記
    イニシエータ装置から前記インターフェイスにパリティ
    情報を送信し、 前記算出されたパリティ情報が前記イニシエータ装置に
    よって送信された前記パリティ情報に等しいことを確認
    し、 前記データが前記キャッシュ・バッファに書込まれた後
    少なくとも１クロック・サイクルでパリティ・データを
    書込む段階を更に具備することを特徴とする請求項４に
    記載の方法。
  6. 【請求項６】 有効データ・バイトが記憶される前記ア
    ドレスから前記キャッシュ・ラインのオフセットを決定
    する段階を更に具備することを特徴とする請求項４に記
    載の方法。
JP8209598A 1996-02-28 1996-08-08 ローカル・キャッシュ・バッファへの並列共通バスのための高速フレキシブル・スレーブ・インターフェイス Pending JPH09237220A (ja)

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