JPH09237490A - メモリ制御方法 - Google Patents
メモリ制御方法Info
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- JPH09237490A JPH09237490A JP8045056A JP4505696A JPH09237490A JP H09237490 A JPH09237490 A JP H09237490A JP 8045056 A JP8045056 A JP 8045056A JP 4505696 A JP4505696 A JP 4505696A JP H09237490 A JPH09237490 A JP H09237490A
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- bank
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Abstract
(57)【要約】
【課題】バンクミス発生時におけるプリチャージによる
ペナルティーを無くし、バンクミスが検出されてから次
のアクセスが実行されるまでの時間を低減する。 【解決手段】ＳＤＲＡＭバンクのパンクミス発生が検出
された時（ステップＳ１１）、バンクミスしたバンクの
プリチャージの実行（ステップＳ１８）の前に、新たに
アクセス対象として選択されたシンクロナスＤＲＡＭバ
ンクに対するリード／ライト（ステップＳ１６）を先行
して行う事により、バンクミス発生時においてもプリチ
ャージによるペナルティを取り除くことができ、バンク
ミスが検出されてから次のアクセスが実行されるまでの
時間を低減することができる。
ペナルティーを無くし、バンクミスが検出されてから次
のアクセスが実行されるまでの時間を低減する。 【解決手段】ＳＤＲＡＭバンクのパンクミス発生が検出
された時（ステップＳ１１）、バンクミスしたバンクの
プリチャージの実行（ステップＳ１８）の前に、新たに
アクセス対象として選択されたシンクロナスＤＲＡＭバ
ンクに対するリード／ライト（ステップＳ１６）を先行
して行う事により、バンクミス発生時においてもプリチ
ャージによるペナルティを取り除くことができ、バンク
ミスが検出されてから次のアクセスが実行されるまでの
時間を低減することができる。
Description
【０００１】
【発明の属する技術分野】この発明はシンクロナスＤＲ
ＡＭをアクセス制御するメモリ制御方法に関し、特に１
以上のシンクロナスＤＲＡＭを各々が含む複数のシンク
ロナスＤＲＡＭバンクをアクセス制御するメモリ制御装
置におけるバンクミス発生時のプリチャージ方法に関す
る。
ＡＭをアクセス制御するメモリ制御方法に関し、特に１
以上のシンクロナスＤＲＡＭを各々が含む複数のシンク
ロナスＤＲＡＭバンクをアクセス制御するメモリ制御装
置におけるバンクミス発生時のプリチャージ方法に関す
る。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲ
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
【０００３】このシンクロナスＤＲＡＭをコンピュータ
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
【０００４】従来の非同期ＤＲＡＭへのアクセスを行う
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
【０００５】これに対し、シンクロナスＤＲＡＭへのア
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
【０００６】ＡＣＴ（バンク・アクティブ）コマンドは
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
【０００７】このようなシンクロナスＤＲＡＭをコンピ
ュータの主記憶として使用する場合には、その主記憶
は、１以上のシンクロナスＤＲＡＭを各々が含む複数の
シンクロナスＤＲＡＭバンクによって構成される。
ュータの主記憶として使用する場合には、その主記憶
は、１以上のシンクロナスＤＲＡＭを各々が含む複数の
シンクロナスＤＲＡＭバンクによって構成される。
【０００８】この場合、バンクミス発生時には、プリチ
ャージによるペナルティーにより、新たにアクセス対象
として選択されるバンクに対するアクセスが遅くなると
いう問題が生じる。
ャージによるペナルティーにより、新たにアクセス対象
として選択されるバンクに対するアクセスが遅くなると
いう問題が生じる。
【０００９】以下、図６のフローチャートおよび図７お
よび図８のタイミングチャートを参照して、バンクミス
発生時に従来のメモリコントローラで行われる手順を説
明する。
よび図８のタイミングチャートを参照して、バンクミス
発生時に従来のメモリコントローラで行われる手順を説
明する。
【００１０】すなわち、ＣＰＵからのメモリアクセス要
求が発生されたとき、そのメモリアドレスと前回のメモ
リアドレスとからシンクロナスＤＲＡＭのバンクミスが
発生したか否かが調べられ（ステップＳ１０１）、バン
クヒットの時は、ＣＰＵからのメモリアクセス要求に従
って、現在アクティブにされているシンクロナスＤＲＡ
Ｍバンクに対してリード／ライトコマンドが直ぐに発行
される（ステップＳ１０２）。
求が発生されたとき、そのメモリアドレスと前回のメモ
リアドレスとからシンクロナスＤＲＡＭのバンクミスが
発生したか否かが調べられ（ステップＳ１０１）、バン
クヒットの時は、ＣＰＵからのメモリアクセス要求に従
って、現在アクティブにされているシンクロナスＤＲＡ
Ｍバンクに対してリード／ライトコマンドが直ぐに発行
される（ステップＳ１０２）。
【００１１】一方、バンクミスが発生したことが検出さ
れたときは、現在アクティブにされているシンクロナス
ＤＲＡＭバンクに対してまずプリチャージコマンド（Ｐ
ＡＬＬ）が発行される（ステップＳ１０３）。この後、
現在アクティブにされているシンクロナスＤＲＡＭバン
クに対するクロックイネーブル信号（ＣＫＥ０）がイン
アクティブ、新たにアクセス対象となるシンクロナスＤ
ＲＡＭバンクに対するクロックイネーブル信号（ＣＫＥ
１）がアクティブに切り替えられる（ステップＳ１０
４）。そして、新たにアクセス対象となるシンクロナス
ＤＲＡＭバンクに対してアクティプコマンド（ＡＣ
Ｔ）、リード／ライトコマンド（ＲＥＡＤ／ＷＲＩＴ
Ｅ）が送られる（ステップＳ１０５，１０６）。したが
って、バンクミスが検出されてから次のアクセスが実行
されるまでに多くの時間が必要となるという問題が生じ
る。
れたときは、現在アクティブにされているシンクロナス
ＤＲＡＭバンクに対してまずプリチャージコマンド（Ｐ
ＡＬＬ）が発行される（ステップＳ１０３）。この後、
現在アクティブにされているシンクロナスＤＲＡＭバン
クに対するクロックイネーブル信号（ＣＫＥ０）がイン
アクティブ、新たにアクセス対象となるシンクロナスＤ
ＲＡＭバンクに対するクロックイネーブル信号（ＣＫＥ
１）がアクティブに切り替えられる（ステップＳ１０
４）。そして、新たにアクセス対象となるシンクロナス
ＤＲＡＭバンクに対してアクティプコマンド（ＡＣ
Ｔ）、リード／ライトコマンド（ＲＥＡＤ／ＷＲＩＴ
Ｅ）が送られる（ステップＳ１０５，１０６）。したが
って、バンクミスが検出されてから次のアクセスが実行
されるまでに多くの時間が必要となるという問題が生じ
る。
【００１２】
【発明が解決しようとする課題】上述したように、従来
では、バンクミス発生時には、プリチャージによるペナ
ルティーにより、新たにアクセス対象として選択される
バンクに対するアクセスが遅くなるという問題があっ
た。
では、バンクミス発生時には、プリチャージによるペナ
ルティーにより、新たにアクセス対象として選択される
バンクに対するアクセスが遅くなるという問題があっ
た。
【００１３】この発明はこのような点に鑑みてなされた
ものであり、バンクミス発生時におけるプリチャージに
よるペナルティーを無くし、バンクミスが検出されてか
ら次のアクセスが実行されるまでの時間を低減すること
ができるメモリ制御方法を提供することを目的とする。
ものであり、バンクミス発生時におけるプリチャージに
よるペナルティーを無くし、バンクミスが検出されてか
ら次のアクセスが実行されるまでの時間を低減すること
ができるメモリ制御方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明は、１以上のシ
ンクロナスＤＲＡＭを各々が有する複数のシンクロナス
ＤＲＡＭバンクをアクセス制御するメモリ制御方法にお
いて、バンクミスが発生したとき、それまでアクティブ
にされていたシンクロナスＤＲＡＭバンクのアドレス、
またはどのバンクがアクティブであるかを示すバンクア
クティブの状態を保存し、新たにアクセス対象として指
定されたシンクロナスＤＲＡＭバンクをリード／ライト
アクセスし、そのアクセス終了後に、前記保存されてい
るアドレスまたはバンクアクティブ状態で指定されたシ
ンクロナスＤＲＡＭバンクをプリチャージすることを特
徴とする。
ンクロナスＤＲＡＭを各々が有する複数のシンクロナス
ＤＲＡＭバンクをアクセス制御するメモリ制御方法にお
いて、バンクミスが発生したとき、それまでアクティブ
にされていたシンクロナスＤＲＡＭバンクのアドレス、
またはどのバンクがアクティブであるかを示すバンクア
クティブの状態を保存し、新たにアクセス対象として指
定されたシンクロナスＤＲＡＭバンクをリード／ライト
アクセスし、そのアクセス終了後に、前記保存されてい
るアドレスまたはバンクアクティブ状態で指定されたシ
ンクロナスＤＲＡＭバンクをプリチャージすることを特
徴とする。
【００１５】このメモリ制御方法においては、パンクミ
ス発生時に、バンクミスしたバンクのプリチャージの実
行を新たにアクセス対象として選択されたバンクに対す
るリード／ライト後に行う事により、バンクミス発生時
においてもプリチャージによるペナルティを取り除くこ
とができ、バンクミスが検出されてから次のアクセスが
実行されるまでの時間を低減することができる。
ス発生時に、バンクミスしたバンクのプリチャージの実
行を新たにアクセス対象として選択されたバンクに対す
るリード／ライト後に行う事により、バンクミス発生時
においてもプリチャージによるペナルティを取り除くこ
とができ、バンクミスが検出されてから次のアクセスが
実行されるまでの時間を低減することができる。
【００１６】また、この発明は、クロックイネーブル信
号線については複数のシンクロナスＤＲＡＭバンクにそ
れぞれ個別に接続されており、他の制御信号線群につい
ては複数のシンクロナスＤＲＡＭバンクに共通接続され
ている点に着眼し、１以上のシンクロナスＤＲＡＭを各
々が有する複数のシンクロナスＤＲＡＭバンクをアクセ
ス制御するメモリ制御方法において、バンクミスが発生
したとき、それまでアクティブにされていた第１シンク
ロナスＤＲＡＭバンクのアドレス、またはどのバンクが
アクティブであるかを示すバンクアクティブの状態を保
存し、前記複数のシンクロナスＤＲＡＭバンクにそれぞ
れ個別に接続されている複数のクロックイネーブル信号
線を制御して、アクティブなクロックイネーブル信号を
与えるバンクを、前記第１シンクロナスＤＲＡＭバンク
から、新たにアクセス対象として指定された第２シンク
ロナスＤＲＡＭバンクに切り替え、前記複数のシンクロ
ナスＤＲＡＭバンクに共通接続された制御信号線群を制
御して、前記第２シンクロナスＤＲＡＭバンクをリード
／ライトアクセスし、そのアクセス終了後に、複数のク
ロックイネーブル信号線を制御して、アクティブなクロ
ックイネーブル信号を与えるバンクを、前記第２シンク
ロナスＤＲＡＭバンクから前記第１シンクロナスＤＲＡ
Ｍバンクに切り替え、前記制御信号線群を制御して、保
存されているアドレスで指定されたシンクロナスＤＲＡ
Ｍバンクにプリチャージコマンドを発行することを特徴
とする。
号線については複数のシンクロナスＤＲＡＭバンクにそ
れぞれ個別に接続されており、他の制御信号線群につい
ては複数のシンクロナスＤＲＡＭバンクに共通接続され
ている点に着眼し、１以上のシンクロナスＤＲＡＭを各
々が有する複数のシンクロナスＤＲＡＭバンクをアクセ
ス制御するメモリ制御方法において、バンクミスが発生
したとき、それまでアクティブにされていた第１シンク
ロナスＤＲＡＭバンクのアドレス、またはどのバンクが
アクティブであるかを示すバンクアクティブの状態を保
存し、前記複数のシンクロナスＤＲＡＭバンクにそれぞ
れ個別に接続されている複数のクロックイネーブル信号
線を制御して、アクティブなクロックイネーブル信号を
与えるバンクを、前記第１シンクロナスＤＲＡＭバンク
から、新たにアクセス対象として指定された第２シンク
ロナスＤＲＡＭバンクに切り替え、前記複数のシンクロ
ナスＤＲＡＭバンクに共通接続された制御信号線群を制
御して、前記第２シンクロナスＤＲＡＭバンクをリード
／ライトアクセスし、そのアクセス終了後に、複数のク
ロックイネーブル信号線を制御して、アクティブなクロ
ックイネーブル信号を与えるバンクを、前記第２シンク
ロナスＤＲＡＭバンクから前記第１シンクロナスＤＲＡ
Ｍバンクに切り替え、前記制御信号線群を制御して、保
存されているアドレスで指定されたシンクロナスＤＲＡ
Ｍバンクにプリチャージコマンドを発行することを特徴
とする。
【００１７】このようにアクティブなクロックイネーブ
ル信号を与えるバンクの３度の切り替え処理により、バ
ンクミスしたバンクのプリチャージの実行を新たにアク
セス対象として選択されたバンクに対するリード／ライ
ト後に確実に行う事が可能となる。
ル信号を与えるバンクの３度の切り替え処理により、バ
ンクミスしたバンクのプリチャージの実行を新たにアク
セス対象として選択されたバンクに対するリード／ライ
ト後に確実に行う事が可能となる。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラは、
コンピュータシステムに主記憶として設けられた複数の
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）バンクをアクセス
制御するためのものであり、図示のように、ＳＤＲＡＭ
ステート制御回路１、ＳＤＲＡＭコントローラステート
制御回路２、コマンド生成ブロック４、ＳＤＲＡＭイン
ターフェース制御回路５、アドレス生成ブロック６を備
えている。
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラは、
コンピュータシステムに主記憶として設けられた複数の
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）バンクをアクセス
制御するためのものであり、図示のように、ＳＤＲＡＭ
ステート制御回路１、ＳＤＲＡＭコントローラステート
制御回路２、コマンド生成ブロック４、ＳＤＲＡＭイン
ターフェース制御回路５、アドレス生成ブロック６を備
えている。
【００１９】ここでは、コンピュータシステムに実装可
能な最大シンクロナスＤＲＡＭバンク数が６個であり、
システムボード上には図２に示されているように４個の
シンクロナスＤＲＡＭバンク０〜３が実装されており、
残りの２個のシンクロナスＤＲＡＭバンクは拡張用とし
て使用される場合を例示して説明する。各シンクロナス
ＤＲＡＭバンクにはクロックイネーブル信号ＣＫＥが個
別に割り当て割れるので、ＳＤＲＡＭインターフェース
制御回路４からは６本のクロックイネーブル信号ＣＫＥ
が発生されることになる。また、クロックイネーブル信
号ＣＫＥ以外の他の制御信号線群は、全てのシンクロナ
スＤＲＡＭバンクに共通接続されている。
能な最大シンクロナスＤＲＡＭバンク数が６個であり、
システムボード上には図２に示されているように４個の
シンクロナスＤＲＡＭバンク０〜３が実装されており、
残りの２個のシンクロナスＤＲＡＭバンクは拡張用とし
て使用される場合を例示して説明する。各シンクロナス
ＤＲＡＭバンクにはクロックイネーブル信号ＣＫＥが個
別に割り当て割れるので、ＳＤＲＡＭインターフェース
制御回路４からは６本のクロックイネーブル信号ＣＫＥ
が発生されることになる。また、クロックイネーブル信
号ＣＫＥ以外の他の制御信号線群は、全てのシンクロナ
スＤＲＡＭバンクに共通接続されている。
【００２０】ＳＤＲＡＭステート制御回路１は、各シン
クロナスＤＲＡＭバンク内の状態遷移を管理するブロッ
クであり、どのバンクがアクティブであるかを示すバン
クアクティブ状態などを管理している。ＳＤＲＡＭステ
ート制御回路２は、ＳＤＲＡＭコントローラ内における
状態遷移を管理するブロックであり、ＣＫＥやコマンド
の発生を制御する。コマンド生成ブロック４は、ＳＤＲ
ＡＭステート制御回路２からの指示に基づき、各シンク
ロナスＤＲＡＭバンクに対するコマンド発行を制御す
る。ＳＤＲＡＭインターフェイス制御回路５は、ステー
ト制御回路２からのコントロール信号およびコマンド制
御ブロック４からの指示に従って、各種制御信号線を制
御する。アドレス生成ブロック６は、各シンクロナスＤ
ＲＡＭバンクに与えるメモリアドレスを生成する。
クロナスＤＲＡＭバンク内の状態遷移を管理するブロッ
クであり、どのバンクがアクティブであるかを示すバン
クアクティブ状態などを管理している。ＳＤＲＡＭステ
ート制御回路２は、ＳＤＲＡＭコントローラ内における
状態遷移を管理するブロックであり、ＣＫＥやコマンド
の発生を制御する。コマンド生成ブロック４は、ＳＤＲ
ＡＭステート制御回路２からの指示に基づき、各シンク
ロナスＤＲＡＭバンクに対するコマンド発行を制御す
る。ＳＤＲＡＭインターフェイス制御回路５は、ステー
ト制御回路２からのコントロール信号およびコマンド制
御ブロック４からの指示に従って、各種制御信号線を制
御する。アドレス生成ブロック６は、各シンクロナスＤ
ＲＡＭバンクに与えるメモリアドレスを生成する。
【００２１】この図１の構成においては、パンクミスの
発生がステート制御回路２によって検出された時には、
バンクミスしたシンクロナスＤＲＡＭバンクのプリチャ
ージは、新たにアクセス対象として選択されたシンクロ
ナスＤＲＡＭバンクに対するリード／ライト後に行われ
る。
発生がステート制御回路２によって検出された時には、
バンクミスしたシンクロナスＤＲＡＭバンクのプリチャ
ージは、新たにアクセス対象として選択されたシンクロ
ナスＤＲＡＭバンクに対するリード／ライト後に行われ
る。
【００２２】以下、図３のフローチャートおよび図４お
よび図５のタイミングチャートを参照して、バンクミス
発生時にＳＤＲＡＭコントローラで行われる手順を説明
する。
よび図５のタイミングチャートを参照して、バンクミス
発生時にＳＤＲＡＭコントローラで行われる手順を説明
する。
【００２３】ここでは、ＣＫＥ０につながったシンクロ
ナスＤＲＡＭバンク０がアクティブである状態である時
に、ＣＫＥ１につながったシンクロナスＤＲＡＭバンク
１へのアクセス要求がＣＰＵから発行された場合を想定
する。
ナスＤＲＡＭバンク０がアクティブである状態である時
に、ＣＫＥ１につながったシンクロナスＤＲＡＭバンク
１へのアクセス要求がＣＰＵから発行された場合を想定
する。
【００２４】すなわち、ＣＰＵからのメモリアクセス要
求が発生されたとき、そのメモリアドレスと前回のメモ
リアドレスとからシンクロナスＤＲＡＭのバンクミスが
発生したか否かがステート制御回路２によって調べられ
（ステップＳ１１）、バンクヒットの時は、ＣＰＵから
のメモリアクセス要求に従って、現在アクティブにされ
ているシンクロナスＤＲＡＭバンク０に対してリード／
ライトコマンドが直ぐに発行される（ステップＳ１
２）。
求が発生されたとき、そのメモリアドレスと前回のメモ
リアドレスとからシンクロナスＤＲＡＭのバンクミスが
発生したか否かがステート制御回路２によって調べられ
（ステップＳ１１）、バンクヒットの時は、ＣＰＵから
のメモリアクセス要求に従って、現在アクティブにされ
ているシンクロナスＤＲＡＭバンク０に対してリード／
ライトコマンドが直ぐに発行される（ステップＳ１
２）。
【００２５】一方、バンクミスが発生したことが検出さ
れたときは、現在アクティブにされているシンクロナス
ＤＲＡＭバンク０のアドレス、バンクアクティブ状態が
保存される（ステップＳ１３）。次に、現在アクティブ
になっているシンクロナスＤＲＡＭバンク０に対応する
ＣＫＥ０がインアクティブに、新たにアクセスされるシ
ンクロナスＤＲＡＭバンク１に対するＣＫＥ１がアクテ
ィブに切り替えられる（ステップＳ１４）。これによ
り、シンクロナスＤＲＡＭバンク０は全てのコマンドを
受け付けなくなり、逆に、シンクロナスＤＲＡＭバンク
１はコマンドを受け付けることが可能な状態になる。
れたときは、現在アクティブにされているシンクロナス
ＤＲＡＭバンク０のアドレス、バンクアクティブ状態が
保存される（ステップＳ１３）。次に、現在アクティブ
になっているシンクロナスＤＲＡＭバンク０に対応する
ＣＫＥ０がインアクティブに、新たにアクセスされるシ
ンクロナスＤＲＡＭバンク１に対するＣＫＥ１がアクテ
ィブに切り替えられる（ステップＳ１４）。これによ
り、シンクロナスＤＲＡＭバンク０は全てのコマンドを
受け付けなくなり、逆に、シンクロナスＤＲＡＭバンク
１はコマンドを受け付けることが可能な状態になる。
【００２６】そして、この状態で、新たにアクセス対象
となるシンクロナスＤＲＡＭバンク１に対してアクティ
プコマンド（ＡＣＴ）が発行される（ステップＳ１
５）。シンクロナスＤＲＡＭバンク１に属する各ＳＤＲ
ＡＭチップには２つのサブバンクが存在しているので、
ここでは、ロウアドレスが切り替えられてアクティプコ
マンドが２度発行される。
となるシンクロナスＤＲＡＭバンク１に対してアクティ
プコマンド（ＡＣＴ）が発行される（ステップＳ１
５）。シンクロナスＤＲＡＭバンク１に属する各ＳＤＲ
ＡＭチップには２つのサブバンクが存在しているので、
ここでは、ロウアドレスが切り替えられてアクティプコ
マンドが２度発行される。
【００２７】次に、リード／ライトコマンド（ＲＥＡＤ
／ＷＲＩＴＥ）がシンクロナスＤＲＡＭバンク１に送ら
れる（ステップＳ１６）。そして、そのリード／ライト
コマンドに応答して実行される最後のデータ転送サイク
ルで、シンクロナスＤＲＡＭバンク０に対応するＣＫＥ
０がアクティブに、シンクロナスＤＲＡＭバンク１に対
するＣＫＥ１がインアクティブに切り替えられる（ステ
ップＳ１７）。これにより、シンクロナスＤＲＡＭバン
ク１は全てのコマンドを受け付けなくなり、逆に、シン
クロナスＤＲＡＭバンク０はコマンドを受け付けること
が可能な状態になる。
／ＷＲＩＴＥ）がシンクロナスＤＲＡＭバンク１に送ら
れる（ステップＳ１６）。そして、そのリード／ライト
コマンドに応答して実行される最後のデータ転送サイク
ルで、シンクロナスＤＲＡＭバンク０に対応するＣＫＥ
０がアクティブに、シンクロナスＤＲＡＭバンク１に対
するＣＫＥ１がインアクティブに切り替えられる（ステ
ップＳ１７）。これにより、シンクロナスＤＲＡＭバン
ク１は全てのコマンドを受け付けなくなり、逆に、シン
クロナスＤＲＡＭバンク０はコマンドを受け付けること
が可能な状態になる。
【００２８】この状態で、保存されているアドレス、ま
たはバンクアクティブ状態で指定されるシンクロナスＤ
ＲＡＭバンク０に対するプリチャージコマンド（ＰＡＬ
Ｌ：オールバンクスプリチャージ）が発行され、シンク
ロナスＤＲＡＭバンク０がプリチャージされる（ステッ
プＳ１８）。次いで、シンクロナスＤＲＡＭバンク１に
対応するＣＫＥ１がアクティブに、シンクロナスＤＲＡ
Ｍバンク０に対するＣＫＥ０がインアクティブに切り替
えられ、シンクロナスＤＲＡＭバンク１に対する次のア
クセス要求に対する準備が行われる（ステップＳ１
９）。
たはバンクアクティブ状態で指定されるシンクロナスＤ
ＲＡＭバンク０に対するプリチャージコマンド（ＰＡＬ
Ｌ：オールバンクスプリチャージ）が発行され、シンク
ロナスＤＲＡＭバンク０がプリチャージされる（ステッ
プＳ１８）。次いで、シンクロナスＤＲＡＭバンク１に
対応するＣＫＥ１がアクティブに、シンクロナスＤＲＡ
Ｍバンク０に対するＣＫＥ０がインアクティブに切り替
えられ、シンクロナスＤＲＡＭバンク１に対する次のア
クセス要求に対する準備が行われる（ステップＳ１
９）。
【００２９】以上のように、この実施形態においては、
パンクミス発生時に、バンクミスしたシンクロナスＤＲ
ＡＭバンクのプリチャージの実行を新たにアクセス対象
として選択されたシンクロナスＤＲＡＭバンクに対する
リード／ライト後に行う事により、バンクミス発生時に
おいてもプリチャージによるペナルティを取り除くこと
ができ、バンクミスが検出されてから次のアクセスが実
行されるまでの時間を低減することができる。
パンクミス発生時に、バンクミスしたシンクロナスＤＲ
ＡＭバンクのプリチャージの実行を新たにアクセス対象
として選択されたシンクロナスＤＲＡＭバンクに対する
リード／ライト後に行う事により、バンクミス発生時に
おいてもプリチャージによるペナルティを取り除くこと
ができ、バンクミスが検出されてから次のアクセスが実
行されるまでの時間を低減することができる。
【００３０】
【発明の効果】以上説明したように、この発明のメモリ
制御方法によれば、バンクミス発生時におけるプリチャ
ージによるペナルティーを無くすことができ、バンクミ
スが検出されてから次のアクセスが実行されるまでの時
間を低減することができる。
制御方法によれば、バンクミス発生時におけるプリチャ
ージによるペナルティーを無くすことができ、バンクミ
スが検出されてから次のアクセスが実行されるまでの時
間を低減することができる。
【図１】この発明の一実施形態に係るＳＤＲＡＭコント
ローラの構成を示すブロック図。
ローラの構成を示すブロック図。
【図２】同実施形態のＳＤＲＡＭコントローラによって
制御されるＳＤＲＡＭバンクの構成を示す図。
制御されるＳＤＲＡＭバンクの構成を示す図。
【図３】同実施形態のＳＤＲＡＭコントローラによって
実行されるバンクミス発生時の動作を説明するフローチ
ャート。
実行されるバンクミス発生時の動作を説明するフローチ
ャート。
【図４】同実施形態のＳＤＲＡＭコントローラによって
実行されるバンクミス発生時のリードアクセス動作を説
明するタイミングチャート。
実行されるバンクミス発生時のリードアクセス動作を説
明するタイミングチャート。
【図５】同実施形態のＳＤＲＡＭコントローラによって
実行されるバンクミス発生時のライトアクセス動作を説
明するタイミングチャート。
実行されるバンクミス発生時のライトアクセス動作を説
明するタイミングチャート。
【図６】従来のＳＤＲＡＭコントローラによって実行さ
れるバンクミス発生時の動作を説明するフローチャー
ト。
れるバンクミス発生時の動作を説明するフローチャー
ト。
【図７】従来のＳＤＲＡＭコントローラによって実行さ
れるバンクミス発生時のリードアクセス動作を説明する
タイミングチャート。
れるバンクミス発生時のリードアクセス動作を説明する
タイミングチャート。
【図８】従来のＳＤＲＡＭコントローラによって実行さ
れるバンクミス発生時のライトアクセス動作を説明する
タイミングチャート。
れるバンクミス発生時のライトアクセス動作を説明する
タイミングチャート。
１…ＳＤＲＡＭステート制御回路、２…ＳＤＲＡＭコン
トローラステート制御回路、４…コマンド生成ブロッ
ク、５…ＳＤＲＡＭインターフェース制御回路、６…ア
ドレス生成ブロック。
トローラステート制御回路、４…コマンド生成ブロッ
ク、５…ＳＤＲＡＭインターフェース制御回路、６…ア
ドレス生成ブロック。
Claims (2)
- 【請求項１】 １以上のシンクロナスＤＲＡＭを各々が
有する複数のシンクロナスＤＲＡＭバンクをアクセス制
御するメモリ制御方法において、 バンクミスが発生したとき、それまでアクティブにされ
ていたシンクロナスＤＲＡＭバンクのアドレス、または
どのバンクがアクティブであったかを示すバンクアクテ
ィブの状態を保存し、 新たにアクセス対象として指定されたシンクロナスＤＲ
ＡＭバンクをリード／ライトアクセスし、 そのアクセス終了後に、前記保存されているアドレスま
たはバンクアクティブの状態で指定されたシンクロナス
ＤＲＡＭバンクをプリチャージすることを特徴とするメ
モリ制御方法。 - 【請求項２】 １以上のシンクロナスＤＲＡＭを各々が
有する複数のシンクロナスＤＲＡＭバンクをアクセス制
御するメモリ制御方法において、 バンクミスが発生したとき、それまでアクティブにされ
ていた第１シンクロナスＤＲＡＭバンクのアドレス、ま
たはどのバンクがアクティブであったかを示すバンクア
クティブの状態を保存し、 前記複数のシンクロナスＤＲＡＭバンクにそれぞれ個別
に接続されている複数のクロックイネーブル信号線を制
御して、アクティブなクロックイネーブル信号を与える
バンクを、前記第１シンクロナスＤＲＡＭバンクから、
新たにアクセス対象として指定された第２シンクロナス
ＤＲＡＭバンクに切り替え、 前記複数のシンクロナスＤＲＡＭバンクに共通接続され
た制御信号線群を制御して、前記第２シンクロナスＤＲ
ＡＭバンクをリード／ライトアクセスし、 そのアクセス終了後に、複数のクロックイネーブル信号
線を制御して、アクティブなクロックイネーブル信号を
与えるバンクを、前記第２シンクロナスＤＲＡＭバンク
から前記第１シンクロナスＤＲＡＭバンクに切り替え、 前記制御信号線群を制御して、保存されているアドレス
で指定されたシンクロナスＤＲＡＭバンクにプリチャー
ジコマンドを発行することを特徴とするメモリ制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045056A JPH09237490A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045056A JPH09237490A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237490A true JPH09237490A (ja) | 1997-09-09 |
Family
ID=12708707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8045056A Pending JPH09237490A (ja) | 1996-03-01 | 1996-03-01 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288037A (ja) * | 2001-03-27 | 2002-10-04 | Sony Corp | メモリ制御装置及び方法 |
| JP2008210088A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | メモリコントローラ、半導体メモリのアクセス制御方法およびシステム |
| JP2016157284A (ja) * | 2015-02-25 | 2016-09-01 | 日本電信電話株式会社 | 通信用入出力装置 |
-
1996
- 1996-03-01 JP JP8045056A patent/JPH09237490A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288037A (ja) * | 2001-03-27 | 2002-10-04 | Sony Corp | メモリ制御装置及び方法 |
| JP2008210088A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | メモリコントローラ、半導体メモリのアクセス制御方法およびシステム |
| US8069303B2 (en) | 2007-02-26 | 2011-11-29 | Fujitsu Semiconductor Limited | Method and apparatus for controlling memory precharge operation |
| JP2016157284A (ja) * | 2015-02-25 | 2016-09-01 | 日本電信電話株式会社 | 通信用入出力装置 |
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