JPH09180438A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH09180438A JPH09180438A JP7341571A JP34157195A JPH09180438A JP H09180438 A JPH09180438 A JP H09180438A JP 7341571 A JP7341571 A JP 7341571A JP 34157195 A JP34157195 A JP 34157195A JP H09180438 A JPH09180438 A JP H09180438A
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- clock enable
- state
- synchronous dram
- signal cke
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
Abstract
(57)【要約】
【課題】クロックイネーブル信号ＣＫＥの発生／非発生
を適切に制御できるようにし、シンクロナスＤＲＡＭの
低消費電力化を図る。 【解決手段】ステート制御回路４は、３つの動作モード
を有しており、モード１では、シンクロナスＤＲＡＭ１
０がアクティブ状態の期間においてシンクロナスＤＲＡ
Ｍ１０のアクセス期間中以外はクロックイネーブル信号
ＣＫＥがインアクティブ状態（Ｌ）に保持されるよう
に、ＳＤＲＡＭ１０のアクセス処理に要する期間が経過
した時に第１のマスク信号（Ｈ）を発生する。この第１
のマスク信号は、ＯＲ回路９を介してＡＮＤ回路１０の
一方の入力に反転入力される。これにより、クロックイ
ネーブル信号ＣＫＥがアクティブ状態（Ｈ）からインア
クティブ状態（Ｌ）に変化される。そして、ＳＤＲＡＭ
１０への次のアクセス要求が来た時点で、クロックイネ
ーブル信号ＣＫＥが再びアクティブにされる。
を適切に制御できるようにし、シンクロナスＤＲＡＭの
低消費電力化を図る。 【解決手段】ステート制御回路４は、３つの動作モード
を有しており、モード１では、シンクロナスＤＲＡＭ１
０がアクティブ状態の期間においてシンクロナスＤＲＡ
Ｍ１０のアクセス期間中以外はクロックイネーブル信号
ＣＫＥがインアクティブ状態（Ｌ）に保持されるよう
に、ＳＤＲＡＭ１０のアクセス処理に要する期間が経過
した時に第１のマスク信号（Ｈ）を発生する。この第１
のマスク信号は、ＯＲ回路９を介してＡＮＤ回路１０の
一方の入力に反転入力される。これにより、クロックイ
ネーブル信号ＣＫＥがアクティブ状態（Ｈ）からインア
クティブ状態（Ｌ）に変化される。そして、ＳＤＲＡＭ
１０への次のアクセス要求が来た時点で、クロックイネ
ーブル信号ＣＫＥが再びアクティブにされる。
Description
【０００１】
【発明の属する技術分野】この発明はシンクロナスＤＲ
ＡＭをアクセス制御するメモリ制御装置に関し、特にシ
ンクロナスＤＲＡＭの低消費電力化を実現するためのク
ロックイネーブル信号ＣＫＥ制御機能を有するメモリ制
御装置に関する。
ＡＭをアクセス制御するメモリ制御装置に関し、特にシ
ンクロナスＤＲＡＭの低消費電力化を実現するためのク
ロックイネーブル信号ＣＫＥ制御機能を有するメモリ制
御装置に関する。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲ
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
【０００３】このシンクロナスＤＲＡＭを利用すれば、
例えばＣＰＵとシンクロナスＤＲＡＭのクロックの共通
化によりアクセス時のロスを少なくでき、またバースト
転送を利用することによってＣＰＵをノーウエイトで動
作させること等を実現できる。
例えばＣＰＵとシンクロナスＤＲＡＭのクロックの共通
化によりアクセス時のロスを少なくでき、またバースト
転送を利用することによってＣＰＵをノーウエイトで動
作させること等を実現できる。
【０００４】従来の非同期ＤＲＡＭへのアクセスを行う
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
場合、ＲＡＳ＃信号をアサートしローアドレスをＤＲＡ
Ｍに与えた後、ＣＡＳ＃信号をアサートしカラムアドレ
スをＤＲＡＭに与える事でアクセスを行った。
【０００５】これに対し、シンクロナスＤＲＡＭへのア
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
クセスを行う場合は、クロックイネーブルとなるＣＫＥ
信号をアクティブにした状態で、ＡＣＴ（バンク・アク
ティブ）コマンドにより、ローアドレスをシンクロナス
ＤＲＡＭに与えた後、リード／ライトコマンドによりカ
ラムアドレスをシンクロナスＤＲＡＭに与える事でアク
セスを行なう。シンクロナスＳＤＲＡＭの上記コマンド
受け取りは、そのシンクロナスＤＲＡＭに入力されたク
ロックＣＬＫに同期して行われる。
【０００６】ＡＣＴ（バンク・アクティブ）コマンドは
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
非同期ＤＲＡＭにおけるＲＡＳ＃信号の立ち下がりに相
当し、リード／ライトコマンドは非同期ＤＲＡＭにおけ
るＣＡＳ＃信号の立ち下がりに相当する。シンクロナス
ＤＲＡＭは、ＡＣＴ（バンク・アクティブ）コマンドの
入力に応答してアクティブ状態となり、以降、プリチャ
ージコマンドが入力されるまでそのアクティブ状態を維
持する。
【０００７】しかしながら、このようなシンクロナスＤ
ＲＡＭをアクセス制御する従来のメモリコントローラ
は、シンクロナスＤＲＡＭの低消費電力化のための制御
機能は有しておらず、シンクロナスＤＲＡＭがアクティ
ブ状態のときは常にクロックイネーブル信号ＣＫＥはア
クティブ状態に維持され、またプリチャージ後にインア
クティブ状態に変化した場合でも、ｔＲＡＳ時間経過後
のプリチャージ（ＲＡＳタイムアウトによるプリチャー
ジ）が発生するまでは、クロックイネーブル信号ＣＫＥ
をアクティブ状態に維持していた。このため、シンクロ
ナスＤＲＡＭの消費電力が大きくなるという問題があっ
た。
ＲＡＭをアクセス制御する従来のメモリコントローラ
は、シンクロナスＤＲＡＭの低消費電力化のための制御
機能は有しておらず、シンクロナスＤＲＡＭがアクティ
ブ状態のときは常にクロックイネーブル信号ＣＫＥはア
クティブ状態に維持され、またプリチャージ後にインア
クティブ状態に変化した場合でも、ｔＲＡＳ時間経過後
のプリチャージ（ＲＡＳタイムアウトによるプリチャー
ジ）が発生するまでは、クロックイネーブル信号ＣＫＥ
をアクティブ状態に維持していた。このため、シンクロ
ナスＤＲＡＭの消費電力が大きくなるという問題があっ
た。
【０００８】
【発明が解決しようとする課題】上述したように、シン
クロナスＤＲＡＭをアクセス制御する従来のメモリコン
トローラにおいては、シンクロナスＤＲＡＭの低消費電
力化のための制御機能は設けられておらず、シンクロナ
スＤＲＡＭの消費電力が大きくなるという問題があっ
た。
クロナスＤＲＡＭをアクセス制御する従来のメモリコン
トローラにおいては、シンクロナスＤＲＡＭの低消費電
力化のための制御機能は設けられておらず、シンクロナ
スＤＲＡＭの消費電力が大きくなるという問題があっ
た。
【０００９】この発明はこのような点に鑑みてなされた
ものであり、クロックイネーブル信号ＣＫＥの発生／非
発生を適切に制御できるようにし、シンクロナスＤＲＡ
Ｍの低消費電力化を図ることができるメモリ制御装置を
提供することを目的とする。
ものであり、クロックイネーブル信号ＣＫＥの発生／非
発生を適切に制御できるようにし、シンクロナスＤＲＡ
Ｍの低消費電力化を図ることができるメモリ制御装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は、シンクロナ
スＤＲＡＭをアクセス制御するメモリ制御装置におい
て、前記シンクロナスＤＲＡＭに対するアクセス要求の
発行に応答してクロックイネーブル信号ＣＫＥをインア
クティブ状態からアクティブ状態に設定する手段と、前
記シンクロナスＤＲＡＭのアクセス処理に要する期間の
経過に応答して、前記クロックイネーブル信号ＣＫＥを
アクティブ状態からインアクティブ状態に設定する手段
とを具備し、前記クロックイネーブル信号ＣＫＥをアク
ティブ状態からインアクティブ状態に設定する手段とを
具備し、前記シンクロナスＤＲＡＭがアクティブ状態の
期間において前記シンクロナスＤＲＡＭのアクセス期間
中以外は前記クロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持できるようにしたことを特徴する。
スＤＲＡＭをアクセス制御するメモリ制御装置におい
て、前記シンクロナスＤＲＡＭに対するアクセス要求の
発行に応答してクロックイネーブル信号ＣＫＥをインア
クティブ状態からアクティブ状態に設定する手段と、前
記シンクロナスＤＲＡＭのアクセス処理に要する期間の
経過に応答して、前記クロックイネーブル信号ＣＫＥを
アクティブ状態からインアクティブ状態に設定する手段
とを具備し、前記クロックイネーブル信号ＣＫＥをアク
ティブ状態からインアクティブ状態に設定する手段とを
具備し、前記シンクロナスＤＲＡＭがアクティブ状態の
期間において前記シンクロナスＤＲＡＭのアクセス期間
中以外は前記クロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持できるようにしたことを特徴する。
【００１１】このメモリ制御装置においては、シンクロ
ナスＤＲＡＭに対するリード／ライト、リフレッシュ、
プリチャージなどのアクセス要求の発行に応答してクロ
ックイネーブル信号ＣＫＥがインアクティブ状態からア
クティブ状態に設定され、そして、アクセスが終了する
と、クロックイネーブル信号ＣＫＥがアクティブ状態か
らインアクティブ状態に戻される。
ナスＤＲＡＭに対するリード／ライト、リフレッシュ、
プリチャージなどのアクセス要求の発行に応答してクロ
ックイネーブル信号ＣＫＥがインアクティブ状態からア
クティブ状態に設定され、そして、アクセスが終了する
と、クロックイネーブル信号ＣＫＥがアクティブ状態か
らインアクティブ状態に戻される。
【００１２】例えば、シンクロナスＤＲＡＭに対するリ
ード／ライトアクセスを行う場合には、最後のデータ転
送が終了したときにクロックイネーブル信号ＣＫＥがイ
ンアクティブ状態に戻される。これにより、シンクロナ
スＤＲＡＭがアクティブ状態であっても、シンクロナス
ＤＲＡＭのアクセス期間中以外はクロックイネーブル信
号ＣＫＥはインアクティブ状態に保持される。
ード／ライトアクセスを行う場合には、最後のデータ転
送が終了したときにクロックイネーブル信号ＣＫＥがイ
ンアクティブ状態に戻される。これにより、シンクロナ
スＤＲＡＭがアクティブ状態であっても、シンクロナス
ＤＲＡＭのアクセス期間中以外はクロックイネーブル信
号ＣＫＥはインアクティブ状態に保持される。
【００１３】一般に、シンクロナスＤＲＡＭがアクティ
ブスタンバイ時、すなわちシンクロナスＤＲＡＭがアク
ティブ状態で、且つそのシンクロナスＤＲＡＭのアクセ
ス動作が行われてない期間においては、シンクロナスＤ
ＲＡＭの消費電流は、クロックイネーブル信号ＣＫＥが
アクティブ状態ならば２５ｍＡ、クロックイネーブル信
号ＣＫＥがインアクティブ状態ならば３ｍＡ程度とな
る。
ブスタンバイ時、すなわちシンクロナスＤＲＡＭがアク
ティブ状態で、且つそのシンクロナスＤＲＡＭのアクセ
ス動作が行われてない期間においては、シンクロナスＤ
ＲＡＭの消費電流は、クロックイネーブル信号ＣＫＥが
アクティブ状態ならば２５ｍＡ、クロックイネーブル信
号ＣＫＥがインアクティブ状態ならば３ｍＡ程度とな
る。
【００１４】よって、シンクロナスＤＲＡＭのアクセス
期間中以外はクロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持することにより、シンクロナスＤＲＡ
Ｍの低消費電力化を実現できる。
期間中以外はクロックイネーブル信号ＣＫＥをインアク
ティブ状態に保持することにより、シンクロナスＤＲＡ
Ｍの低消費電力化を実現できる。
【００１５】また、前記クロックイネーブル信号ＣＫＥ
をアクティブ状態からインアクティブ状態に設定する手
段としては、前記シンクロナスＤＲＡＭに対するアクセ
ス終了からカウント動作を開始し、そのカウント値によ
って前記アクセス処理に要する期間が終了してから所定
時間経過したことを検知したときに前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する計数手段を利用し、カウント動作期間中に
次のアクセス要求が発行されたときカウント動作を中止
する用に構成することが好ましい。
をアクティブ状態からインアクティブ状態に設定する手
段としては、前記シンクロナスＤＲＡＭに対するアクセ
ス終了からカウント動作を開始し、そのカウント値によ
って前記アクセス処理に要する期間が終了してから所定
時間経過したことを検知したときに前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する計数手段を利用し、カウント動作期間中に
次のアクセス要求が発行されたときカウント動作を中止
する用に構成することが好ましい。
【００１６】これにより、前記所定期間内に次のアクセ
ス要求が発行されたときは前記クロックイネーブル信号
ＣＫＥがアクティブ状態に維持されるので、例えばリー
ド／ライトコマンドが連続して発行される場合にはクロ
ックイネーブル信号ＣＫＥをアクティブ状態に再設定す
る必要がなくなり、高速アクセスを実現することができ
る。
ス要求が発行されたときは前記クロックイネーブル信号
ＣＫＥがアクティブ状態に維持されるので、例えばリー
ド／ライトコマンドが連続して発行される場合にはクロ
ックイネーブル信号ＣＫＥをアクティブ状態に再設定す
る必要がなくなり、高速アクセスを実現することができ
る。
【００１７】また、この発明は、バンクアクティブコマ
ンドの入力に応答してアクティブ状態に設定され、プリ
チャージコマンドの入力に応答してインアクティブ状態
に設定されるシンクロナスＤＲＡＭをアクセス制御する
メモリ制御装置において、前記シンクロナスＤＲＡＭの
アクティブ／インアクティブ状態を監視し、前記シンク
ロナスＤＲＡＭがアクティブ状態に移行するときはクロ
ックイネーブル信号ＣＫＥをインアクティブ状態からア
クティブ状態に設定し、前記シンクロナスＤＲＡＭがイ
ンアクティブ状態に移行するときは前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する手段を具備し、前記シンクロナスＤＲＡＭ
がインアクティブ状態のときは前記クロックイネーブル
信号ＣＫＥをインアクティブ状態に保持できるようにし
たことを特徴する。
ンドの入力に応答してアクティブ状態に設定され、プリ
チャージコマンドの入力に応答してインアクティブ状態
に設定されるシンクロナスＤＲＡＭをアクセス制御する
メモリ制御装置において、前記シンクロナスＤＲＡＭの
アクティブ／インアクティブ状態を監視し、前記シンク
ロナスＤＲＡＭがアクティブ状態に移行するときはクロ
ックイネーブル信号ＣＫＥをインアクティブ状態からア
クティブ状態に設定し、前記シンクロナスＤＲＡＭがイ
ンアクティブ状態に移行するときは前記クロックイネー
ブル信号ＣＫＥをアクティブ状態からインアクティブ状
態に設定する手段を具備し、前記シンクロナスＤＲＡＭ
がインアクティブ状態のときは前記クロックイネーブル
信号ＣＫＥをインアクティブ状態に保持できるようにし
たことを特徴する。
【００１８】このメモリ制御装置においては、シンクロ
ナスＤＲＡＭのアクティブ状態とインアクティブ状態と
の間の状態遷移に応じてクロックイネーブル信号ＣＫＥ
のアクティブ状態とインアクティブ状態が制御され、シ
ンクロナスＤＲＡＭがインアクティブ状態のときはクロ
ックイネーブル信号ＣＫＥはインアクティブ状態とな
る。よって、この場合においても無駄な電力消費がなく
なり、シンクロナスＤＲＡＭの低消費電力化を実現でき
る。
ナスＤＲＡＭのアクティブ状態とインアクティブ状態と
の間の状態遷移に応じてクロックイネーブル信号ＣＫＥ
のアクティブ状態とインアクティブ状態が制御され、シ
ンクロナスＤＲＡＭがインアクティブ状態のときはクロ
ックイネーブル信号ＣＫＥはインアクティブ状態とな
る。よって、この場合においても無駄な電力消費がなく
なり、シンクロナスＤＲＡＭの低消費電力化を実現でき
る。
【００１９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラ１２
は、コンピュータシステムに主記憶またはビデオメモリ
等として設けられたシンクロナスＤＲＡＭ１０（以下、
ＳＤＲＡＭと称する）をアクセス制御するためのもので
ある。ここでは、シンクロナスＤＲＡＭ１０に与えるク
ロックイネーブル信号ＣＫＥを制御するＣＫＥ制御ロジ
ック１４とその周辺の回路構成についてのみ説明する。
実施形態を説明する。図１には、この発明の一実施形態
に係るシンクロナスＤＲＡＭコントローラの構成が示さ
れている。このシンクロナスＤＲＡＭコントローラ１２
は、コンピュータシステムに主記憶またはビデオメモリ
等として設けられたシンクロナスＤＲＡＭ１０（以下、
ＳＤＲＡＭと称する）をアクセス制御するためのもので
ある。ここでは、シンクロナスＤＲＡＭ１０に与えるク
ロックイネーブル信号ＣＫＥを制御するＣＫＥ制御ロジ
ック１４とその周辺の回路構成についてのみ説明する。
【００２０】すなわち、シンクロナスＤＲＡＭコントロ
ーラ１２には、コマンド制御ロジック１３と、ＣＫＥ制
御ロジック１４が含まれている。コマンド制御ロジック
１３は、ＳＤＲＡＭ１０に各種コマンド（リード／ライ
トコマンド、リフレッシュコマンド、プリチャージコマ
ンド、バンクアクティブコマンド等）を与えてＳＤＲＡ
Ｍ１０にそのコマンドに対応するアクセス動作を実行さ
せる。これらコマンドは、チップセレクト信号ＣＳ＃、
ローアドレスストローブ信号ＲＡＳ＃、カラムアドレス
ストローブ信号ＣＡＳ＃、ライトイネーブル信号ＷＥ
＃、クロックイネーブル信号ＣＫＥ等の組み合わせによ
って規定される。
ーラ１２には、コマンド制御ロジック１３と、ＣＫＥ制
御ロジック１４が含まれている。コマンド制御ロジック
１３は、ＳＤＲＡＭ１０に各種コマンド（リード／ライ
トコマンド、リフレッシュコマンド、プリチャージコマ
ンド、バンクアクティブコマンド等）を与えてＳＤＲＡ
Ｍ１０にそのコマンドに対応するアクセス動作を実行さ
せる。これらコマンドは、チップセレクト信号ＣＳ＃、
ローアドレスストローブ信号ＲＡＳ＃、カラムアドレス
ストローブ信号ＣＡＳ＃、ライトイネーブル信号ＷＥ
＃、クロックイネーブル信号ＣＫＥ等の組み合わせによ
って規定される。
【００２１】リード／ライトコマンド、バンクアクティ
ブコマンド等は、ＣＰＵや他のバスマスタ等の外部デバ
イスからのリード／ライトアクセス要求に応答して発行
される。また、リフレッシュコマンドは外部のリフレッ
シュタイマからのリフレッシュ要求に応答して発行さ
れ、プリチャージコマンドはリード／ライトアクセスの
終了時や外部デバイスからのプリチャージ要求等に応答
して発行される。
ブコマンド等は、ＣＰＵや他のバスマスタ等の外部デバ
イスからのリード／ライトアクセス要求に応答して発行
される。また、リフレッシュコマンドは外部のリフレッ
シュタイマからのリフレッシュ要求に応答して発行さ
れ、プリチャージコマンドはリード／ライトアクセスの
終了時や外部デバイスからのプリチャージ要求等に応答
して発行される。
【００２２】また、コマンド制御ロジック１３は、次に
発行すべきコマンドの種類を示すアクセス要求信号（リ
ード／ライト要求信号、リフレッシュ要求信号、プリチ
ャージ要求信号、バンクアクティブ信号）をＣＫＥ制御
ロジック１４に送る。さらに、コマンド制御ロジック１
３は、リード／ライトアクセスのバースト長、アドレス
のラップタイプ、ＣＡＳレイテンシなどのモード情報を
ＳＤＲＡＭ１０のモードレジスタに設定する機能を有し
ている。このモード情報は、ＣＫＥ制御ロジック１４に
も送られる。
発行すべきコマンドの種類を示すアクセス要求信号（リ
ード／ライト要求信号、リフレッシュ要求信号、プリチ
ャージ要求信号、バンクアクティブ信号）をＣＫＥ制御
ロジック１４に送る。さらに、コマンド制御ロジック１
３は、リード／ライトアクセスのバースト長、アドレス
のラップタイプ、ＣＡＳレイテンシなどのモード情報を
ＳＤＲＡＭ１０のモードレジスタに設定する機能を有し
ている。このモード情報は、ＣＫＥ制御ロジック１４に
も送られる。
【００２３】ＣＫＥ制御ロジック１４は、シンクロナス
ＤＲＡＭ１０に与えるクロックイネーブル信号ＣＫＥを
制御するためのものであり、ＣＫＥ発生回路３、ステー
ト制御回路４、カウンタレジスタ５、カウンタ６、コン
パレータ７、ＡＮＤ回路８，１０、ＯＲ回路９、および
クロックイネーブル信号線ドライバ１１を備えている。
ＤＲＡＭ１０に与えるクロックイネーブル信号ＣＫＥを
制御するためのものであり、ＣＫＥ発生回路３、ステー
ト制御回路４、カウンタレジスタ５、カウンタ６、コン
パレータ７、ＡＮＤ回路８，１０、ＯＲ回路９、および
クロックイネーブル信号線ドライバ１１を備えている。
【００２４】ＣＫＥ発生回路３は、コマンド制御ロジッ
ク１３からのアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）に応答してクロックイネーブル信
号ＣＫＥをアクティブ状態（Ｈ）にする。
ク１３からのアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）に応答してクロックイネーブル信
号ＣＫＥをアクティブ状態（Ｈ）にする。
【００２５】ステート制御回路４は、ＣＫＥ発生回路３
に与えられるアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）等に基づいてＳＤＲＡＭ１０に対
するアクセスの状態遷移を管理し、ＳＤＲＡＭ１０がア
クティブ状態であるか否かを判定する。ＳＤＲＡＭ１０
へのリード／ライトアクセスが開始されてから、その後
にプリチャージが行われるまでの期間は、ＳＤＲＡＭ１
０はアクティブ状態にある。このアクティブ状態におい
ては、ＳＤＲＡＭ１０の入出力回路にデータが存在す
る。
に与えられるアクセス要求信号（リード／ライト要求信
号、リフレッシュ要求信号、プリチャージ要求信号、バ
ンクアクティブ信号）等に基づいてＳＤＲＡＭ１０に対
するアクセスの状態遷移を管理し、ＳＤＲＡＭ１０がア
クティブ状態であるか否かを判定する。ＳＤＲＡＭ１０
へのリード／ライトアクセスが開始されてから、その後
にプリチャージが行われるまでの期間は、ＳＤＲＡＭ１
０はアクティブ状態にある。このアクティブ状態におい
ては、ＳＤＲＡＭ１０の入出力回路にデータが存在す
る。
【００２６】ステート制御回路４は、３つの動作モード
を有しており、モード１では、シンクロナスＤＲＡＭ１
０がアクティブ状態の期間においてシンクロナスＤＲＡ
Ｍ１０のアクセス期間中以外はクロックイネーブル信号
ＣＫＥがインアクティブ状態（Ｌ）に保持されるよう
に、ＳＤＲＡＭ１０のアクセス処理に要する期間が経過
した時に第１のマスク信号（Ｈ）を発生する。この第１
のマスク信号は、ＯＲ回路９を介してＡＮＤ回路１０の
一方の入力に反転入力される。これにより、クロックイ
ネーブル信号ＣＫＥがアクティブ状態（Ｈ）からインア
クティブ状態（Ｌ）に変化される。
を有しており、モード１では、シンクロナスＤＲＡＭ１
０がアクティブ状態の期間においてシンクロナスＤＲＡ
Ｍ１０のアクセス期間中以外はクロックイネーブル信号
ＣＫＥがインアクティブ状態（Ｌ）に保持されるよう
に、ＳＤＲＡＭ１０のアクセス処理に要する期間が経過
した時に第１のマスク信号（Ｈ）を発生する。この第１
のマスク信号は、ＯＲ回路９を介してＡＮＤ回路１０の
一方の入力に反転入力される。これにより、クロックイ
ネーブル信号ＣＫＥがアクティブ状態（Ｈ）からインア
クティブ状態（Ｌ）に変化される。
【００２７】プリチャージやリフレッシュの場合にはそ
れを実行するためのアクセス処理に要する時間は固定
（例えば、１クロックまたは２クロック）であるが、リ
ード／ライトアクセスの場合には、アクセス処理に要す
る期間は、モード情報によって指定されたバースト長な
どによって異なる。このため、リード／ライトアクセス
の場合には、ステート制御回路４は、モード情報によっ
て指定されるバースト長等の情報を使用してシンクロナ
スＤＲＡＭ１０からの最後のデータ出力、またはシンク
ロナスＤＲＡＭ１０への最後のデータ入力が行われるタ
イミングを検出し、その時に第１のマスク信号を発生す
る。
れを実行するためのアクセス処理に要する時間は固定
（例えば、１クロックまたは２クロック）であるが、リ
ード／ライトアクセスの場合には、アクセス処理に要す
る期間は、モード情報によって指定されたバースト長な
どによって異なる。このため、リード／ライトアクセス
の場合には、ステート制御回路４は、モード情報によっ
て指定されるバースト長等の情報を使用してシンクロナ
スＤＲＡＭ１０からの最後のデータ出力、またはシンク
ロナスＤＲＡＭ１０への最後のデータ入力が行われるタ
イミングを検出し、その時に第１のマスク信号を発生す
る。
【００２８】図２には、リード／ライトアクセスが行わ
れる場合のタイミングチャートが示されている。ここで
は、バースト長は１に設定されている。図２のタイミン
グチャートから分かるように、ＳＤＲＡＭ１０への書き
込み、もしくは読みだし要求時にそれまでインアクティ
ブにしておいたクロックイネーブル信号ＣＫＥがアクテ
ィブにされ、ＳＤＲＡＭ１０へのアクセスが行われる。
最後のデータの受け渡しを行うサイクルでクロックイネ
ーブル信号ＣＫＥがインアクティブにされ、その状態が
次のアクセスが行われるまで保持される。そして、ＳＤ
ＲＡＭ１０への次のアクセス要求が来た時点で、クロッ
クイネーブル信号ＣＫＥが再びアクティブにされる。
れる場合のタイミングチャートが示されている。ここで
は、バースト長は１に設定されている。図２のタイミン
グチャートから分かるように、ＳＤＲＡＭ１０への書き
込み、もしくは読みだし要求時にそれまでインアクティ
ブにしておいたクロックイネーブル信号ＣＫＥがアクテ
ィブにされ、ＳＤＲＡＭ１０へのアクセスが行われる。
最後のデータの受け渡しを行うサイクルでクロックイネ
ーブル信号ＣＫＥがインアクティブにされ、その状態が
次のアクセスが行われるまで保持される。そして、ＳＤ
ＲＡＭ１０への次のアクセス要求が来た時点で、クロッ
クイネーブル信号ＣＫＥが再びアクティブにされる。
【００２９】また、プリチャージ、リフレッシュ動作を
行う場合も、図３および図４のタイミングチャートにそ
れぞれ示されているように、アクセス処理が実行される
期間だけクロックイネーブル信号ＣＫＥがアクティブに
される。なお、図３のコマンドＰＲＣはＣＢＲリフレッ
シュコマンド、ＢＳはバンクセレクトアドレスである。
また、図４のコマンドＲＦＣは、シングルバンクプリチ
ャージコマンド、またはオールバンクスプリチャージコ
マンドである。
行う場合も、図３および図４のタイミングチャートにそ
れぞれ示されているように、アクセス処理が実行される
期間だけクロックイネーブル信号ＣＫＥがアクティブに
される。なお、図３のコマンドＰＲＣはＣＢＲリフレッ
シュコマンド、ＢＳはバンクセレクトアドレスである。
また、図４のコマンドＲＦＣは、シングルバンクプリチ
ャージコマンド、またはオールバンクスプリチャージコ
マンドである。
【００３０】モード２は、連続アクセスの高速化のため
の制御を前述のモード１に加えたものであり、このモー
ド２では、ステート制御回路４は、アクセス処理に要す
る期間経過した時に直ぐにクロックイネーブル信号ＣＫ
Ｅをインアクティブ状態に切り替えるのではなく、アク
セス処理に要する期間経過してから所定期間経過するま
でに次のアクセス要求が発行されるか否かを監視し、発
行されれば、クロックイネーブル信号ＣＫＥをアクティ
ブ状態に保持する。このモード２の制御では、カウンタ
レジスタ５、カウンタ６、コンパレータ７、ＡＮＤ回路
８が利用される。また、ステート制御回路４は、第１の
マスク信号は発生せず、その代わりに、第２のマスク信
号を発生する。第２のマスク信号の発生タイミングは、
前述した第１のマスク信号の発生タイミングと同じであ
る。
の制御を前述のモード１に加えたものであり、このモー
ド２では、ステート制御回路４は、アクセス処理に要す
る期間経過した時に直ぐにクロックイネーブル信号ＣＫ
Ｅをインアクティブ状態に切り替えるのではなく、アク
セス処理に要する期間経過してから所定期間経過するま
でに次のアクセス要求が発行されるか否かを監視し、発
行されれば、クロックイネーブル信号ＣＫＥをアクティ
ブ状態に保持する。このモード２の制御では、カウンタ
レジスタ５、カウンタ６、コンパレータ７、ＡＮＤ回路
８が利用される。また、ステート制御回路４は、第１の
マスク信号は発生せず、その代わりに、第２のマスク信
号を発生する。第２のマスク信号の発生タイミングは、
前述した第１のマスク信号の発生タイミングと同じであ
る。
【００３１】すなわち、モード２においては、ＳＤＲＡ
Ｍ１０がアクティブ状態にある時、リードもしくはライ
ト動作が終了した時点でステート制御回路４は、カウン
タ６に動作指示を送り、これによりカウンタ６はカウン
トアップを開始する。カウンタレジスタ５には、ＳＤＲ
ＡＭアクセス１０のアクセス終了から何クロック経過後
にクロックイネーブル信号ＣＫＥをインアクティブにす
るかを指定するパラメタ値が設定されている。このカウ
ンタレジスタ５はＣＰＵによって書き換え可能に構成さ
れており、そのパラメタ値は自由に変更することができ
る。
Ｍ１０がアクティブ状態にある時、リードもしくはライ
ト動作が終了した時点でステート制御回路４は、カウン
タ６に動作指示を送り、これによりカウンタ６はカウン
トアップを開始する。カウンタレジスタ５には、ＳＤＲ
ＡＭアクセス１０のアクセス終了から何クロック経過後
にクロックイネーブル信号ＣＫＥをインアクティブにす
るかを指定するパラメタ値が設定されている。このカウ
ンタレジスタ５はＣＰＵによって書き換え可能に構成さ
れており、そのパラメタ値は自由に変更することができ
る。
【００３２】コンパレータ７は、レジスタ５のパラメタ
値とカウンタ６のカウント値の比較を行い、一致した時
に一致信号（Ｈ）を発生する。この時、第２のマスク信
号がＯＲ回路９を介してＡＮＤ回路１０の一方の入力に
反転入力される。これにより、クロックイネーブル信号
ＣＫＥがアクティブ状態（Ｈ）からインアクティブ状態
（Ｌ）に変化される。
値とカウンタ６のカウント値の比較を行い、一致した時
に一致信号（Ｈ）を発生する。この時、第２のマスク信
号がＯＲ回路９を介してＡＮＤ回路１０の一方の入力に
反転入力される。これにより、クロックイネーブル信号
ＣＫＥがアクティブ状態（Ｈ）からインアクティブ状態
（Ｌ）に変化される。
【００３３】また、一致信号が出力された時点で、ステ
ート制御回路４は、カウンタ６のカウントアップ動作を
停止する。次のＳＤＲＡＭ１０へのアクセス要求が発生
すると、カウンタ６はリセットされ、アクセス中はカウ
ントアップ動作は行われない。
ート制御回路４は、カウンタ６のカウントアップ動作を
停止する。次のＳＤＲＡＭ１０へのアクセス要求が発生
すると、カウンタ６はリセットされ、アクセス中はカウ
ントアップ動作は行われない。
【００３４】図４および図５には、リード／ライトアク
セスが行われる場合のタイミングチャートが示されてい
る。ここで、図４はパラメタ値で指定された期間内に次
のアクセス要求が発行されなかった場合に対応し、図５
はパラメタ値で指定された期間内に次のアクセス要求が
発行された場合に対応している。
セスが行われる場合のタイミングチャートが示されてい
る。ここで、図４はパラメタ値で指定された期間内に次
のアクセス要求が発行されなかった場合に対応し、図５
はパラメタ値で指定された期間内に次のアクセス要求が
発行された場合に対応している。
【００３５】図４のタイミングチャートから分かるよう
に、ＳＤＲＡＭ１０への書き込み、もしくは読みだし要
求時にそれまでインアクティブにしておいたクロックイ
ネーブル信号ＣＫＥがアクティブにされ、ＳＤＲＡＭ１
０へのアクセスが行われる。最後のデータの受け渡しを
行うサイクルでカウンタ６のカウント動作が開始され、
パラメタ値で指定された時間（カウント期間）経過する
まではクロックイネーブル信号ＣＫＥがアクティブ状態
に保持される。そして、カウント期間経過した時点で次
のＳＤＲＡＭ１０へのアクセス要求の有無が調べられ、
アクセス要求が無ければ、図示のようにクロックイネー
ブル信号ＣＫＥがインアクティブにされ、その状態が次
のアクセスが行われるまで保持される。そして、ＳＤＲ
ＡＭ１０への次のアクセス要求が来た時点で、クロック
イネーブル信号ＣＫＥが再びアクティブにされる。
に、ＳＤＲＡＭ１０への書き込み、もしくは読みだし要
求時にそれまでインアクティブにしておいたクロックイ
ネーブル信号ＣＫＥがアクティブにされ、ＳＤＲＡＭ１
０へのアクセスが行われる。最後のデータの受け渡しを
行うサイクルでカウンタ６のカウント動作が開始され、
パラメタ値で指定された時間（カウント期間）経過する
まではクロックイネーブル信号ＣＫＥがアクティブ状態
に保持される。そして、カウント期間経過した時点で次
のＳＤＲＡＭ１０へのアクセス要求の有無が調べられ、
アクセス要求が無ければ、図示のようにクロックイネー
ブル信号ＣＫＥがインアクティブにされ、その状態が次
のアクセスが行われるまで保持される。そして、ＳＤＲ
ＡＭ１０への次のアクセス要求が来た時点で、クロック
イネーブル信号ＣＫＥが再びアクティブにされる。
【００３６】一方、カウント期間経過時点までに次のＳ
ＤＲＡＭ１０へのアクセス要求が発行された場合には、
図６に示されているように、クロックイネーブル信号Ｃ
ＫＥはそのままアクティブ状態に維持され続ける。そし
て、現在のアクセス処理の最後のデータの受け渡しを行
うサイクルでカウンタ６のカウント動作が再び開始さ
れ、パラメタ値で指定された時間（カウント期間）経過
するまではクロックイネーブル信号ＣＫＥがアクティブ
状態に保持される。
ＤＲＡＭ１０へのアクセス要求が発行された場合には、
図６に示されているように、クロックイネーブル信号Ｃ
ＫＥはそのままアクティブ状態に維持され続ける。そし
て、現在のアクセス処理の最後のデータの受け渡しを行
うサイクルでカウンタ６のカウント動作が再び開始さ
れ、パラメタ値で指定された時間（カウント期間）経過
するまではクロックイネーブル信号ＣＫＥがアクティブ
状態に保持される。
【００３７】このような制御により、クロックイネーブ
ル信号ＣＫＥの立ち下がり、立ち上がりに要する時間だ
け連続したアクセス要求に対するアクセス処理を高速化
することができる。
ル信号ＣＫＥの立ち下がり、立ち上がりに要する時間だ
け連続したアクセス要求に対するアクセス処理を高速化
することができる。
【００３８】モード３は、モード１およびモード２のよ
うにクロックイネーブル信号ＣＫＥをＳＤＲＡＭ１０の
アクティブ期間にインアクティブにするのではなく、Ｓ
ＤＲＡＭ１０のアクティブ／インアクティブ状態に連動
してクロックイネーブル信号ＣＫＥをアクティブ／イン
アクティブに設定するモードである。
うにクロックイネーブル信号ＣＫＥをＳＤＲＡＭ１０の
アクティブ期間にインアクティブにするのではなく、Ｓ
ＤＲＡＭ１０のアクティブ／インアクティブ状態に連動
してクロックイネーブル信号ＣＫＥをアクティブ／イン
アクティブに設定するモードである。
【００３９】すなわち、ステート制御回路４は、図７の
ようなステートマシンでＳＤＲＡＭ１０のアクティブ／
インアクティブ状態を管理している。ＳＤＲＡＭ１０
は、前述したように、バンクアクティブコマンドの入
力、すなわちインアクティブ状態で最初のリード／ライ
トアクセスが行われるときにアクティブ状態に遷移さ
れ、そしてプリチャージコマンドの入力に応答してイン
アクティブ状態に戻る。したがって、ステート制御回路
４は、ＳＤＲＡＭ１０がアクティブ状態からインアクテ
ィブ状態に移行するときに前述の第１のマスク信号を発
生してクロックイネーブル信号ＣＫＥをアクティブ状態
からインアクティブ状態に設定する。
ようなステートマシンでＳＤＲＡＭ１０のアクティブ／
インアクティブ状態を管理している。ＳＤＲＡＭ１０
は、前述したように、バンクアクティブコマンドの入
力、すなわちインアクティブ状態で最初のリード／ライ
トアクセスが行われるときにアクティブ状態に遷移さ
れ、そしてプリチャージコマンドの入力に応答してイン
アクティブ状態に戻る。したがって、ステート制御回路
４は、ＳＤＲＡＭ１０がアクティブ状態からインアクテ
ィブ状態に移行するときに前述の第１のマスク信号を発
生してクロックイネーブル信号ＣＫＥをアクティブ状態
からインアクティブ状態に設定する。
【００４０】図８には、リード／ライトアクセスが行わ
れる場合のタイミングチャートが示されている。図８の
タイミングチャートから分かるように、ＳＤＲＡＭ１０
への書き込み、もしくは読みだし要求時にそれまでイン
アクティブにしておいたクロックイネーブル信号ＣＫＥ
がアクティブにされ、ＳＤＲＡＭ１０へのアクセスが行
われる。この場合、ＳＤＲＡＭ１０にバンクアクティブ
コマンドが入力された段階でＳＤＲＡＭ１０はアクティ
ブ状態となる。この以降、プリチャージコマンドが入力
されるまでＳＤＲＡＭ１０はアクティブ状態を維持し、
その間、クロックイネーブル信号ＣＫＥもアクティブ状
態に維持される。
れる場合のタイミングチャートが示されている。図８の
タイミングチャートから分かるように、ＳＤＲＡＭ１０
への書き込み、もしくは読みだし要求時にそれまでイン
アクティブにしておいたクロックイネーブル信号ＣＫＥ
がアクティブにされ、ＳＤＲＡＭ１０へのアクセスが行
われる。この場合、ＳＤＲＡＭ１０にバンクアクティブ
コマンドが入力された段階でＳＤＲＡＭ１０はアクティ
ブ状態となる。この以降、プリチャージコマンドが入力
されるまでＳＤＲＡＭ１０はアクティブ状態を維持し、
その間、クロックイネーブル信号ＣＫＥもアクティブ状
態に維持される。
【００４１】プリチャージ要求に応じてプリチャージコ
マンドが入力された時は、図９に示されているように、
そのアクセス処理後にＳＤＲＡＭ１０はインアクティブ
状態となる。これに応答して、クロックイネーブル信号
ＣＫＥもインアクティブ状態に設定される。
マンドが入力された時は、図９に示されているように、
そのアクセス処理後にＳＤＲＡＭ１０はインアクティブ
状態となる。これに応答して、クロックイネーブル信号
ＣＫＥもインアクティブ状態に設定される。
【００４２】以上のように、この実施形態においては、
ＳＤＲＡＭ１０のクロックイネーブル信号ＣＫＥをでき
る限りインアクティブ状態に保持するための制御が、外
部からのアクセス要求つまりＳＤＲＡＭ１０に与えるコ
マンドの種類や、ＳＤＲＡＭ１０の状態遷移に基づいて
行われ、これによってＳＤＲＡＭ１０の低消費電力化を
図ることが可能となる。よって、ＳＤＲＡＭコントロー
ラ１２をノートＰＣ等のバッテリ動作が要求される携帯
情報機器に搭載することにより、バッテリ動作可能時間
の延長を実現することができる。
ＳＤＲＡＭ１０のクロックイネーブル信号ＣＫＥをでき
る限りインアクティブ状態に保持するための制御が、外
部からのアクセス要求つまりＳＤＲＡＭ１０に与えるコ
マンドの種類や、ＳＤＲＡＭ１０の状態遷移に基づいて
行われ、これによってＳＤＲＡＭ１０の低消費電力化を
図ることが可能となる。よって、ＳＤＲＡＭコントロー
ラ１２をノートＰＣ等のバッテリ動作が要求される携帯
情報機器に搭載することにより、バッテリ動作可能時間
の延長を実現することができる。
【００４３】
【発明の効果】以上説明したように、この発明のメモリ
制御装置によれば、クロックイネーブル信号ＣＫＥの発
生／非発生を適切に制御できるようになり、シンクロナ
スＤＲＡＭの低消費電力化を図ることが可能となる。
制御装置によれば、クロックイネーブル信号ＣＫＥの発
生／非発生を適切に制御できるようになり、シンクロナ
スＤＲＡＭの低消費電力化を図ることが可能となる。
【図１】この発明の一実施形態に係るＳＤＲＡＭコント
ローラの構成を示すブロック図。
ローラの構成を示すブロック図。
【図２】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
１のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
【図３】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。
１のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。
【図４】同実施形態のＳＤＲＡＭコントローラがモード
１のときに実行するリフレッシュ時のＣＫＥ制御動作を
示すタイミングチャート。
１のときに実行するリフレッシュ時のＣＫＥ制御動作を
示すタイミングチャート。
【図５】同実施形態のＳＤＲＡＭコントローラがモード
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
【図６】同実施形態のＳＤＲＡＭコントローラがモード
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
２のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
【図７】同実施形態のＳＤＲＡＭコントローラによるＳ
ＤＲＡＭの状態管理の原理を示す図。
ＤＲＡＭの状態管理の原理を示す図。
【図８】同実施形態のＳＤＲＡＭコントローラがモード
３のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
３のときに実行するリード／ライトアクセス時のＣＫＥ
制御動作を示すタイミングチャート。
【図９】同実施形態のＳＤＲＡＭコントローラがモード
３のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。
３のときに実行するプリチャージ時のＣＫＥ制御動作を
示すタイミングチャート。
３…ＣＫＥ発生回路、４…ステート制御回路、５…カウ
ンタレジスタ、６…カウンタ、７…コンパレータ、１０
…シンクロナスＤＲＡＭ、１２…シンクロナスＤＲＡＭ
コントローラ、１３…コマンド制御ロジック、１４…Ｃ
ＫＥ制御ロジック。
ンタレジスタ、６…カウンタ、７…コンパレータ、１０
…シンクロナスＤＲＡＭ、１２…シンクロナスＤＲＡＭ
コントローラ、１３…コマンド制御ロジック、１４…Ｃ
ＫＥ制御ロジック。
Claims (4)
- 【請求項１】 シンクロナスＤＲＡＭをアクセス制御す
るメモリ制御装置において、 前記シンクロナスＤＲＡＭに対するアクセス要求の発行
に応答してクロックイネーブル信号ＣＫＥをインアクテ
ィブ状態からアクティブ状態に設定する手段と、 前記シンクロナスＤＲＡＭのアクセス処理に要する期間
の経過に応答して、前記クロックイネーブル信号ＣＫＥ
をアクティブ状態からインアクティブ状態に設定する手
段とを具備し、 前記シンクロナスＤＲＡＭがアクティブ状態の期間にお
いて前記シンクロナスＤＲＡＭのアクセス期間中以外は
前記クロックイネーブル信号ＣＫＥをインアクティブ状
態に保持できるようにしたことを特徴するメモリ制御装
置。 - 【請求項２】 前記アクセス要求はリード／ライト要求
であり、 前記クロックイネーブル信号ＣＫＥをインアクティブ状
態からアクティブ状態に設定する手段は、前記リード／
ライト要求に応答して前記クロックイネーブル信号ＣＫ
Ｅをインアクティブ状態からアクティブ状態に設定し、 前記クロックイネーブル信号ＣＫＥをアクティブ状態か
らインアクティブ状態に設定する手段は、前記シンクロ
ナスＤＲＡＭからの最後のデータ出力、または前記シン
クロナスＤＲＡＭへの最後のデータ入力に応答して、前
記クロックイネーブル信号ＣＫＥをアクティブ状態から
インアクティブ状態に設定することを特徴とする請求項
１記載のメモリ制御装置。 - 【請求項３】 前記クロックイネーブル信号ＣＫＥをア
クティブ状態からインアクティブ状態に設定する手段
は、 前記シンクロナスＤＲＡＭに対するアクセス終了からカ
ウント動作を開始し、そのカウント値によって前記アク
セス処理に要する期間が終了してから所定時間経過した
ことを検知したときに前記クロックイネーブル信号ＣＫ
Ｅをアクティブ状態からインアクティブ状態に設定する
計数手段であって、カウント動作期間中に次のアクセス
要求が発行されたときカウント動作を中止する計数手段
を含み、 前記所定期間内に次のアクセス要求が発行されたときは
前記クロックイネーブル信号ＣＫＥがアクティブ状態に
維持されることを特徴とする請求項１記載のメモリ制御
装置。 - 【請求項４】 バンクアクティブコマンドの入力に応答
してアクティブ状態に設定され、プリチャージコマンド
の入力に応答してインアクティブ状態に設定されるシン
クロナスＤＲＡＭをアクセス制御するメモリ制御装置に
おいて、 前記シンクロナスＤＲＡＭのアクティブ／インアクティ
ブ状態を監視し、前記シンクロナスＤＲＡＭがアクティ
ブ状態に移行するときはクロックイネーブル信号ＣＫＥ
をインアクティブ状態からアクティブ状態に設定し、前
記シンクロナスＤＲＡＭがインアクティブ状態に移行す
るときは前記クロックイネーブル信号ＣＫＥをアクティ
ブ状態からインアクティブ状態に設定する手段を具備
し、 前記シンクロナスＤＲＡＭがインアクティブ状態のとき
は前記クロックイネーブル信号ＣＫＥをインアクティブ
状態に保持できるようにしたことを特徴するメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34157195A JP3728468B2 (ja) | 1995-12-27 | 1995-12-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34157195A JP3728468B2 (ja) | 1995-12-27 | 1995-12-27 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180438A true JPH09180438A (ja) | 1997-07-11 |
| JP3728468B2 JP3728468B2 (ja) | 2005-12-21 |
Family
ID=18347108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34157195A Expired - Fee Related JP3728468B2 (ja) | 1995-12-27 | 1995-12-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3728468B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327637B1 (ko) * | 1997-08-28 | 2002-08-21 | 닛뽕덴끼 가부시끼가이샤 | 버스트모드형반도체메모리장치 |
| JP2002288117A (ja) * | 2001-03-26 | 2002-10-04 | Fujitsu Ltd | 同期型メモリに対するフライバイ転送を可能にするｄｍａ制御システム |
| KR100495916B1 (ko) * | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 클럭인에이블 버퍼를 구비한 반도체 장치 |
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-
1995
- 1995-12-27 JP JP34157195A patent/JP3728468B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3728468B2 (ja) | 2005-12-21 |
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