JPH09237883A - カスタマイズ可能な集積回路デバイス - Google Patents
カスタマイズ可能な集積回路デバイスInfo
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- JPH09237883A JPH09237883A JP1343497A JP1343497A JPH09237883A JP H09237883 A JPH09237883 A JP H09237883A JP 1343497 A JP1343497 A JP 1343497A JP 1343497 A JP1343497 A JP 1343497A JP H09237883 A JPH09237883 A JP H09237883A
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- Design And Manufacture Of Integrated Circuits (AREA)
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 カスタマイズ可能なゲート・アレイ部とカス
タマイズ可能なメモリ部とを含むカスタマイズ可能なゲ
ート・アレイ・デバイスを提供する。 【解決手段】 カスタマイズ可能なメモリ部１０は、複
数の同じメモリ・セル１２と、この複数の同じメモリ・
セルをＲＡＭまたはＲＯＭとして選択的に機能すること
を可能にするカスタマイズ可能なメモリ・セル接続１４
とを含む。カスタマイズ可能なメモリ部は、複数の同じ
メモリ・セルと、この複数の同じメモリ・セルが選択可
能数のポートを介して動作し得ることを可能にするカス
タマイズ可能なメモリ・セル接続とを含む。カスタマイ
ズ可能なゲート・アレイ・デバイスは、複数の同じメモ
リ・セルがＲＡＭまたはＲＯＭとして選択的に機能する
ことを可能にするカスタマイズ可能なメモリ・セル接続
を含む。
タマイズ可能なメモリ部とを含むカスタマイズ可能なゲ
ート・アレイ・デバイスを提供する。 【解決手段】 カスタマイズ可能なメモリ部１０は、複
数の同じメモリ・セル１２と、この複数の同じメモリ・
セルをＲＡＭまたはＲＯＭとして選択的に機能すること
を可能にするカスタマイズ可能なメモリ・セル接続１４
とを含む。カスタマイズ可能なメモリ部は、複数の同じ
メモリ・セルと、この複数の同じメモリ・セルが選択可
能数のポートを介して動作し得ることを可能にするカス
タマイズ可能なメモリ・セル接続とを含む。カスタマイ
ズ可能なゲート・アレイ・デバイスは、複数の同じメモ
リ・セルがＲＡＭまたはＲＯＭとして選択的に機能する
ことを可能にするカスタマイズ可能なメモリ・セル接続
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、カスタマイズ可能
な（ｃｕｓｔｏｍｉｚａｂｌｅ）集積回路デバイスに関
する。
な（ｃｕｓｔｏｍｉｚａｂｌｅ）集積回路デバイスに関
する。
【０００２】
【従来の技術】ランダム・アクセス・メモリ（ＲＡＭ）
は、複合電子回路の非常に重要な構成要素である。２つ
の主要な形式のＲＡＭが今日使用されており、即ち、書
込まれたデータが長期間保持されるスタティックＲＡＭ
と、集積密度は高いがデータを長期間保持せず従って周
期的にリフレッシュする必要があるダイナミックＲＡＭ
とである。
は、複合電子回路の非常に重要な構成要素である。２つ
の主要な形式のＲＡＭが今日使用されており、即ち、書
込まれたデータが長期間保持されるスタティックＲＡＭ
と、集積密度は高いがデータを長期間保持せず従って周
期的にリフレッシュする必要があるダイナミックＲＡＭ
とである。
【０００３】データは、ＲＡＭのセルにポートを介して
書込まれ読出される。単一ポートＲＡＭは唯一つのポー
トを持ち、従って、単一ポートＲＡＭでは、所与の時点
で１回の読出しあるいは書込みが生じ得る。多くの場
合、読出しと書込みとが同時に（あるいは異なるクロッ
ク速度で）可能であることが望ましく、従ってデュアル
・ポートＲＡＭが用いられる。デュアル・ポートＲＡＭ
の典型的な使用は、高速のＣＰＵと低速のデバイスとの
間をバッファするためである。ＣＰＵは、ＲＡＭに対し
て１つの（高いあるいは同期した）速度で読出しおよび
書込みを行い、デバイスは、ＲＡＭに対して別の（低い
あるいは非同期の）速度で読出しおよび書込みを行う。
また、読出しあるいは書込みのみのためのポートと読出
しおよび書込み両方のためのポートとを有するＮポート
ＲＡＭ設計も存在する。
書込まれ読出される。単一ポートＲＡＭは唯一つのポー
トを持ち、従って、単一ポートＲＡＭでは、所与の時点
で１回の読出しあるいは書込みが生じ得る。多くの場
合、読出しと書込みとが同時に（あるいは異なるクロッ
ク速度で）可能であることが望ましく、従ってデュアル
・ポートＲＡＭが用いられる。デュアル・ポートＲＡＭ
の典型的な使用は、高速のＣＰＵと低速のデバイスとの
間をバッファするためである。ＣＰＵは、ＲＡＭに対し
て１つの（高いあるいは同期した）速度で読出しおよび
書込みを行い、デバイスは、ＲＡＭに対して別の（低い
あるいは非同期の）速度で読出しおよび書込みを行う。
また、読出しあるいは書込みのみのためのポートと読出
しおよび書込み両方のためのポートとを有するＮポート
ＲＡＭ設計も存在する。
【０００４】
【発明が解決しようとする課題】ゲート・アレイは、カ
スタマイズされるよう設計される集積回路である。典型
的には、１つのゲート・アレイの下層（通常は、８層）
が標準化され、トランジスタ（または、ゲート）のアレ
イを画定する。ゲート・アレイの上層（通常は、６層）
は、トランジスタ（ゲート）間の相互接続を画定する相
互接続層である。ゲート・アレイをカスタマイズするの
に相互接続層のみのカスタマイズで済むので、新しい集
積回路を設計する経費を正当化するには少なすぎる数の
回路しか製造数しないとき、ゲート・アレイが典型的に
使用される。今日では、大半の電子システムがかなりの
量のＲＡＭを含むので、ゲート・アレイを用いるシステ
ム設計者は、自分の設計に幾つかのＲＡＭ集積回路を含
めるのが通常である。特別な種類のＲＡＭが要求される
場合か、あるいは別々のＲＡＭ集積回路が使用できなけ
れば、幾つかの解決法がある。
スタマイズされるよう設計される集積回路である。典型
的には、１つのゲート・アレイの下層（通常は、８層）
が標準化され、トランジスタ（または、ゲート）のアレ
イを画定する。ゲート・アレイの上層（通常は、６層）
は、トランジスタ（ゲート）間の相互接続を画定する相
互接続層である。ゲート・アレイをカスタマイズするの
に相互接続層のみのカスタマイズで済むので、新しい集
積回路を設計する経費を正当化するには少なすぎる数の
回路しか製造数しないとき、ゲート・アレイが典型的に
使用される。今日では、大半の電子システムがかなりの
量のＲＡＭを含むので、ゲート・アレイを用いるシステ
ム設計者は、自分の設計に幾つかのＲＡＭ集積回路を含
めるのが通常である。特別な種類のＲＡＭが要求される
場合か、あるいは別々のＲＡＭ集積回路が使用できなけ
れば、幾つかの解決法がある。
【０００５】第１の最も効率の低い解決法は、ゲート・
アレイ自体のゲートを用いてオンチップＲＡＭを生成す
ることである。この解決法は、ゲート・アレイにおける
ゲートが概して大きくメモリ・セルが概して小さいため
に無駄がある。
アレイ自体のゲートを用いてオンチップＲＡＭを生成す
ることである。この解決法は、ゲート・アレイにおける
ゲートが概して大きくメモリ・セルが概して小さいため
に無駄がある。
【０００６】第２の解決法は、ゲート・アレイ上に構成
不能な（ｎｏｎ−ｃｏｎｆｉｇｕｒａｂｌｅ）メモリを
提供することである。この解決法の主な短所は、カスタ
マイズされるデバイスに必要とされるメモリの正確な種
類とサイズを前もって知ることが難しいことである。
不能な（ｎｏｎ−ｃｏｎｆｉｇｕｒａｂｌｅ）メモリを
提供することである。この解決法の主な短所は、カスタ
マイズされるデバイスに必要とされるメモリの正確な種
類とサイズを前もって知ることが難しいことである。
【０００７】第３の解決法は、２つの小さなトランジス
タに各々のゲートを提供し、適切なカスタマイズ化（ｃ
ｕｓｔｏｍｉｚａｔｉｏｎ）を用いることにより各ゲー
トをメモリ・セルへ変換できるようにすることである。
付加されたトランジスタが小さいので、これらトランジ
スタは各セルのサイズを著しく増すことはない。
タに各々のゲートを提供し、適切なカスタマイズ化（ｃ
ｕｓｔｏｍｉｚａｔｉｏｎ）を用いることにより各ゲー
トをメモリ・セルへ変換できるようにすることである。
付加されたトランジスタが小さいので、これらトランジ
スタは各セルのサイズを著しく増すことはない。
【０００８】固定データを繰返しアクセスすることが求
められる時は、ＲＯＭが特に有効である。通常、ＲＯＭ
は、ＲＡＭより集積密度が高い。米国特許第５，３１
１，４６４号は、ＲＡＭセルからＲＯＭセルを形成する
半導体メモリ・セルを記載している。電源が遮断される
前にＲＡＭセルへ書込まれたデータが保持されてＲＯＭ
タイプの機能性を提供することを保証する回路が提供さ
れる。
められる時は、ＲＯＭが特に有効である。通常、ＲＯＭ
は、ＲＡＭより集積密度が高い。米国特許第５，３１
１，４６４号は、ＲＡＭセルからＲＯＭセルを形成する
半導体メモリ・セルを記載している。電源が遮断される
前にＲＡＭセルへ書込まれたデータが保持されてＲＯＭ
タイプの機能性を提供することを保証する回路が提供さ
れる。
【０００９】
【課題を解決するための手段】本発明は、改善された集
積回路デバイスを提供することを目的とする。
積回路デバイスを提供することを目的とする。
【００１０】このように、本発明の望ましい実施の形態
により、カスタマイズ可能なゲート・アレイ部とカスタ
マイズ可能なメモリ部とを含むカスタマイズ可能なゲー
ト・アレイ・デバイスが提供される。
により、カスタマイズ可能なゲート・アレイ部とカスタ
マイズ可能なメモリ部とを含むカスタマイズ可能なゲー
ト・アレイ・デバイスが提供される。
【００１１】カスタマイズ可能なメモリ部は、複数の同
じメモリ・セルと、この複数の同じメモリ・セルをＲＡ
ＭまたはＲＯＭとして選択的に機能することを可能にす
るカスタマイズ可能なメモリ・セル接続とを含むことが
望ましい。
じメモリ・セルと、この複数の同じメモリ・セルをＲＡ
ＭまたはＲＯＭとして選択的に機能することを可能にす
るカスタマイズ可能なメモリ・セル接続とを含むことが
望ましい。
【００１２】付加的に、あるいは代替的に、カスタマイ
ズ可能なメモリ部は、複数の同じメモリ・セルと、この
複数の同じメモリ・セルが選択可能数のポートを介して
動作し得ることを可能にするカスタマイズ可能なメモリ
・セル接続とを含む。
ズ可能なメモリ部は、複数の同じメモリ・セルと、この
複数の同じメモリ・セルが選択可能数のポートを介して
動作し得ることを可能にするカスタマイズ可能なメモリ
・セル接続とを含む。
【００１３】また、カスタマイズ可能なゲート・アレイ
・デバイスは、複数の同じメモリ・セルがＲＡＭまたは
ＲＯＭとして選択的に機能することを可能にするカスタ
マイズ可能なメモリ・セル接続を含むことも望ましい。
・デバイスは、複数の同じメモリ・セルがＲＡＭまたは
ＲＯＭとして選択的に機能することを可能にするカスタ
マイズ可能なメモリ・セル接続を含むことも望ましい。
【００１４】また、本発明の望ましい実施の形態によれ
ば、複数の同じメモリ・セルと、この複数の同じメモリ
・セルが１つ以上のメモリ装置として選択的に機能する
ことを可能にするカスタマイズ可能なメモリ・セル接続
とを含むカスタマイズ可能なメモリ・デバイスも提供さ
れる。
ば、複数の同じメモリ・セルと、この複数の同じメモリ
・セルが１つ以上のメモリ装置として選択的に機能する
ことを可能にするカスタマイズ可能なメモリ・セル接続
とを含むカスタマイズ可能なメモリ・デバイスも提供さ
れる。
【００１５】１つ以上のメモリ装置が、同じタイプの複
数のメモリ装置と、異なるタイプの複数のメモリ装置
と、同じサイズの複数のメモリ装置あるいは異なるサイ
ズの複数のメモリ装置とを含むことが望ましい。
数のメモリ装置と、異なるタイプの複数のメモリ装置
と、同じサイズの複数のメモリ装置あるいは異なるサイ
ズの複数のメモリ装置とを含むことが望ましい。
【００１６】更に、本発明の望ましい実施の形態によれ
ば、複数の同じメモリ・セルと、この複数の同じメモリ
・セルがＲＡＭまたはＲＯＭとして選択的に機能するこ
とを可能にするカスタマイズ可能なメモリ・セル接続と
を含むカスタマイズ可能なメモリ・デバイスが提供され
る。
ば、複数の同じメモリ・セルと、この複数の同じメモリ
・セルがＲＡＭまたはＲＯＭとして選択的に機能するこ
とを可能にするカスタマイズ可能なメモリ・セル接続と
を含むカスタマイズ可能なメモリ・デバイスが提供され
る。
【００１７】本発明の望ましい実施の形態によれば、複
数の同じメモリ・セルと、この複数の同じメモリ・セル
が選択可能なポート数を介して動作可能であることを可
能にするカスタマイズ可能なメモリ・セル接続とを含む
カスタマイズ可能なメモリ・デバイスが更に提供され
る。
数の同じメモリ・セルと、この複数の同じメモリ・セル
が選択可能なポート数を介して動作可能であることを可
能にするカスタマイズ可能なメモリ・セル接続とを含む
カスタマイズ可能なメモリ・デバイスが更に提供され
る。
【００１８】カスタマイズ可能なメモリ・デバイスが、
複数の同じメモリ・セルがＲＡＭまたはＲＯＭとして選
択的に機能することを可能にするカスタマイズ可能なメ
モリ・セル接続をも含むことが望ましい。
複数の同じメモリ・セルがＲＡＭまたはＲＯＭとして選
択的に機能することを可能にするカスタマイズ可能なメ
モリ・セル接続をも含むことが望ましい。
【００１９】カスタマイズ可能なメモリ部が、第１の金
属層まで含むカスタマイズ不能なＣＭＯＳ構造と、この
第１の金属層上に形成されるカスタマイズ可能な少なく
とも第２および第３の金属層とを含むことが望ましい。
属層まで含むカスタマイズ不能なＣＭＯＳ構造と、この
第１の金属層上に形成されるカスタマイズ可能な少なく
とも第２および第３の金属層とを含むことが望ましい。
【００２０】本発明望ましい実施の形態によれば、カス
タマイズ可能な第２および第３の金属層は、メモリ・セ
ル上に形成されたカスタマイズ可能なリンクを含む。
タマイズ可能な第２および第３の金属層は、メモリ・セ
ル上に形成されたカスタマイズ可能なリンクを含む。
【００２１】カスタマイズ可能な第２および第３の金属
層が、メモリ・セルの活性領域上に形成されたカスタマ
イズ可能なリンクを含むことが望ましい。
層が、メモリ・セルの活性領域上に形成されたカスタマ
イズ可能なリンクを含むことが望ましい。
【００２２】本発明の望ましい実施の形態によれば、カ
スタマイズ可能なメモリ部はレーザ加工カスタマイズ可
能である。
スタマイズ可能なメモリ部はレーザ加工カスタマイズ可
能である。
【００２３】カスタマイズ可能なゲート・アレイ部とカ
スタマイズ可能なメモリ部とが共に同じ技術によりカス
タマイズ可能であることが望ましい。
スタマイズ可能なメモリ部とが共に同じ技術によりカス
タマイズ可能であることが望ましい。
【００２４】本発明の望ましい実施の形態によれば、カ
スタマイズ可能なゲート・アレイ部とカスタマイズ可能
なメモリ部とは共にレーザ加工カスタマイズ可能であ
る。
スタマイズ可能なゲート・アレイ部とカスタマイズ可能
なメモリ部とは共にレーザ加工カスタマイズ可能であ
る。
【００２５】カスタマイズ可能なゲート・アレイ部とカ
スタマイズ可能なメモリ部とが共にカスタマイズ可能な
リンクのエッチングによりカスタマイズ可能であること
が望ましい。
スタマイズ可能なメモリ部とが共にカスタマイズ可能な
リンクのエッチングによりカスタマイズ可能であること
が望ましい。
【００２６】本発明の望ましい実施の形態によれば、カ
スタマイズ可能な第２および第３の金属層は選択される
接続を提供する特注構成された金属層を含む。
スタマイズ可能な第２および第３の金属層は選択される
接続を提供する特注構成された金属層を含む。
【００２７】カスタマイズ可能なメモリ部は、選択され
る接続を提供する少なくとも２つの特注構成された金属
層を含むことが望ましい。
る接続を提供する少なくとも２つの特注構成された金属
層を含むことが望ましい。
【００２８】本発明の望ましい実施の形態によれば、カ
スタマイズ可能なゲート・アレイ部とカスタマイズ可能
なメモリ部とは共に選択される接続を提供する少なくと
も２つの特注構成された金属層を含む。
スタマイズ可能なゲート・アレイ部とカスタマイズ可能
なメモリ部とは共に選択される接続を提供する少なくと
も２つの特注構成された金属層を含む。
【００２９】カスタマイズ可能なメモリが少なくとも１
つのカスタマイズ可能なデコーダを含み、カスタマイズ
可能なメモリが少なくとも１つのカスタマイズ可能なデ
ータ・インターフェースを含むことが望ましい。
つのカスタマイズ可能なデコーダを含み、カスタマイズ
可能なメモリが少なくとも１つのカスタマイズ可能なデ
ータ・インターフェースを含むことが望ましい。
【００３０】本発明の望ましい実施の形態によれば、カ
スタマイズ可能なデコーダは２つのアドレス・ポートを
有し、各々がゼロからカウントアップして２つのアドレ
ス・ポートの一方と関連させられる２つの独立的に動作
し得るデコーダ部分へ分割可能である。
スタマイズ可能なデコーダは２つのアドレス・ポートを
有し、各々がゼロからカウントアップして２つのアドレ
ス・ポートの一方と関連させられる２つの独立的に動作
し得るデコーダ部分へ分割可能である。
【００３１】本発明の望ましい実施の形態によれば、カ
スタマイズ可能な集積回路デバイスを生産しカスタマイ
ズする方法もまた提供される。
スタマイズ可能な集積回路デバイスを生産しカスタマイ
ズする方法もまた提供される。
【００３２】本発明については、以降の詳細な記述を図
面に関して参照すれば更によく理解されよう。
面に関して参照すれば更によく理解されよう。
【００３３】
【発明の実施の形態】まず、本発明の望ましい実施の形
態に従って構成され動作するカスタマイズ可能なゲート
・アレイ・デバイスの概略図である図１を参照する。図
１のゲート・アレイは、典型的に、カスタマイズ可能な
セル・アレイ１２と接続される複数のカスタマイズ可能
なメモリ・ブロック１０を含む。望ましくは、デバイス
の周辺には、複数のカスタマイズ可能な入出力セル１４
が配置される。
態に従って構成され動作するカスタマイズ可能なゲート
・アレイ・デバイスの概略図である図１を参照する。図
１のゲート・アレイは、典型的に、カスタマイズ可能な
セル・アレイ１２と接続される複数のカスタマイズ可能
なメモリ・ブロック１０を含む。望ましくは、デバイス
の周辺には、複数のカスタマイズ可能な入出力セル１４
が配置される。
【００３４】カスタマイズ可能なセル・アレイ１２は、
任意の適切なゲート・アレイ・セルのカスタマイズ可能
なアレイでよく、その望ましい実施の形態については、
出願人／譲受人の米国特許第４，９２４，２８７号、同
第４，８７５，９７１号、同第４，９３３，７３８号、
同第５，０４９，９６９号、同第５，２６０，５９７号
および同第５，１１１，２７３号に記載されクレームさ
れている。あるいはまた、またはこの他に、カスタマイ
ズ可能なセル・アレイ１２は、出願人／譲受人の１９９
４年８月１５日出願の米国特許出願第０８／２９０，５
５０号「カスタマイズ可能なロジック・アレイ・デバイ
ス（Ａ Ｃｕｓｔｏｍｉｚａｂｌｅ Ｌｏｇｉｃ Ａｒ
ｒａｙ Ｄｅｖｉｃｅ）」に記載される如き、多数入力
の機能選択可能な論理セルのアレイを含むこともでき
る。前掲の米国特許および米国特許出願の開示は、参考
のため本文に援用される。
任意の適切なゲート・アレイ・セルのカスタマイズ可能
なアレイでよく、その望ましい実施の形態については、
出願人／譲受人の米国特許第４，９２４，２８７号、同
第４，８７５，９７１号、同第４，９３３，７３８号、
同第５，０４９，９６９号、同第５，２６０，５９７号
および同第５，１１１，２７３号に記載されクレームさ
れている。あるいはまた、またはこの他に、カスタマイ
ズ可能なセル・アレイ１２は、出願人／譲受人の１９９
４年８月１５日出願の米国特許出願第０８／２９０，５
５０号「カスタマイズ可能なロジック・アレイ・デバイ
ス（Ａ Ｃｕｓｔｏｍｉｚａｂｌｅ Ｌｏｇｉｃ Ａｒ
ｒａｙ Ｄｅｖｉｃｅ）」に記載される如き、多数入力
の機能選択可能な論理セルのアレイを含むこともでき
る。前掲の米国特許および米国特許出願の開示は、参考
のため本文に援用される。
【００３５】メモリ・ブロック１０、セル・アレイ１２
中のセル、および入出力セル１４の数およびサイズは、
任意の適切な数およびサイズでよい。
中のセル、および入出力セル１４の数およびサイズは、
任意の適切な数およびサイズでよい。
【００３６】次に、本発明の望ましい実施の形態により
構成され動作するカスタマイズ可能なＲＡＭデバイスの
概略図である図２を参照する。図２のデバイスは、図１
の実施の形態において用いられたブロック１０と類似す
るカスタマイズ可能なメモリ・ブロック２０を含むこと
が望ましい。このメモリと関連して、１対のカスタマイ
ズ可能なＸデコーダ２２および２４と、１対のカスタマ
イズ可能なＹデコーダ２６および２８とが設けられるこ
とが望ましい。
構成され動作するカスタマイズ可能なＲＡＭデバイスの
概略図である図２を参照する。図２のデバイスは、図１
の実施の形態において用いられたブロック１０と類似す
るカスタマイズ可能なメモリ・ブロック２０を含むこと
が望ましい。このメモリと関連して、１対のカスタマイ
ズ可能なＸデコーダ２２および２４と、１対のカスタマ
イズ可能なＹデコーダ２６および２８とが設けられるこ
とが望ましい。
【００３７】１対の組をなす入出力セル３０および３２
が、それぞれカスタマイズ可能なインターフェース３４
および３６により、Ｙデコーダ２６および２８の各々に
接続される。代わりに、入出力セル３０および３２の組
はインターフェース３４および３６の一部として組込む
こともできる。１対の組をなす入力セル４０および４２
は、Ｘデコーダ２２および２４の各々に接続されてい
る。
が、それぞれカスタマイズ可能なインターフェース３４
および３６により、Ｙデコーダ２６および２８の各々に
接続される。代わりに、入出力セル３０および３２の組
はインターフェース３４および３６の一部として組込む
こともできる。１対の組をなす入力セル４０および４２
は、Ｘデコーダ２２および２４の各々に接続されてい
る。
【００３８】本発明の望ましい実施の形態によれば、ま
た以下本文において更に詳細に述べるように、図２のデ
バイスは、例えば、複数の単一ポートＲＡＭ、１つ以上
のＲＯＭおよび１つ以上の単一ポートＲＡＭまたは複数
ポートＲＡＭ、あるいはこれらの組合わせの如き、種々
のタイプおよびサイズのメモリを提供することもでき
る。
た以下本文において更に詳細に述べるように、図２のデ
バイスは、例えば、複数の単一ポートＲＡＭ、１つ以上
のＲＯＭおよび１つ以上の単一ポートＲＡＭまたは複数
ポートＲＡＭ、あるいはこれらの組合わせの如き、種々
のタイプおよびサイズのメモリを提供することもでき
る。
【００３９】次に、図１または図２のデバイスのカスタ
マイズ可能なメモリ部の概略図である図３を参照する。
入出力セルが除かれると、図３の回路が図２の回路と同
じものであることが判る。図３において、メモリ・ブロ
ックは参照番号５０で示され、Ｘデコーダは参照番号５
２および５４の各々により示され、Ｙデコーダは参照番
号５６および５８の各々により示され、カスタマイズ可
能なインターフェースは番号６０および６２の各々によ
って示される。
マイズ可能なメモリ部の概略図である図３を参照する。
入出力セルが除かれると、図３の回路が図２の回路と同
じものであることが判る。図３において、メモリ・ブロ
ックは参照番号５０で示され、Ｘデコーダは参照番号５
２および５４の各々により示され、Ｙデコーダは参照番
号５６および５８の各々により示され、カスタマイズ可
能なインターフェースは番号６０および６２の各々によ
って示される。
【００４０】次に、カスタマイズ可能なメモリ・セル・
アレイと、カスタマイズ可能なデコーダ部とを含む図３
の回路のカスタマイズ可能な部分の概略図である図４、
図５および図６を参照する。図３の回路は、簡潔にする
ため図４ないし図６には示されずあるいは本文には述べ
られない付加的なカスタマイズ可能な部分を含んでお
り、これらの付加的な部分の実現は本文の開示により当
業者の技術内に充分に含まれる。
アレイと、カスタマイズ可能なデコーダ部とを含む図３
の回路のカスタマイズ可能な部分の概略図である図４、
図５および図６を参照する。図３の回路は、簡潔にする
ため図４ないし図６には示されずあるいは本文には述べ
られない付加的なカスタマイズ可能な部分を含んでお
り、これらの付加的な部分の実現は本文の開示により当
業者の技術内に充分に含まれる。
【００４１】図４は、メモリ・ブロック５０の部分を示
し、図５および図６は、それぞれＸデコーダ５２および
５４を示している。
し、図５および図６は、それぞれＸデコーダ５２および
５４を示している。
【００４２】次に図４を参照すると、メモリ・ブロック
５０が、それぞれ１対のインバータ７２、７４、ビット
線トランジスタ７６、およびビットＮ線トランジスタ７
８を含む複数の同じカスタマイズ可能なＲＡＭセル７０
を含むことが判る。このメモリ・ブロック５０はまた、
選択線８０、８１と、それぞれＲＡＭセル７０と通信す
るビット線８２およびビットＮ線８３とを含む。
５０が、それぞれ１対のインバータ７２、７４、ビット
線トランジスタ７６、およびビットＮ線トランジスタ７
８を含む複数の同じカスタマイズ可能なＲＡＭセル７０
を含むことが判る。このメモリ・ブロック５０はまた、
選択線８０、８１と、それぞれＲＡＭセル７０と通信す
るビット線８２およびビットＮ線８３とを含む。
【００４３】本発明の望ましい実施の形態によれば、カ
スタマイズ可能なグラウンド接続８４および８５は、ト
ランジスタ７６とインバータ７２への入力との接合点
と、トランジスタ７８とインバータ７４への入力との接
合点８８とにそれぞれ設けられる。これらのカスタマイ
ズ可能なグラウンド接続により、ＲＡＭセル７０をＲＯ
Ｍとしてカスタマイズすることが可能になる。
スタマイズ可能なグラウンド接続８４および８５は、ト
ランジスタ７６とインバータ７２への入力との接合点
と、トランジスタ７８とインバータ７４への入力との接
合点８８とにそれぞれ設けられる。これらのカスタマイ
ズ可能なグラウンド接続により、ＲＡＭセル７０をＲＯ
Ｍとしてカスタマイズすることが可能になる。
【００４４】更に本発明の望ましい実施の形態によれ
ば、カスタマイズ可能なリンク９０および９２が、ここ
では参照番号９４および９６により指示される隣接する
セル７０の接合点８６と接合点８８を接合するようにそ
れぞれ設けられている。リンク９０および９２は、デュ
アル・ポートＲＡＭが設けられる時はそのままであり、
単一ポートＲＡＭまたはＲＯＭが設けられる時は遮断さ
れる。
ば、カスタマイズ可能なリンク９０および９２が、ここ
では参照番号９４および９６により指示される隣接する
セル７０の接合点８６と接合点８８を接合するようにそ
れぞれ設けられている。リンク９０および９２は、デュ
アル・ポートＲＡＭが設けられる時はそのままであり、
単一ポートＲＡＭまたはＲＯＭが設けられる時は遮断さ
れる。
【００４５】更に本発明の望ましい実施の形態によれ
ば、カスタマイズ可能なリンク９８および１００はそれ
ぞれ、ワード選択線８０および８１に沿って設けられ
る。カスタマイズ可能なリンク１０２、１０３、１０４
および１０５はまた、隣接するセル９４の各対と隣接す
るセル９６の各対とを接合するビット線８２とビットＮ
線８３とに沿ってそれぞれ設けられる。
ば、カスタマイズ可能なリンク９８および１００はそれ
ぞれ、ワード選択線８０および８１に沿って設けられ
る。カスタマイズ可能なリンク１０２、１０３、１０４
および１０５はまた、隣接するセル９４の各対と隣接す
るセル９６の各対とを接合するビット線８２とビットＮ
線８３とに沿ってそれぞれ設けられる。
【００４６】カスタマイズ可能なリンク９８ないし１０
５は、ＲＡＭまたはＲＯＭのサイズを決定することを可
能にする。これらのリンクがそのままであると、これら
リンクは種々のセル７０を相互接続してマルチ・セルＲ
ＯＭまたはＲＡＭを作る。
５は、ＲＡＭまたはＲＯＭのサイズを決定することを可
能にする。これらのリンクがそのままであると、これら
リンクは種々のセル７０を相互接続してマルチ・セルＲ
ＯＭまたはＲＡＭを作る。
【００４７】更に本発明の望ましい実施の形態によれ
ば、カスタマイズ可能なリンク１０７および１０８が、
メモリ・ブロック５０の外側に、且つ、それぞれＸデコ
ーダ２２および２４に隣接するセル７０のアレイの両側
にワード選択線８０および８１に沿って設けられる。リ
ンク１０７、１０８の両方がそのままであるかあるいは
一方または両方が遮断されると、これらリンクは単一ポ
ートＲＡＭ、ＲＯＭあるいはデュアル・ポートＲＡＭを
画定する。
ば、カスタマイズ可能なリンク１０７および１０８が、
メモリ・ブロック５０の外側に、且つ、それぞれＸデコ
ーダ２２および２４に隣接するセル７０のアレイの両側
にワード選択線８０および８１に沿って設けられる。リ
ンク１０７、１０８の両方がそのままであるかあるいは
一方または両方が遮断されると、これらリンクは単一ポ
ートＲＡＭ、ＲＯＭあるいはデュアル・ポートＲＡＭを
画定する。
【００４８】次に、カスタマイズ可能なＸデコーダ５２
の部分を示す図５を参照する。複数のアドレス線１１０
が設けられる。図示された実施の形態においては、Ａ０
Ｌ、Ａ１Ｌ、Ａ０ＲおよびＡ１Ｒで示される合計４つの
デコーダ・アドレス入力１１２と、参照番号１１４、１
１６、１１８および１２０で示される４つの線部分とを
有する２つの復号済みアドレス線が設けられる。
の部分を示す図５を参照する。複数のアドレス線１１０
が設けられる。図示された実施の形態においては、Ａ０
Ｌ、Ａ１Ｌ、Ａ０ＲおよびＡ１Ｒで示される合計４つの
デコーダ・アドレス入力１１２と、参照番号１１４、１
１６、１１８および１２０で示される４つの線部分とを
有する２つの復号済みアドレス線が設けられる。
【００４９】各デコーダ・アドレス入力１１２から、非
反転アドレス線部分が直接延びており、また、複数の隔
てられたカスタマイズ可能なリンク１２２が設けられ
る。各デコーダ・アドレス入力１１２にはインバータ１
２４が設けられ、その下流側に反転アドレス線部分が延
び、この部分にも複数の隔てられたカスタマイズ可能な
リンク１２２が設けられる。
反転アドレス線部分が直接延びており、また、複数の隔
てられたカスタマイズ可能なリンク１２２が設けられ
る。各デコーダ・アドレス入力１１２にはインバータ１
２４が設けられ、その下流側に反転アドレス線部分が延
び、この部分にも複数の隔てられたカスタマイズ可能な
リンク１２２が設けられる。
【００５０】左右のデコーダ・アドレス入力１１２間に
反転対称性（ｉｎｖｅｒｓｅ ｓｙｍｍｅｔｒｙ）が与
えられ、その結果、所与の左側のデコーダ・アドレス入
力１１２の各非反転アドレス線部分が所与の右側のデコ
ーダ・アドレス入力１１２の反転アドレス線部分を構成
し、またその逆であることが、本発明の特徴である。同
様に、所与の左側のデコーダ・アドレス入力１１２の各
反転アドレス線部分が所与の右側のデコーダ・アドレス
入力１１２の非反転アドレス線部分を構成し、またその
逆である。
反転対称性（ｉｎｖｅｒｓｅ ｓｙｍｍｅｔｒｙ）が与
えられ、その結果、所与の左側のデコーダ・アドレス入
力１１２の各非反転アドレス線部分が所与の右側のデコ
ーダ・アドレス入力１１２の反転アドレス線部分を構成
し、またその逆であることが、本発明の特徴である。同
様に、所与の左側のデコーダ・アドレス入力１１２の各
反転アドレス線部分が所与の右側のデコーダ・アドレス
入力１１２の非反転アドレス線部分を構成し、またその
逆である。
【００５１】典型的には４つの、ここでは参照番号１３
０、１３２、１３４および１３６で示される複数のＡＮ
Ｄゲートに対する入力が、異なる対のアドレス線部分に
接続される。ＡＮＤゲート１３０は典型的にはアドレス
線部分１１６、１２０に接続され、ＡＮＤゲート１３２
は典型的にはアドレス線部分１１６、１１８に接続さ
れ、ＡＮＤゲート１３４は典型的にはアドレス線部分１
１４、１２０に接続され、ＡＮＤゲート１３６は典型的
にはアドレス線部分１１４、１１８に接続される。
０、１３２、１３４および１３６で示される複数のＡＮ
Ｄゲートに対する入力が、異なる対のアドレス線部分に
接続される。ＡＮＤゲート１３０は典型的にはアドレス
線部分１１６、１２０に接続され、ＡＮＤゲート１３２
は典型的にはアドレス線部分１１６、１１８に接続さ
れ、ＡＮＤゲート１３４は典型的にはアドレス線部分１
１４、１２０に接続され、ＡＮＤゲート１３６は典型的
にはアドレス線部分１１４、１１８に接続される。
【００５２】ＡＮＤゲート１３０ないし１３６の出力
は、図４に示されるように、Ｗ０Ｍ、Ｗ１Ｍ、Ｗ２Ｍお
よびＷ３Ｍで示され、それぞれ４対のメモリ・セル７０
のワード選択線８０および８１へ供給される。
は、図４に示されるように、Ｗ０Ｍ、Ｗ１Ｍ、Ｗ２Ｍお
よびＷ３Ｍで示され、それぞれ４対のメモリ・セル７０
のワード選択線８０および８１へ供給される。
【００５３】図５のＸデコーダが、前記の反転対称性に
よりゼロからカウントアップする１つまたは２つのデコ
ーダを構成するように、カスタマイズ可能なリンク１２
２においてレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法によってカスタマイズ可能である
ことが本発明の特徴である。２つのデコーダが生成され
るならば、これらはそれぞれ１出力ないし３出力のＡＮ
Ｄゲートを有する。
よりゼロからカウントアップする１つまたは２つのデコ
ーダを構成するように、カスタマイズ可能なリンク１２
２においてレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法によってカスタマイズ可能である
ことが本発明の特徴である。２つのデコーダが生成され
るならば、これらはそれぞれ１出力ないし３出力のＡＮ
Ｄゲートを有する。
【００５４】次に、Ｘデコーダ５４を示す図６を参照す
る。Ｘデコーダ５４は図５に示されるＸデコーダ５２と
実質的に同じであり、同じように指示される同じ要素を
持つ。唯一つの相違は、アドレス入力がＡ０Ｔ、Ａ１
Ｔ、Ａ０ＢおよびＡ１Ｂで示され、ＡＮＤゲートの出力
がここではＷ０Ｎ、Ｗ１Ｎ、Ｗ２ＮおよびＷ３Ｎで示さ
れることである。
る。Ｘデコーダ５４は図５に示されるＸデコーダ５２と
実質的に同じであり、同じように指示される同じ要素を
持つ。唯一つの相違は、アドレス入力がＡ０Ｔ、Ａ１
Ｔ、Ａ０ＢおよびＡ１Ｂで示され、ＡＮＤゲートの出力
がここではＷ０Ｎ、Ｗ１Ｎ、Ｗ２ＮおよびＷ３Ｎで示さ
れることである。
【００５５】ＡＮＤゲートの出力Ｗ０Ｎ、Ｗ１Ｎ、Ｗ２
ＮおよびＷ３Ｎは、図４に示されるように、それぞれ４
対のメモリ・セル７０のワード選択線８０、８１へ供給
される。
ＮおよびＷ３Ｎは、図４に示されるように、それぞれ４
対のメモリ・セル７０のワード選択線８０、８１へ供給
される。
【００５６】次に、図４の回路と対応する望ましいレイ
アウトを明示する図７および図８を参照する。図７は、
メモリ・セル・アレイの部分を示す図４の該当部分と略
々対応している。拡散層は参照番号２００により示さ
れ、ポリシリコン層は参照番号２０２によって示され
る。第１の金属層は参照番号２０４により示され、第１
の金属層のＶＳＳ線は参照番号２０５によって特定的に
示される。コンタクトは参照番号２０６によって示さ
れ、バイア１ｓは参照番号２０８によって示される。カ
スタマイズ・リンクの全体的位置は参照番号２１０によ
って示される。
アウトを明示する図７および図８を参照する。図７は、
メモリ・セル・アレイの部分を示す図４の該当部分と略
々対応している。拡散層は参照番号２００により示さ
れ、ポリシリコン層は参照番号２０２によって示され
る。第１の金属層は参照番号２０４により示され、第１
の金属層のＶＳＳ線は参照番号２０５によって特定的に
示される。コンタクトは参照番号２０６によって示さ
れ、バイア１ｓは参照番号２０８によって示される。カ
スタマイズ・リンクの全体的位置は参照番号２１０によ
って示される。
【００５７】次に、図７に示された構造上に形成される
カスタマイズ可能な第２および第３の金属層のレイアウ
トであって、メモリ・セルの活性領域上に形成されるカ
スタマイズ可能なリンクを含むレイアウトの概略図であ
る図８を参照する。第２の金属層は、参照番号２１２に
より示され、第３の金属層は参照番号２１４によって示
される。第３の金属層のＶＤＤ線は、参照番号２１５に
よって特定的に示される。バイア１ｓは参照番号２１６
により示され、バイア２ｓは参照番号２１８によって示
される。カスタマイズ・リンクの全体的位置は参照番号
２２０により示され、図４に関して先に述べた特定のリ
ンクは図８において同じ参照番号で示される。
カスタマイズ可能な第２および第３の金属層のレイアウ
トであって、メモリ・セルの活性領域上に形成されるカ
スタマイズ可能なリンクを含むレイアウトの概略図であ
る図８を参照する。第２の金属層は、参照番号２１２に
より示され、第３の金属層は参照番号２１４によって示
される。第３の金属層のＶＤＤ線は、参照番号２１５に
よって特定的に示される。バイア１ｓは参照番号２１６
により示され、バイア２ｓは参照番号２１８によって示
される。カスタマイズ・リンクの全体的位置は参照番号
２２０により示され、図４に関して先に述べた特定のリ
ンクは図８において同じ参照番号で示される。
【００５８】次に、図５または図６の回路と対応する望
ましいレイアウトの各部を示す図９および図１０を参照
する。ここで図９は第１の金属層まで含むカスタマイズ
不能なＣＭＯＳ構造のレイアウトの概略図であり、図１
０はカスタマイズ可能なリンクを含む図９に示された構
造上に形成されるカスタマイズ可能な第２および第３の
金属層のレイアウトの概略図である。
ましいレイアウトの各部を示す図９および図１０を参照
する。ここで図９は第１の金属層まで含むカスタマイズ
不能なＣＭＯＳ構造のレイアウトの概略図であり、図１
０はカスタマイズ可能なリンクを含む図９に示された構
造上に形成されるカスタマイズ可能な第２および第３の
金属層のレイアウトの概略図である。
【００５９】図９において、拡散層は参照番号２５０に
より示され、ポリシリコン層は参照番号２５２によって
示される。第１の金属層は参照番号２５４により示され
る。コンタクトは参照番号２５６により示され、バイア
１ｓは参照番号２５８によって示される。カスタマイズ
・リンクの全体的位置は参照番号２６０によって示され
ている。
より示され、ポリシリコン層は参照番号２５２によって
示される。第１の金属層は参照番号２５４により示され
る。コンタクトは参照番号２５６により示され、バイア
１ｓは参照番号２５８によって示される。カスタマイズ
・リンクの全体的位置は参照番号２６０によって示され
ている。
【００６０】図１０において、第２の金属層は参照番号
２６２により示され、第３の金属層は参照番号２６３に
よって示される。第３の金属層のＶＤＤ線は参照番号２
６４により特に示され、第３の金属層のＶＳＳ線は参照
番号２６５によって特に示される。バイア１ｓは参照番
号２６６により示され、バイア２ｓは参照番号２６８に
よって示される。カスタマイズ・リンクの全体的位置は
参照番号２７０により示され、図４ないし図６に関して
先に述べた特定のリンクは図１０において同じ参照番号
によって示されている。
２６２により示され、第３の金属層は参照番号２６３に
よって示される。第３の金属層のＶＤＤ線は参照番号２
６４により特に示され、第３の金属層のＶＳＳ線は参照
番号２６５によって特に示される。バイア１ｓは参照番
号２６６により示され、バイア２ｓは参照番号２６８に
よって示される。カスタマイズ・リンクの全体的位置は
参照番号２７０により示され、図４ないし図６に関して
先に述べた特定のリンクは図１０において同じ参照番号
によって示されている。
【００６１】次に、４ワード×２ビットの単一ポートＲ
ＡＭを作るためレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法によりカスタマイズされた、
図４、図５および図６においてそれぞれ示される部分の
概略図である図１１、図１２および図１３を参照する。
ＡＭを作るためレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法によりカスタマイズされた、
図４、図５および図６においてそれぞれ示される部分の
概略図である図１１、図１２および図１３を参照する。
【００６２】図１１において、各対の隣接するセルにお
けるリンク３００、３０２、３０４、３０６、３０８、
３１０、３１２、３１４および３１６が切断されている
ことが示される。更に、ビット線８２およびビットＮ線
８３に沿ったリンク３２０、３２２、３２４および３２
６もまた切断されている。
けるリンク３００、３０２、３０４、３０６、３０８、
３１０、３１２、３１４および３１６が切断されている
ことが示される。更に、ビット線８２およびビットＮ線
８３に沿ったリンク３２０、３２２、３２４および３２
６もまた切断されている。
【００６３】図１２および図１３において、リンク３３
０、３３２、３３４および３３６が切断されている。図
１３のデコーダは冗長的であり、その入力は固定値を持
つ。図１２のデコーダは、図１１の実施の形態に対する
Ｘデコーダを構成している。
０、３３２、３３４および３３６が切断されている。図
１３のデコーダは冗長的であり、その入力は固定値を持
つ。図１２のデコーダは、図１１の実施の形態に対する
Ｘデコーダを構成している。
【００６４】次に、４ワード×２ビットの単一ポートＲ
ＡＭのメモリ部を作るためのレーザ除去法、エッチング
あるいはカスタマイズされた金属蒸着法などによるカス
タマイズ後の図８のレイアウトである図１４を参照す
る。切断されたリンクは、図１１に用いたのと同じ参照
番号によって識別される。
ＡＭのメモリ部を作るためのレーザ除去法、エッチング
あるいはカスタマイズされた金属蒸着法などによるカス
タマイズ後の図８のレイアウトである図１４を参照す
る。切断されたリンクは、図１１に用いたのと同じ参照
番号によって識別される。
【００６５】次に、４ワード×２ビットの単一ポートＲ
ＡＭのデコーダ部分を作るためレーザ除去法、エッチン
グあるいはカスタマイズされた金属蒸着法などによるカ
スタマイズ後の図１０のレイアウトの図である図１５お
よび図１６を参照する。
ＡＭのデコーダ部分を作るためレーザ除去法、エッチン
グあるいはカスタマイズされた金属蒸着法などによるカ
スタマイズ後の図１０のレイアウトの図である図１５お
よび図１６を参照する。
【００６６】図１５は、図１２の回路と対応するデコー
ダを示している。切断されたリンクは、図１２に用いた
のと同じ参照番号によって識別される。
ダを示している。切断されたリンクは、図１２に用いた
のと同じ参照番号によって識別される。
【００６７】図１６は、図１３の回路と対応する冗長デ
コーダを示している。切断されたリンク３３０、３３
２、３３４および３３６は、図１３に用いたのと同じ参
照番号によって識別される。切断されたリンク３１４、
３１６は、図１１に用いたのと同じ参照番号によって識
別される。
コーダを示している。切断されたリンク３３０、３３
２、３３４および３３６は、図１３に用いたのと同じ参
照番号によって識別される。切断されたリンク３１４、
３１６は、図１１に用いたのと同じ参照番号によって識
別される。
【００６８】次に、２つの２ワード×２ビットの単一ポ
ートＲＡＭを作るためレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法によりカスタマイズさ
れた図４、図５および図６に示された部分の概略図であ
る図１７、図１８および図１９を参照する。
ートＲＡＭを作るためレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法によりカスタマイズさ
れた図４、図５および図６に示された部分の概略図であ
る図１７、図１８および図１９を参照する。
【００６９】図１７において、各対の隣接するセルにお
けるリンク３５０、３５２、３５４、３５６、３５８、
３６０、３６２、３６４および３６６が切断されている
ことが判る。更に、ビット線８２およびビットＮ線８３
に沿ったリンク３８０、３８２、３８４および３８６も
また切断され、個々のＲＡＭを画定するため対の隣接す
るＲＡＭセル７０どうしを分離する。
けるリンク３５０、３５２、３５４、３５６、３５８、
３６０、３６２、３６４および３６６が切断されている
ことが判る。更に、ビット線８２およびビットＮ線８３
に沿ったリンク３８０、３８２、３８４および３８６も
また切断され、個々のＲＡＭを画定するため対の隣接す
るＲＡＭセル７０どうしを分離する。
【００７０】図１８および図１９において、リンク３９
０、３９２、３９４および３９６が切断されている。、
図１９のデコーダは冗長的であり、その入力は固定値を
有する。図１８のデコーダは、図１７の実施の形態に対
する２つのＸデコーダを構成している。
０、３９２、３９４および３９６が切断されている。、
図１９のデコーダは冗長的であり、その入力は固定値を
有する。図１８のデコーダは、図１７の実施の形態に対
する２つのＸデコーダを構成している。
【００７１】次に、２つの２ワード×２ビットの単一ポ
ートＲＡＭのメモリ部を作るためのレーザ除去法、エッ
チングあるいはカスタマイズされた金属蒸着法などによ
るカスタマイズ後の図８のレイアウトである図２０を参
照する。切断されたリンクは、図１７に用いたのと同じ
参照番号によって識別される。
ートＲＡＭのメモリ部を作るためのレーザ除去法、エッ
チングあるいはカスタマイズされた金属蒸着法などによ
るカスタマイズ後の図８のレイアウトである図２０を参
照する。切断されたリンクは、図１７に用いたのと同じ
参照番号によって識別される。
【００７２】次に、２つの２ワード×２ビットの単一ポ
ートＲＡＭのデコーダ部分を作るためレーザ除去法、エ
ッチングあるいはカスタマイズされた金属蒸着法などに
よるカスタマイズ後の図１０のレイアウトである図２１
および図２２を参照する。
ートＲＡＭのデコーダ部分を作るためレーザ除去法、エ
ッチングあるいはカスタマイズされた金属蒸着法などに
よるカスタマイズ後の図１０のレイアウトである図２１
および図２２を参照する。
【００７３】図２１は、図１８の回路と対応するデコー
ダを示している。切断されたリンクは、図１８に用いた
のと同じ参照番号によって識別される。
ダを示している。切断されたリンクは、図１８に用いた
のと同じ参照番号によって識別される。
【００７４】図２２は、図１９の回路と対応する冗長デ
コーダを示している。切断されたリンク３９０、３９
２、３９４および３９６は、図１９に用いたのと同じ参
照番号によって識別される。切断されたリンク３６４お
よび３６６は、図１７に用いたのと同じ参照番号によっ
て識別される。
コーダを示している。切断されたリンク３９０、３９
２、３９４および３９６は、図１９に用いたのと同じ参
照番号によって識別される。切断されたリンク３６４お
よび３６６は、図１７に用いたのと同じ参照番号によっ
て識別される。
【００７５】次に、２つの２ワード×１ビットのデュア
ル・ポートＲＡＭを作るためレーザ除去法、エッチング
あるいはカスタマイズされた金属蒸着法によりカスタマ
イズされた図４、図５および図６に示された部分の概略
図である図２３、図２４および図２５を参照する。
ル・ポートＲＡＭを作るためレーザ除去法、エッチング
あるいはカスタマイズされた金属蒸着法によりカスタマ
イズされた図４、図５および図６に示された部分の概略
図である図２３、図２４および図２５を参照する。
【００７６】図２３において、各対の隣接するセルにお
けるリンク４００、４０２、４０４、４０６、４０８、
４１０、４１２および４１４が切断されていることが判
る。更に、ビット線８２およびビットＮ線８３に沿った
リンク４３０、４３２、４３４および４３６もまた切断
され、個々のＲＡＭを画定するため隣接するＲＡＭセル
７０の対どうしを分離する。
けるリンク４００、４０２、４０４、４０６、４０８、
４１０、４１２および４１４が切断されていることが判
る。更に、ビット線８２およびビットＮ線８３に沿った
リンク４３０、４３２、４３４および４３６もまた切断
され、個々のＲＡＭを画定するため隣接するＲＡＭセル
７０の対どうしを分離する。
【００７７】図２４および図２５において、リンク４４
０、４４２、４４４および４４６が切断されて、各デコ
ーダは２つの別個のデコーダとして機能する。
０、４４２、４４４および４４６が切断されて、各デコ
ーダは２つの別個のデコーダとして機能する。
【００７８】次に、２つの２ワード×１ビットのデュア
ル・ポートＲＡＭのメモリ部を作るためレーザ除去法、
エッチングあるいはカスタマイズされた金属蒸着法など
によるカスタマイズ後の図８のレイアウトである図２６
を参照する。切断されたリンクは、図２３に用いたのと
同じ参照番号によって識別される。
ル・ポートＲＡＭのメモリ部を作るためレーザ除去法、
エッチングあるいはカスタマイズされた金属蒸着法など
によるカスタマイズ後の図８のレイアウトである図２６
を参照する。切断されたリンクは、図２３に用いたのと
同じ参照番号によって識別される。
【００７９】次に、２つの２ワード×１ビットのデュア
ル・ポートＲＡＭに対するデコーダを作るためのレーザ
除去法、エッチングあるいはカスタマイズされた金属蒸
着法などによるカスタマイズ後の図１０のレイアウトで
ある図２７および図２８を参照する。図１０に示された
構成を持つ２つのデコーダが用いられており、各デコー
ダの１つの部分が２つのデュアル・ポートＲＡＭの各ポ
ートと共に用いられる。
ル・ポートＲＡＭに対するデコーダを作るためのレーザ
除去法、エッチングあるいはカスタマイズされた金属蒸
着法などによるカスタマイズ後の図１０のレイアウトで
ある図２７および図２８を参照する。図１０に示された
構成を持つ２つのデコーダが用いられており、各デコー
ダの１つの部分が２つのデュアル・ポートＲＡＭの各ポ
ートと共に用いられる。
【００８０】図２７は、図２４の回路と対応するデコー
ダを示す。切断されたリンク４４０、４４２、４４４お
よび４４６は、図２４に用いたのと同じ参照番号によっ
て識別される。切断されたリンク４１２は、図２３に用
いたのと同じ参照番号によって識別される。
ダを示す。切断されたリンク４４０、４４２、４４４お
よび４４６は、図２４に用いたのと同じ参照番号によっ
て識別される。切断されたリンク４１２は、図２３に用
いたのと同じ参照番号によって識別される。
【００８１】図２８は、図２５の回路と対応するデコー
ダを示している。切断されたリンク４４０、４４２、４
４４および４４６は、図２５に用いたのと同じ参照番号
によって識別される。切断されたリンク４１４は、図２
３に用いたのと同じ同じ参照番号によって識別される。
ダを示している。切断されたリンク４４０、４４２、４
４４および４４６は、図２５に用いたのと同じ参照番号
によって識別される。切断されたリンク４１４は、図２
３に用いたのと同じ同じ参照番号によって識別される。
【００８２】次に、２つの２ワード×２ビットのＲＯＭ
を作るためレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法によりカスタマイズされた図４、
図５および図６に示された部分の概略図である図２９、
図３０、図３１を参照する。
を作るためレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法によりカスタマイズされた図４、
図５および図６に示された部分の概略図である図２９、
図３０、図３１を参照する。
【００８３】図２９において、各対の隣接するセルにお
けるリンク４５０、４５２、４５４、４５６、４５８、
４６０および４６２が切断されていることが判る。更
に、ビット線８２およびビットＮ線８３に沿ったリンク
４８０、４８２、４８４および４８６もまた切断され、
個々のＲＯＭを画定するため対の隣接するＲＡＭセル７
０どうしを分離する。
けるリンク４５０、４５２、４５４、４５６、４５８、
４６０および４６２が切断されていることが判る。更
に、ビット線８２およびビットＮ線８３に沿ったリンク
４８０、４８２、４８４および４８６もまた切断され、
個々のＲＯＭを画定するため対の隣接するＲＡＭセル７
０どうしを分離する。
【００８４】図３０および図３１において、リンク４９
０、４９２、４９４および４９６が切断されている。図
３１のデコーダは冗長的であり、その入力は固定値を持
つ。図３０のデコーダは、図２９の実施の形態に対する
２つのＸデコーダを構成している。
０、４９２、４９４および４９６が切断されている。図
３１のデコーダは冗長的であり、その入力は固定値を持
つ。図３０のデコーダは、図２９の実施の形態に対する
２つのＸデコーダを構成している。
【００８５】次に、２つの２ワード×２ビットのＲＯＭ
のメモリ部を作るためのレーザ除去法、エッチングまた
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図８のレイアウトである図３２を参照する。切断
されたリンクは、図２９に用いたのと同じ参照番号によ
って識別される。
のメモリ部を作るためのレーザ除去法、エッチングまた
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図８のレイアウトである図３２を参照する。切断
されたリンクは、図２９に用いたのと同じ参照番号によ
って識別される。
【００８６】次に、２つの２ワード×２ビットのＲＯＭ
を作るためのレーザ除去法、エッチングあるいはカスタ
マイズされた金属蒸着法などによるカスタマイズ後の図
１０のレイアウトである図３３および図３４を参照す
る。
を作るためのレーザ除去法、エッチングあるいはカスタ
マイズされた金属蒸着法などによるカスタマイズ後の図
１０のレイアウトである図３３および図３４を参照す
る。
【００８７】図３３は、図３０の回路と対応するデコー
ダを示している。切断されたリンクは、図３０に用いた
のと同じ参照番号によって識別される。
ダを示している。切断されたリンクは、図３０に用いた
のと同じ参照番号によって識別される。
【００８８】図３４は、図３１の回路と対応する冗長デ
コーダを示している。切断されたリンク４９０、４９
２、４９４および４９６は、図３１に用いたのと同じ参
照番号によって識別される。切断されたリンク４６０お
よび４６２は、図２９に用いたのと同じ参照番号によっ
て識別される。
コーダを示している。切断されたリンク４９０、４９
２、４９４および４９６は、図３１に用いたのと同じ参
照番号によって識別される。切断されたリンク４６０お
よび４６２は、図２９に用いたのと同じ参照番号によっ
て識別される。
【００８９】次に、２ワード×２ビットの単一ポートＲ
ＡＭおよび２ワード×２ビットのＲＯＭを作るためレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法によりカスタマイズされた図４、図５および図６
において示された部分の概略図である図３５、図３６お
よび図３７を参照する。
ＡＭおよび２ワード×２ビットのＲＯＭを作るためレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法によりカスタマイズされた図４、図５および図６
において示された部分の概略図である図３５、図３６お
よび図３７を参照する。
【００９０】図３５において、各対の隣接セルにおける
リンク５５０、５５２、５５４、５５６、５５８、５６
０、５６２、５６４および５６６はＲＡＭセルの対５６
９および５７０において切断され、これらの対は２ワー
ド×２ビットの単一ポートＲＡＭを画定する。各対の隣
接セルにおけるリンク５５２、５５４、５５６、５６
０、５６２、５６４および５６６はＲＡＭセルの対５７
１および５７２において切断され、これらの対は２ワー
ド×２ビットのＲＯＭを画定する。更に、ビット線８２
およびビットＮ線８３に沿ったリンク５８０、５８２、
５８４および５８６もまた切断され、対の隣接するＲＡ
Ｍセル７０どうしを分離して個々のメモリを画定する。
リンク５５０、５５２、５５４、５５６、５５８、５６
０、５６２、５６４および５６６はＲＡＭセルの対５６
９および５７０において切断され、これらの対は２ワー
ド×２ビットの単一ポートＲＡＭを画定する。各対の隣
接セルにおけるリンク５５２、５５４、５５６、５６
０、５６２、５６４および５６６はＲＡＭセルの対５７
１および５７２において切断され、これらの対は２ワー
ド×２ビットのＲＯＭを画定する。更に、ビット線８２
およびビットＮ線８３に沿ったリンク５８０、５８２、
５８４および５８６もまた切断され、対の隣接するＲＡ
Ｍセル７０どうしを分離して個々のメモリを画定する。
【００９１】図３６および図３７において、リンク５９
０、５９２、５９４および５９６が切断される。図３７
のデコーダは冗長的であり、その入力は固定される。図
３６のデコーダは、図３５の実施の形態に対する２つの
Ｘデコーダを構成している。
０、５９２、５９４および５９６が切断される。図３７
のデコーダは冗長的であり、その入力は固定される。図
３６のデコーダは、図３５の実施の形態に対する２つの
Ｘデコーダを構成している。
【００９２】次に、２ワード×２ビットの単一ポートＲ
ＡＭおよび２ワード×２ビットのＲＯＭのメモリ部を作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図８の
レイアウトである図３８を参照する。切断されたリンク
は、図３５に用いたのと同じ参照番号によって識別され
る。
ＡＭおよび２ワード×２ビットのＲＯＭのメモリ部を作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図８の
レイアウトである図３８を参照する。切断されたリンク
は、図３５に用いたのと同じ参照番号によって識別され
る。
【００９３】次に、２ワード×２ビットの単一ポートＲ
ＡＭおよび２ワード×２ビットのＲＯＭのデコーダ部分
を作るためのレーザ除去法、エッチングあるいはカスタ
マイズされた金属蒸着法などによるカスタマイズ後の図
１０のレイアウトである図３９および図４０を参照す
る。
ＡＭおよび２ワード×２ビットのＲＯＭのデコーダ部分
を作るためのレーザ除去法、エッチングあるいはカスタ
マイズされた金属蒸着法などによるカスタマイズ後の図
１０のレイアウトである図３９および図４０を参照す
る。
【００９４】図３９は、図３６の回路と対応するデコー
ダを示している。切断されたリンクは、図３６に用いた
のと同じ参照番号によって識別される。
ダを示している。切断されたリンクは、図３６に用いた
のと同じ参照番号によって識別される。
【００９５】図４０は、図３７の回路と対応する冗長デ
コーダを示している。切断されたリンク５９０、５９
２、５９４および５９６は、図３７に用いたのと同じ参
照番号によって識別される。切断されたリンク５６４お
よび５６６は、図３５に用いたのと同じ参照番号によっ
て識別される。
コーダを示している。切断されたリンク５９０、５９
２、５９４および５９６は、図３７に用いたのと同じ参
照番号によって識別される。切断されたリンク５６４お
よび５６６は、図３５に用いたのと同じ参照番号によっ
て識別される。
【００９６】次に、１つの２ワード×１ビットのＲＯ
Ｍ、１つの２ワード×１ビットの単一ポートＲＡＭおよ
び１つの２ワード×２ビットの単一ポートＲＡＭを作る
ためレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法によりカスタマイズされた図４、図５お
よび図６に示された部分の概略図である図４１、図４２
および図４３を参照する。
Ｍ、１つの２ワード×１ビットの単一ポートＲＡＭおよ
び１つの２ワード×２ビットの単一ポートＲＡＭを作る
ためレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法によりカスタマイズされた図４、図５お
よび図６に示された部分の概略図である図４１、図４２
および図４３を参照する。
【００９７】図４１において、リンク６００、６０２、
６０４、６０６、６０８、６１０、６１２、６１４およ
び６１５はＲＡＭセルの対６２６および６２７において
切断される。リンク６１６、６１７、６１８、６１９、
６２０、６２１、６２２、６２３および６２４はＲＡＭ
セルの対６２８および６２９において切断される。更
に、ビット線８２およびビットＮ線８３に沿ったリンク
６３０、６３２、６３４および６３６もまた切断され、
対の隣接するＲＡＭセル７０どうしを分離して、個々の
メモリを画定する。
６０４、６０６、６０８、６１０、６１２、６１４およ
び６１５はＲＡＭセルの対６２６および６２７において
切断される。リンク６１６、６１７、６１８、６１９、
６２０、６２１、６２２、６２３および６２４はＲＡＭ
セルの対６２８および６２９において切断される。更
に、ビット線８２およびビットＮ線８３に沿ったリンク
６３０、６３２、６３４および６３６もまた切断され、
対の隣接するＲＡＭセル７０どうしを分離して、個々の
メモリを画定する。
【００９８】図４２および図４３において、リンク６４
０、６４２、６４４および６４６が切断される。図４２
のデコーダは２つの別個のデコーダとして機能するが、
図４３のデコーダは、その入力が固定される１つのデコ
ーダ６４８と冗長デコーダ６４９とを提供する。
０、６４２、６４４および６４６が切断される。図４２
のデコーダは２つの別個のデコーダとして機能するが、
図４３のデコーダは、その入力が固定される１つのデコ
ーダ６４８と冗長デコーダ６４９とを提供する。
【００９９】次に、１つの２ワード×１ビットのＲＯＭ
と、１つの２ワード×１ビットの単一ポートＲＡＭと、
１つの２ワード×２ビットの単一ポートＲＡＭのメモリ
部を作るためのレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法などによるカスタマイズ後の
図８のレイアウトである図４４を参照する。切断された
リンクは、図４１に用いたのと同じ参照番号によって識
別される。
と、１つの２ワード×１ビットの単一ポートＲＡＭと、
１つの２ワード×２ビットの単一ポートＲＡＭのメモリ
部を作るためのレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法などによるカスタマイズ後の
図８のレイアウトである図４４を参照する。切断された
リンクは、図４１に用いたのと同じ参照番号によって識
別される。
【０１００】次に、１つの２ワード×１ビットのＲＯＭ
と、１つの２ワード×１ビットの単一ポートＲＡＭと、
１つの２ワード×２ビットの単一ポートＲＡＭに対する
デコーダを作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトである図４５および図４６を
参照する。図１０に示された構成を持つ２つのデコーダ
が用いられており、一方のデコーダの２つの部分は２ワ
ード×２ビットの単一ポートＲＡＭと２ワード×１ビッ
トの単一ポートＲＡＭと共に用いられ、他方のデコーダ
の一方の部分はＲＯＭに対して用いられる。他方のデコ
ーダの他方の部分は冗長であり、その入力は固定されて
いる。
と、１つの２ワード×１ビットの単一ポートＲＡＭと、
１つの２ワード×２ビットの単一ポートＲＡＭに対する
デコーダを作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトである図４５および図４６を
参照する。図１０に示された構成を持つ２つのデコーダ
が用いられており、一方のデコーダの２つの部分は２ワ
ード×２ビットの単一ポートＲＡＭと２ワード×１ビッ
トの単一ポートＲＡＭと共に用いられ、他方のデコーダ
の一方の部分はＲＯＭに対して用いられる。他方のデコ
ーダの他方の部分は冗長であり、その入力は固定されて
いる。
【０１０１】図４５は、図４２の回路と対応するデコー
ダを示している。切断されたリンク６４０、６４２、６
４４および６４６は、図４２に用いたのと同じ参照番号
によって識別される。切断されたリンク６１４は、図４
１に用いたのと同じ参照番号によって識別される。
ダを示している。切断されたリンク６４０、６４２、６
４４および６４６は、図４２に用いたのと同じ参照番号
によって識別される。切断されたリンク６１４は、図４
１に用いたのと同じ参照番号によって識別される。
【０１０２】図４６は、図４３の回路と対応するデコー
ダを示している。切断されたリンク６４０、６４２、６
４４および６４６は、図４３に用いたのと同じ参照番号
によって識別される。切断されたリンク６１５、６２３
および６２４は、図４１に用いたのと同じ参照番号によ
って識別される。
ダを示している。切断されたリンク６４０、６４２、６
４４および６４６は、図４３に用いたのと同じ参照番号
によって識別される。切断されたリンク６１５、６２３
および６２４は、図４１に用いたのと同じ参照番号によ
って識別される。
【０１０３】当業者には、本発明が本文において特に示
され記述されたものに限定されるものではないことが理
解されよう。むしろ、本発明の範囲は、請求の範囲によ
ってのみ規定される。
され記述されたものに限定されるものではないことが理
解されよう。むしろ、本発明の範囲は、請求の範囲によ
ってのみ規定される。
【図１】本発明の望ましい実施の形態により構成され動
作するカスタマイズ可能なゲート・アレイ・デバイスの
概略図である。
作するカスタマイズ可能なゲート・アレイ・デバイスの
概略図である。
【図２】本発明の望ましい実施の形態により構成され動
作するカスタマイズ可能なＲＡＭデバイスの概略図であ
る。
作するカスタマイズ可能なＲＡＭデバイスの概略図であ
る。
【図３】図１または図２のデバイスのカスタマイズ可能
なメモリ部の概略図である。
なメモリ部の概略図である。
【図４】カスタマイズ可能なメモリ・セル・アレイとカ
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
【図５】カスタマイズ可能なメモリ・セル・アレイとカ
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
【図６】カスタマイズ可能なメモリ・セル・アレイとカ
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
スタマイズ可能なデコーダ部とを含む図３の回路のカス
タマイズ可能な部分の概略図である。
【図７】図８と共に図４の回路と対応する望ましいレイ
アウトを示し、第１の金属層まで含むカスタマイズ不能
なＣＭＯＳ構造のレイアウトを示す概略図である。
アウトを示し、第１の金属層まで含むカスタマイズ不能
なＣＭＯＳ構造のレイアウトを示す概略図である。
【図８】図７と共に図４の回路と対応する望ましいレイ
アウトを示し、メモリ・セルの活性領域上に形成された
カスタマイズ可能なリンクを含む、図７に示される構造
上に形成されるカスタマイズ可能な第２および第３の金
属層のレイアウトを示す概略図である。
アウトを示し、メモリ・セルの活性領域上に形成された
カスタマイズ可能なリンクを含む、図７に示される構造
上に形成されるカスタマイズ可能な第２および第３の金
属層のレイアウトを示す概略図である。
【図９】図１０と共に図５または図６の回路と対応する
望ましいレイアウトを示し、第１の金属層までを含むカ
スタマイズ不能なＣＭＯＳ構造のレイアウトを示す概略
図である。
望ましいレイアウトを示し、第１の金属層までを含むカ
スタマイズ不能なＣＭＯＳ構造のレイアウトを示す概略
図である。
【図１０】図９と共に図５または図６の回路と対応する
望ましいレイアウトを示し、カスタマイズ可能なリンク
を含む、図９に示された構造上に形成されるカスタマイ
ズ可能な第２および第３の金属層のレイアウトを示す概
略図である。
望ましいレイアウトを示し、カスタマイズ可能なリンク
を含む、図９に示された構造上に形成されるカスタマイ
ズ可能な第２および第３の金属層のレイアウトを示す概
略図である。
【図１１】４ワード×２ビットの単一ポートＲＡＭを提
供するようにカスタマイズされた図４に示された部分を
示す概略図である。
供するようにカスタマイズされた図４に示された部分を
示す概略図である。
【図１２】４ワード×２ビットの単一ポートＲＡＭを提
供するようにカスタマイズされた図５に示された部分を
示す概略図である。
供するようにカスタマイズされた図５に示された部分を
示す概略図である。
【図１３】４ワード×２ビットの単一ポートＲＡＭを提
供するようにカスタマイズされた図６に示された部分を
示す概略図である。
供するようにカスタマイズされた図６に示された部分を
示す概略図である。
【図１４】４ワード×２ビットの単一ポートＲＡＭのメ
モリ部を作るためのレーザ除去法、エッチングあるいは
カスタマイズされた金属蒸着法などによるカスタマイズ
後の図８のレイアウトを示す図である。
モリ部を作るためのレーザ除去法、エッチングあるいは
カスタマイズされた金属蒸着法などによるカスタマイズ
後の図８のレイアウトを示す図である。
【図１５】図５の回路と対応する４ワード×２ビットの
単一ポートＲＡＭのデコーダ部分を作るためのレーザ切
除法、エッチングあるいはカスタマイズされた金属蒸着
法などによるカスタマイズ後の図１０のレイアウトを示
す図である。
単一ポートＲＡＭのデコーダ部分を作るためのレーザ切
除法、エッチングあるいはカスタマイズされた金属蒸着
法などによるカスタマイズ後の図１０のレイアウトを示
す図である。
【図１６】図６の回路と対応する４ワード×２ビットの
単一ポートＲＡＭのデコーダ部分を作るためのレーザ除
去法、エッチングあるいはカスタマイズされた金属蒸着
法などによるカスタマイズ後の図１０のレイアウトを示
す図である。
単一ポートＲＡＭのデコーダ部分を作るためのレーザ除
去法、エッチングあるいはカスタマイズされた金属蒸着
法などによるカスタマイズ後の図１０のレイアウトを示
す図である。
【図１７】２つの２ワード×２ビットの単一ポートＲＡ
Ｍを作るようにカスタマイズされた図４に示された部分
を示す概略図である。
Ｍを作るようにカスタマイズされた図４に示された部分
を示す概略図である。
【図１８】２つの２ワード×２ビットの単一ポートＲＡ
Ｍを作るようにカスタマイズされた図５に示された部分
を示す概略図である。
Ｍを作るようにカスタマイズされた図５に示された部分
を示す概略図である。
【図１９】２つの２ワード×２ビットの単一ポートＲＡ
Ｍを作るようにカスタマイズされた図６に示された部分
を示す概略図である。
Ｍを作るようにカスタマイズされた図６に示された部分
を示す概略図である。
【図２０】２つの２ワード×２ビットの単一ポートＲＡ
Ｍのメモリ部を作るためのレーザ除去法、エッチングあ
るいはカスタマイズされた金属蒸着法などによるカスタ
マイズ後の図８のレイアウトを示す図である。
Ｍのメモリ部を作るためのレーザ除去法、エッチングあ
るいはカスタマイズされた金属蒸着法などによるカスタ
マイズ後の図８のレイアウトを示す図である。
【図２１】図５の回路と対応する２つの２ワード×２ビ
ットの単一ポートＲＡＭのデコーダ部を作るためのレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法などによるカスタマイズ後の図１０のレイアウト
を示す図である。
ットの単一ポートＲＡＭのデコーダ部を作るためのレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法などによるカスタマイズ後の図１０のレイアウト
を示す図である。
【図２２】図６の回路と対応する２つの２ワード×２ビ
ットの単一ポートＲＡＭのデコーダ部を作るためのレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法などによるカスタマイズ後の図１０のレイアウト
を示す図である。
ットの単一ポートＲＡＭのデコーダ部を作るためのレー
ザ除去法、エッチングあるいはカスタマイズされた金属
蒸着法などによるカスタマイズ後の図１０のレイアウト
を示す図である。
【図２３】２つの２ワード×１ビットのデュアル・ポー
トＲＡＭを作るようにカスタマイズされた図４に示され
た部分を示す概略図である。
トＲＡＭを作るようにカスタマイズされた図４に示され
た部分を示す概略図である。
【図２４】２つの２ワード×１ビットのデュアル・ポー
トＲＡＭを作るようにカスタマイズされた図５に示され
た部分を示す概略図である。
トＲＡＭを作るようにカスタマイズされた図５に示され
た部分を示す概略図である。
【図２５】２つの２ワード×１ビットのデュアル・ポー
トＲＡＭを作るようにカスタマイズされた図６に示され
た部分を示す概略図である。
トＲＡＭを作るようにカスタマイズされた図６に示され
た部分を示す概略図である。
【図２６】２つの２ワード×１ビットのデュアル・ポー
トＲＡＭのメモリ部を作るためのレーザ除去法、エッチ
ングあるいはカスタマイズされた金属蒸着法などによる
カスタマイズ後の図８のレイアウトを示す図である。
トＲＡＭのメモリ部を作るためのレーザ除去法、エッチ
ングあるいはカスタマイズされた金属蒸着法などによる
カスタマイズ後の図８のレイアウトを示す図である。
【図２７】図５の回路と対応する２つの２ワード×１ビ
ットのデュアル・ポートＲＡＭのデコーダ部分を作るた
めのレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法などによるカスタマイズ後の図１０のレ
イアウトを示す図である。
ットのデュアル・ポートＲＡＭのデコーダ部分を作るた
めのレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法などによるカスタマイズ後の図１０のレ
イアウトを示す図である。
【図２８】図６の回路と対応する２つの２ワード×１ビ
ットのデュアル・ポートＲＡＭのデコーダ部分を作るた
めのレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法などによるカスタマイズ後の図１０のレ
イアウトを示す図である。
ットのデュアル・ポートＲＡＭのデコーダ部分を作るた
めのレーザ除去法、エッチングあるいはカスタマイズさ
れた金属蒸着法などによるカスタマイズ後の図１０のレ
イアウトを示す図である。
【図２９】２つの２ワード×２ビットのＲＯＭを作るよ
うにカスタマイズされた図４に示された部分を示す概略
図である。
うにカスタマイズされた図４に示された部分を示す概略
図である。
【図３０】２つの２ワード×２ビットのＲＯＭを作るよ
うにカスタマイズされた図５に示された部分を示す概略
図である。
うにカスタマイズされた図５に示された部分を示す概略
図である。
【図３１】２つの２ワード×２ビットのＲＯＭを作るよ
うにカスタマイズされた図６に示された部分を示す概略
図である。
うにカスタマイズされた図６に示された部分を示す概略
図である。
【図３２】２つの２ワード×２ビットのＲＯＭのメモリ
部を作るためのレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法などによるカスタマイズ後の
図８のレイアウトを示す図である。
部を作るためのレーザ除去法、エッチングあるいはカス
タマイズされた金属蒸着法などによるカスタマイズ後の
図８のレイアウトを示す図である。
【図３３】図５の回路と対応する２つの２ワード×２ビ
ットのＲＯＭのデコーダ部を作るためのレーザ除去法、
エッチングあるいはカスタマイズされた金属蒸着法など
によるカスタマイズ後の図１０のレイアウトを示す図で
ある。
ットのＲＯＭのデコーダ部を作るためのレーザ除去法、
エッチングあるいはカスタマイズされた金属蒸着法など
によるカスタマイズ後の図１０のレイアウトを示す図で
ある。
【図３４】図６の回路と対応する２つの２ワード×２ビ
ットのＲＯＭのデコーダ部分を作るためのレーザ除去
法、エッチングあるいはカスタマイズされた金属蒸着法
などによるカスタマイズ後の図１０のレイアウトを示す
図である。
ットのＲＯＭのデコーダ部分を作るためのレーザ除去
法、エッチングあるいはカスタマイズされた金属蒸着法
などによるカスタマイズ後の図１０のレイアウトを示す
図である。
【図３５】２ワード×２ビットの単一ポートＲＡＭと２
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図４に示された部分を示す概略図である。
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図４に示された部分を示す概略図である。
【図３６】２ワード×２ビットの単一ポートＲＡＭと２
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図５に示された部分を示す概略図である。
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図５に示された部分を示す概略図である。
【図３７】２ワード×２ビットの単一ポートＲＡＭと２
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図６に示された部分を示す概略図である。
ワード×２ビットのＲＯＭとを作るようにカスタマイズ
された図６に示された部分を示す概略図である。
【図３８】２ワード×２ビットの単一ポートＲＡＭと２
ワード×２ビットのＲＯＭとのメモリ部を作るためのレ
ーザ除去法、エッチングあるいはカスタマイズされた金
属蒸着法などによるカスタマイズ後の図８のレイアウト
を示す図である。
ワード×２ビットのＲＯＭとのメモリ部を作るためのレ
ーザ除去法、エッチングあるいはカスタマイズされた金
属蒸着法などによるカスタマイズ後の図８のレイアウト
を示す図である。
【図３９】図５の回路と対応する２ワード×２ビットの
単一ポートＲＡＭと２ワード×２ビットのＲＯＭとのデ
コーダ部を作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトを示す図である。
単一ポートＲＡＭと２ワード×２ビットのＲＯＭとのデ
コーダ部を作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトを示す図である。
【図４０】図６の回路と対応する２ワード×２ビットの
単一ポートＲＡＭと２ワード×２ビットのＲＯＭとのデ
コーダ部を作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトを示す図である。
単一ポートＲＡＭと２ワード×２ビットのＲＯＭとのデ
コーダ部を作るためのレーザ除去法、エッチングあるい
はカスタマイズされた金属蒸着法などによるカスタマイ
ズ後の図１０のレイアウトを示す図である。
【図４１】１つの２ワード×１ビットのＲＯＭと、１つ
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図４に示された部分を示す概略図であ
る。
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図４に示された部分を示す概略図であ
る。
【図４２】１つの２ワード×１ビットのＲＯＭと、１つ
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図５に示された部分を示す概略図であ
る。
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図５に示された部分を示す概略図であ
る。
【図４３】１つの２ワード×１ビットのＲＯＭと、１つ
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図６に示された部分を示す概略図であ
る。
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとを作るようにカ
スタマイズされた図６に示された部分を示す概略図であ
る。
【図４４】１つの２ワード×１ビットのＲＯＭと、１つ
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとのメモリ部を作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図８の
レイアウトを示す図である。
の２ワード×１ビットの単一ポートＲＡＭと、１つの２
ワード×２ビットの単一ポートＲＡＭとのメモリ部を作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図８の
レイアウトを示す図である。
【図４５】図５の回路と対応する２ワード×１ビットの
ＲＯＭの部分を形成する１つのデコーダと、２ワード×
１ビットの単一ポートＲＡＭと２ワード×２ビットの単
一ポートＲＡＭとの部分を形成する１対のデコーダとを
作るためのレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法などによるカスタマイズ後の図１
０のレイアウトを示す図である。
ＲＯＭの部分を形成する１つのデコーダと、２ワード×
１ビットの単一ポートＲＡＭと２ワード×２ビットの単
一ポートＲＡＭとの部分を形成する１対のデコーダとを
作るためのレーザ除去法、エッチングあるいはカスタマ
イズされた金属蒸着法などによるカスタマイズ後の図１
０のレイアウトを示す図である。
【図４６】図６の回路と対応する２ワード×１ビットの
ＲＯＭの部分を形成する１つのデコーダと、２ワード×
１ビットの単一ポートＲＡＭと２ワード×２ビットの単
一ポートＲＡＭの部分を形成する１対のデコーダとを作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図１０
のレイアウトを示す図である。
ＲＯＭの部分を形成する１つのデコーダと、２ワード×
１ビットの単一ポートＲＡＭと２ワード×２ビットの単
一ポートＲＡＭの部分を形成する１対のデコーダとを作
るためのレーザ除去法、エッチングあるいはカスタマイ
ズされた金属蒸着法などによるカスタマイズ後の図１０
のレイアウトを示す図である。
１０ メモリ・ブロック １２ セル・アレイ １４ 入出力セル ２０ メモリ・ブロック ２２、２４ Ｘデコーダ ２６、２８ Ｙデコーダ ３０、３２ 入出力セル ３４、３６ インターフェース ５０ メモリ・ブロック ５２、５４ Ｘデコーダ ５６、５８ Ｙデコーダ ６０、６２ インターフェース ７０ ＲＡＭセル ７２、７４ インバータ対 ７６ ビット線トランジスタ ７８ ビットＮ線トランジスタ ８０、８１ ワード選択線 ８２ ビット線 ８３ ビットＮ線 １１２ デコーダ・アドレス入力 １１４、１１６、１１８、１２０ アドレス線部分 １２２ リンク １２４ インバータ １３０、１３２、１３４、１３６ ＡＮＤゲート ２００ 拡散層 ２０２ ポリシリコン層 ２０４ 第１の金属層 ２０５ 第１の金属層のＶＳＳ線 ２０６ コンタクト ２０８ バイア１ｓ ２１０ カスタマイズ・リンク ２１２ 第２の金属層 ２１４ 第３の金属層 ２１５ 第３の金属層のＶＤＤ線 ２１６ バイア１ｓ ２１８ バイア２ｓ ２２０ カスタマイズ・リンク ２５０ 拡散層 ２５２ ポリシリコン層 ２５４ 第１の金属層 ２５６ コンタクト ２５８ バイア１ｓ ２６０ カスタマイズ・リンク ２６２ 第２の金属層 ２６３ 第３の金属層 ２６４ 第３の金属層のＶＤＤ線 ２６５ 第３の金属層のＶＳＳ線 ２６６ バイア１ｓ ２６８ バイア２ｓ ２７０ カスタマイズ・リンク ３００、３０２、３０４、３０６、３０８、３１０、３
１２、３１４、３１６、３２０、３２２、３２４、３２
６、３３０、３３２、３３４、３３６、３５０、３５
２、３５４、３５６、３５８、３６０、３６２、３６
４、３６６、３９０、３９２、３９４、３９６ リンク ４００、４０２、４０４、４０６、４０８、４１０、４
１２、４１４、４３０、４３２、４３４、４３６、４４
０、４４２、４４４、４４６、４５０、４５２、４５
４、４５６、４５８、４６０、４６２、４８０、４８
２、４８４、４８６、４９０、４９２、４９４、４９６
リンク ５５０、５５２、５５４、５５６、５５８、５６０、５
６２、５６４および５６６ リンク ５６９、５７０ ＲＡＭセルの対 ５７１、５７２ ＲＡＭセルの対 ５８０、５８２、５８４、５８６、５９０、５９２、５
９４、５９６ リンク６００、６０２、６０４、６０
６、６０８、６１０、６１２、６１４、６１５、６１
６、６１７、６１８、６１９、６２０、６２１、６２
２、６２３、６２４リンク ６２６、６２７ ＲＡＭセルの対 ６２８、６２９ ＲＡＭセルの対 ６３０、６３２、６３４、６３６、６４０、６４２、６
４４、６４６ リンク ６４８、６４９ デコーダ
１２、３１４、３１６、３２０、３２２、３２４、３２
６、３３０、３３２、３３４、３３６、３５０、３５
２、３５４、３５６、３５８、３６０、３６２、３６
４、３６６、３９０、３９２、３９４、３９６ リンク ４００、４０２、４０４、４０６、４０８、４１０、４
１２、４１４、４３０、４３２、４３４、４３６、４４
０、４４２、４４４、４４６、４５０、４５２、４５
４、４５６、４５８、４６０、４６２、４８０、４８
２、４８４、４８６、４９０、４９２、４９４、４９６
リンク ５５０、５５２、５５４、５５６、５５８、５６０、５
６２、５６４および５６６ リンク ５６９、５７０ ＲＡＭセルの対 ５７１、５７２ ＲＡＭセルの対 ５８０、５８２、５８４、５８６、５９０、５９２、５
９４、５９６ リンク６００、６０２、６０４、６０
６、６０８、６１０、６１２、６１４、６１５、６１
６、６１７、６１８、６１９、６２０、６２１、６２
２、６２３、６２４リンク ６２６、６２７ ＲＡＭセルの対 ６２８、６２９ ＲＡＭセルの対 ６３０、６３２、６３４、６３６、６４０、６４２、６
４４、６４６ リンク ６４８、６４９ デコーダ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595164132 Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｅｎｔｅｒ，ＰＯＢ 2401，Ｈａｉｆ ａ 31000，Ｉｓｒａｅｌ (72)発明者 ウズィ・ヨエリ イスラエル国ハイファ 34995，アルバー ト・シュウェイツァー・ストリート 52 (72)発明者 リチャード・スティーブン・フィリップス カナダ国オンタリオ州ケイオーエイ・３エ ムオー，コンスタンス・ベイ，ベイビュ ー・ドライブ 565
Claims (30)
- 【請求項１】 カスタマイズ可能なゲート・アレイ・デ
バイスであって、 カスタマイズ可能なゲート・アレイ部と、 カスタマイズ可能なメモリ部とを備えるカスタマイズ可
能なゲート・アレイ・デバイス。 - 【請求項２】 カスタマイズ可能なメモリ・デバイスで
あって、 複数の同じメモリ・セルと、 前記複数のメモリ・セルが選択的に１つ以上のメモリ装
置として機能することを可能にするカスタマイズ可能な
メモリ・セル接続とを備えるカスタマイズ可能なメモリ
・デバイス。 - 【請求項３】 前記１つ以上のメモリ装置が複数の同じ
タイプのメモリ装置を含む請求項２記載のカスタマイズ
可能なメモリ・デバイス。 - 【請求項４】 前記１つ以上のメモリ装置が、複数の異
なるタイプのメモリ装置を含む請求項２記載のカスタマ
イズ可能なメモリ・デバイス。 - 【請求項５】 前記１つ以上のメモリ装置が、複数の同
じサイズのメモリ装置を含む請求項２記載のカスタマイ
ズ可能なメモリ・デバイス。 - 【請求項６】 前記１つ以上のメモリ装置が、複数の異
なるサイズのメモリ装置を含む請求項２記載のカスタマ
イズ可能なメモリ・デバイス。 - 【請求項７】 カスタマイズ可能なメモリ・デバイスで
あって、 複数の同じメモリ・セルと、 前記複数の同じメモリ・セルがＲＡＭまたはＲＯＭとし
て選択的に機能することを可能にするカスタマイズ可能
なメモリ・セル接続とを備えるカスタマイズ可能なメモ
リ・デバイス。 - 【請求項８】 カスタマイズ可能なメモリ・デバイスで
あって、 複数の同じメモリ・セルと、 前記複数の同じメモリ・セルが、選択可能数のポートを
介して動作することを可能にするカスタマイズ可能なメ
モリ・セル接続とを備えるカスタマイズ可能なメモリ・
デバイス。 - 【請求項９】 前記複数の同じメモリ・セルがＲＡＭま
たはＲＯＭとして選択的に機能することを可能にするカ
スタマイズ可能なメモリ・セル接続をも含む請求項８記
載のカスタマイズ可能なメモリ・デバイス。 - 【請求項１０】 前記カスタマイズ可能なメモリ部が、 複数の同じメモリ・セルと、 前記複数の同じメモリ・セルがＲＡＭまたはＲＯＭとし
て選択的に機能することを可能にするカスタマイズ可能
なメモリ・セル接続と、を含む請求項１記載のカスタマ
イズ可能なゲート・アレイ・デバイス。 - 【請求項１１】 前記カスタマイズ可能なメモリ部が、 複数の同じメモリ・セルと、 前記複数の同じメモリ・セルが選択可能数のポートを介
して動作することを可能にするカスタマイズ可能なメモ
リ・セル接続と、を含む請求項１記載のカスタマイズ可
能なゲート・アレイ・デバイス。 - 【請求項１２】 前記複数の同じメモリ・セルがＲＡＭ
またはＲＯＭとして選択的に機能することを可能にする
カスタマイズ可能なメモリ・セル接続をも含む請求項１
１記載のカスタマイズ可能なゲート・アレイ・デバイ
ス。 - 【請求項１３】 前記カスタマイズ可能なメモリ部が、 第１の金属層までを含むカスタマイズ不能なＣＭＯＳ構
造と、 前記第１の金属層上に形成されるカスタマイズ可能な少
なくとも第２および第３の金属層と、を含む請求項１記
載のデバイス。 - 【請求項１４】 前記カスタマイズ可能なメモリ部が、 第１の金属層までを含むカスタマイズ不能なＣＭＯＳ構
造と、 前記第１の金属層上に形成されるカスタマイズ可能な少
なくとも第２および第３の金属層と、を含む請求項７記
載のデバイス。 - 【請求項１５】 前記カスタマイズ可能なメモリ部が、 第１の金属層までを含むカスタマイズ不能なＣＭＯＳ構
造と、 前記第１の金属層上に形成されるカスタマイズ可能な少
なくとも第２および第３の金属層と、を含む請求項８記
載のデバイス。 - 【請求項１６】 前記カスタマイズ可能な少なくとも第
２および第３の金属層が、メモリ・セル上に形成される
カスタマイズ可能なリンクを含む請求項１３記載のデバ
イス。 - 【請求項１７】 前記カスタマイズ可能な少なくとも第
２および第３の金属層が、メモリ・セル上に形成される
カスタマイズ可能なリンクを含む請求項１４記載のデバ
イス。 - 【請求項１８】 前記カスタマイズ可能な少なくとも第
２および第３の金属層が、メモリ・セル上に形成される
カスタマイズ可能なリンクを含む請求項１５記載のデバ
イス。 - 【請求項１９】 前記カスタマイズ可能な少なくとも第
２および第３の金属層が、メモリ・セルの活性領域上に
形成されるカスタマイズ可能なリンクを含む請求項１３
記載のデバイス。 - 【請求項２０】 前記カスタマイズ可能なメモリ部がレ
ーザ加工カスタマイズ可能である請求項１記載のデバイ
ス。 - 【請求項２１】 前記カスタマイズ可能なゲート・アレ
イ部と前記カスタマイズ可能なメモリ部とが共に同じ技
術によってカスタマイズ可能である請求項１記載のデバ
イス。 - 【請求項２２】 前記カスタマイズ可能なゲート・アレ
イ部と前記カスタマイズ可能なメモリ部とが共にレーザ
加工カスタマイズ可能である請求項２１記載のデバイ
ス。 - 【請求項２３】 前記カスタマイズ可能なメモリ部が、
前記カスタマイズ可能なリンクのエッチングによってカ
スタマイズ可能である請求項１記載のデバイス。 - 【請求項２４】 前記カスタマイズ可能なゲート・アレ
イ部と前記カスタマイズ可能なメモリ部とが共に前記カ
スタマイズ可能なリンクのエッチングによってカスタマ
イズ可能である請求項１記載のデバイス。 - 【請求項２５】 前記カスタマイズ可能な少なくとも第
２および第３の金属層が、選択された接続を提供する特
注構成される金属層を含む請求項１３記載のデバイス。 - 【請求項２６】 前記カスタマイズ可能なメモリ部が、
選択された接続を提供する少なくとも２つの特注構成さ
れる金属層を含む請求項１記載のデバイス。 - 【請求項２７】 前記カスタマイズ可能なゲート・アレ
イ部と前記カスタマイズ可能なメモリ部とが共に、選択
された接続を提供する少なくとも２つの特注構成される
金属層を含む請求項１記載のデバイス。 - 【請求項２８】 前記カスタマイズ可能なメモリが少な
くとも１つのカスタマイズ可能なデコーダを含む請求項
１記載のデバイス。 - 【請求項２９】 前記カスタマイズ可能なメモリが少な
くとも１つのカスタマイズ可能なデータ・インターフェ
ースを含む請求項１記載のデバイス。 - 【請求項３０】 前記少なくとも１つのカスタマイズ可
能なデコーダが、２つのアドレス・ポートを有し、各々
がゼロからカウントアップしかつ２つのアドレス・ポー
トの一方と関連させられる２つの独立的に動作可能なデ
コーダ部へ分割可能である請求項２８記載のデバイス。
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