JPH09238077A - カスケードａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 １クロックでエラーなく動作させることが可
能なカスケードＡ／Ｄ変換器を実現する。 【解決手段】 アナログ入力信号をディジタル信号に変
換する比較器と、この比較器の出力を保持するラッチ回
路と、比較器の出力を再びアナログ信号に変換するＤ／
Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信
号から減算する減算器とを複数段カスケード接続して構
成されるカスケードＡ／Ｄ変換器において、複数段の比
較器のコードの変化を検出する複数のウインドウ・コン
パレータと、このウインドウ・コンパレータの出力に基
づきコードの変化点で生じるノイズを除去するエラー補
正回路とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はカスケードＡ／Ｄ変
換器に関し、特に高速動作が可能なカスケードＡ／Ｄ変
換器に関する。

【０００２】

【従来の技術】従来の高速動作が可能なＡ／Ｄ変換器と
しては全並列型Ａ／Ｄ変換器若しくは直並列型Ａ／Ｄ変
換器がある。

【０００３】図１３はこのような従来のＡ／Ｄ変換器の
一例を示す構成ブロック図である。図１３において
（Ａ）は全並列型Ａ／Ｄ変換器を、（Ｂ）は直並列型Ａ
／Ｄ変換器をそれぞれ示している。

【０００４】図１３（Ａ）において１は抵抗アレイ、２
は比較器、３はエンコーダ、１００はアナログ入力信
号、１０１はディジタル出力信号である。

【０００５】抵抗アレイ１の一端には基準電圧が印加さ
れ、抵抗アレイ１の他端は接地される。抵抗アレイ１の
タップ間電圧は複数の比較器２の反転入力端子にそれぞ
れ接続され、複数の比較器２の非反転入力端子にはアナ
ログ入力信号１００がそれぞれ入力される。

【０００６】複数の比較器２の出力はそれぞれエンコー
ダ３に接続され、エンコーダ３の出力はディジタル出力
信号１０１として出力される。

【０００７】一方、図１３（Ｂ）において４及び７は並
列型Ａ／Ｄ変換器、５はＤ／Ａ変換器、６は減算器、１
００ａはアナログ入力信号、１０１ａ及び１０１ｂはデ
ィジタル出力信号である。

【０００８】アナログ入力信号１００ａは並列型Ａ／Ｄ
変換器４及び減算器６の加算入力端子にそれぞれ入力さ
れ、並列型Ａ／Ｄ変換器４の出力は上位のディジタル出
力信号１０１ａとして出力されると共にＤ／Ａ変換器５
に接続される。

【０００９】Ｄ／Ａ変換器５の出力は減算器６の減算入
力端子に接続され、減算器６の出力は並列型Ａ／Ｄ変換
器７に接続される。並列型Ａ／Ｄ変換器７は下位のディ
ジタル出力信号１０１ｂを出力する。

【００１０】ここで、図１３（Ａ）及び（Ｂ）に示す従
来例の動作を説明する。但し、両者は代表的なＡ／Ｄ変
換器であるので簡単に説明する。

【００１１】図１３（Ａ）において基準電圧は抵抗アレ
イ１により複数の基準電圧に分圧され、アナログ入力信
号１００はそれぞれ複数の比較器２で前記複数の基準電
圧と比較される。エンコーダ３は複数の比較器２の出力
をエンコードすることにより、ディジタル出力信号１０
１を出力する。

【００１２】この結果、アナログ入力信号１００は複数
の比較器２で同時に比較され、エンコードされるので高
速動作が可能になる。

【００１３】一方、図１３（Ｂ）においてはアナログ入
力信号１００ａは並列型Ａ／Ｄ変換器４により上位のデ
ィジタル出力信号１０１ａに変換され出力される。

【００１４】この時、Ｄ／Ａ変換器５はこの上位のディ
ジタル出力信号１０１ａを再びアナログ信号に変換し、
減算器６はアナログ入力信号１００ａから上位成分を差
し引く。

【００１５】さらに、上位成分を差し引かれたアナログ
信号は並列型Ａ／Ｄ変換器７で下位のディジタル出力信
号１０１ｂに変換されて出力される。

【００１６】この結果、上位のディジタル出力信号１０
１ａと下位のディジタル出力信号１０１ｂを別個に変換
することにより、並列型Ａ／Ｄ変換器４及び７の回路規
模を小さくすることが可能になる。

【００１７】但し、前記２つの従来例ではやはり、回路
規模、消費電力及び入力容量が大きいと言った問題点が
ある。

【００１８】これに反し、小回路規模、低消費電力、低
入力容量であるＡ／Ｄ変換器としてカスケードＡ／Ｄ変
換器がある。図１４及び図１５はこのようなカスケード
Ａ／Ｄ変換器の一例を示す回路図とタイミング図であ
る。ここでは簡単の為、４ビットＡ／Ｄ変換器を例示し
ている。

【００１９】図１４（Ａ）において８ａ，８ｂ，８ｃ及
び８ｄは比較器、９ａ，９ｂ，９ｃ及び９ｄはラッチ回
路、１０ａ，１０ｂ及び１０ｃはＤ／Ａ変換器、１１
ａ，１１ｂ及び１１ｃは減算器、１００ｂはアナログ入
力信号、１０１ｃはディジタル出力信号である。

【００２０】アナログ入力信号１００ｂは比較器８ａの
非反転入力端子及び減算器１１ａの加算入力端子に入力
され、比較器８ａの出力はラッチ回路９ａに接続され
る。

【００２１】ラッチ回路９ａの出力はディジタル出力信
号１０１ｃのＭＳＢとして出力されると共にＤ／Ａ変換
器１０ａに接続される。Ｄ／Ａ変換器１０ａの出力は減
算器１１ａの減算入力端子に接続される。

【００２２】減算器１１ａの出力は比較器８ｂの非反転
入力端子及び減算器１１ｂの加算入力端子に接続され、
比較器８ｂの出力はラッチ回路９ｂに接続される。

【００２３】ラッチ回路９ｂの出力はディジタル出力信
号１０１ｃとして出力されると共にＤ／Ａ変換器１０ｂ
に接続される。Ｄ／Ａ変換器１０ｂの出力は減算器１１
ｂの減算入力端子に接続される。

【００２４】減算器１１ｂの出力は比較器８ｃの非反転
入力端子及び減算器１１ｃの加算入力端子に接続され、
比較器８ｃの出力はラッチ回路９ｃに接続される。

【００２５】ラッチ回路９ｃの出力はディジタル出力信
号１０１ｃとして出力されると共にＤ／Ａ変換器１０ｃ
に接続される。Ｄ／Ａ変換器１０ｃの出力は減算器１１
ｃの減算入力端子に接続される。

【００２６】減算器１１ｃの出力は比較器８ｄの非反転
入力端子に接続され、比較器８ｄの出力はラッチ回路９
ｄに接続される。また、ラッチ回路９ｄの出力はディジ
タル出力信号１０１ｃのＬＳＢとして出力される。さら
に、比較器８ａ，８ｂ，８ｃ及び８ｄの反転入力端子は
接地される。

【００２７】ここで、図１４（Ａ）に示す従来例の動作
を図１４（Ｂ）を用いて説明する。図１４（Ｂ）におい
て（ａ），（ｂ），（ｃ）及び（ｄ）はラッチ回路９
ａ，９ｂ，９ｃ及び９ｄのラッチクロックを示してお
り、”ハイレベル”でラッチ動作を行なう。

【００２８】アナログ入力信号１００ｂは比較器８ａで
ゼロクロスを判定され、その出力はラッチ回路９ａにお
いて図１４（Ｂ）中（ａ）の”ハイレベル”のタイミン
グでラッチされる。

【００２９】Ｄ／Ａ変換器１０ａは比較器８ａの出力が
ラッチされるとその出力を再びアナログ信号に変換し、
減算器１１ａで上位ビット分の値を差し引く。

【００３０】同様して各段階で比較器８ｂ〜８ｄの出力
を図１４（Ｂ）に示す”ハイレベル”のタイミングでラ
ッチして行くことにより、ディジタル出力信号１０１ｃ
を得ることができる。

【００３１】この結果、各段階で”１ビット”づつディ
ジタル信号に変換して行くことにより、小回路規模、低
消費電力、低入力容量となる。

【００３２】一方、図１５（Ａ）において１２ａ，１２
ｂ及び１２ｃはサンプルホールド回路、１００ｃはアナ
ログ入力信号、１０１ｄはディジタル出力信号である。
また、８ａ〜８ｄ、９ａ〜９ｄ、１０ａ〜１０ｃ、１１
ａ〜１１ｃは図１４（Ａ）と同一符号を付してある。

【００３３】接続関係に関しては図１４（Ａ）とほぼ同
様であり、異なる点は減算回路１１ａ，１１ｂ及び１１
ｃの出力段にサンプルホールド回路１２ａ，１２ｂ及び
１２ｃを設けた点である。

【００３４】図１５（Ａ）に示す従来例の動作に関して
も図１４（Ａ）と基本的に同様であり、異なる点は、図
１５（Ｂ）に示すようにラッチ回路９ａ〜９ｃのラッチ
動作後に、サンプルホールド回路１２ａ〜１２ｃの出力
が図１５（Ｂ）中（ｂ），（ｄ）及び（ｆ）の”ハイレ
ベル”のタイミングでホールドされる点である。

【００３５】効果に関しても、図１４（Ａ）に示す従来
例と同様で、小回路規模、低消費電力、低入力容量とな
る。

【００３６】

【発明が解決しようとする課題】しかし、図１４に示す
従来例では上位ビットの変換結果が確定した後に次のビ
ットの変換を行なうため図１４（Ｂ）中”イ”に示す様
にビット数に比例してＡ／Ｄ変換の時間が増大してしま
うと言った問題点がある。

【００３７】また、図１５に示す従来例のように各ステ
ージ毎にサンプルホールド回路を設けて、パイプライン
動作をさせることにより、Ａ／Ｄ変換時間は図１５
（Ｂ）中”イ”に示すように短縮されるが、消費電力及
び回路規模の大きいサンプルホールド回路が多数必要で
あり、回路規模が大きく消費電力も大きくなってしまう
と言った問題点がある。

【００３８】一方、カスケードＡ／Ｄ変換器を１クロッ
クで動作させると高速動作となるもののエラーが発生し
てしまうと言った問題点がある。

【００３９】ここで、１クロックでカスケードＡ／Ｄ変
換器を動作させた場合にエラーが発生する理由を説明す
る。

【００４０】図１６はカスケードＡ／Ｄ変換器を１クロ
ック動作させる場合の回路図である。図１６において１
００ｄはアナログ入力信号、１０１ｅはディジタル出力
信号である。

【００４１】また、その他の各符号は図１４（Ａ）と同
一符号であり、接続関係に関しても比較器８ａ〜８ｃの
出力が直接Ｄ／Ａ変換器１０ａ〜１０ｃに接続される点
以外は図１４（Ａ）と同様である。

【００４２】ここで、図１６に示す従来例の動作を図１
７を用いて説明する。図１７は図１６に示す従来例の動
作を示す特性曲線図である。

【００４３】図１７において横軸は入力されるアナログ
入力信号１００ｄのレベルであり、「−ＦＳ／２」から
「＋ＦＳ／２」の入力レベルを示している。ここで、
「ＦＳ」はカスケードＡ／Ｄ変換器のフルスケールを示
している。

【００４４】（ａ）は比較器８ａの出力、（ｂ）はＤ／
Ａ変換器１０ａの出力、（ｃ）は減算器１１ａの出力、
（ｄ）は比較器８ｂの出力、（ｅ）は比較器８ｃの出
力、（ｆ）は比較器８ｄの出力、（ｇ）はディジタル出
力信号１０１ｅである。

【００４５】１クロックで動作させる場合、例えば、比
較器８ａの出力を直接Ｄ／Ａ変換器１０ａの入力として
用いるため、比較器８ａ及びＤ／Ａ変換器１０ａの有限
な利得の影響により、コードの変わり目が急峻に変化せ
ず、その影響が減算器１１ａを介して後段にまで及んで
しまう。

【００４６】すなわち、図１７中”イ”に示すように減
算器１１ａの出力はアナログ入力信号１００ｄのレベル
が”０”で緩慢に変化してしまう。その影響が、例え
ば、図１７中”ロ”に示すようにディジタル出力信号１
００ｅが”０００１”から”００１０”に変化する点で
図１７中（ｅ）及び（ｆ）の値が中途半端な値になって
しまい、”００１１”や”００００”と言った値を出力
してしまう場合がありエラーとなってしまう。従って本
発明が解決しようとする課題は、１クロックでエラーな
く動作させることが可能なカスケードＡ／Ｄ変換器を実
現することにある。

【００４７】

【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、アナログ入力信号をディ
ジタル信号に変換する比較器と、この比較器の出力を保
持するラッチ回路と、前記比較器の出力を再びアナログ
信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出
力を前記アナログ入力信号から減算する減算器とを複数
段カスケード接続して構成されるカスケードＡ／Ｄ変換
器において、前記複数段の比較器のコードの変化を検出
する複数のウインドウ・コンパレータと、このウインド
ウ・コンパレータの出力に基づきコードの変化点で生じ
るノイズを除去するエラー補正回路とを備えたことを特
徴とするものである。

【００４８】また、このような課題を達成するために、
本発明の第２では、アナログ入力信号をディジタル信号
に変換する比較器と、この比較器の出力を保持するラッ
チ回路と、前記比較器の出力を再びアナログ信号に変換
するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を前記ア
ナログ入力信号から減算する減算器とを複数段カスケー
ド接続して構成されるカスケードＡ／Ｄ変換器におい
て、前記複数段の比較器のコードの変化を検出する複数
のウインドウ・コンパレータと、このウインドウ・コン
パレータの出力に遅延を与える遅延手段と、前記ウイン
ドウ・コンパレータ若しくは前記遅延手段の出力に基づ
きコードの変化点で生じるノイズを除去するエラー補正
回路とを備えたことを特徴とするものである。

【００４９】また、このような課題を達成するために、
本発明の第３では、本発明の第１若しくは第２において
比較器にヒステリシス特性を持たせたことを特徴とする
ものである。

【００５０】

【作用】カスケードＡ／Ｄ変換器のコードの変化をウイ
ンドウ・コンパレータで検出し、コードの変化点で生じ
るノイズを除去することにより、全段を１クロックで動
作させることが可能になり、高速動作となる。

【００５１】また、従来のカスケードＡ／Ｄ変換器と比
較して1段分少ない回路構成で動作するので、さらに高
速動作が可能になる。

【００５２】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るカスケードＡ／Ｄ変換器
の一実施例を示す回路図である。ここでは簡単の為、４
ビットＡ／Ｄ変換器を例示している。

【００５３】図１において１３ａ，１３ｂ，１３ｃ，１
３ｄ，１３ｅ及び１３ｆは比較器、１４，１５，１６及
び２１は論理積回路（以下、ＡＮＤ回路と呼ぶ。）、１
７及び１９は排他的論理和回路（以下、ＥＯＲ回路と呼
ぶ。）、１８及び２０は論理和回路（以下、ＯＲ回路と
呼ぶ。）、１００ｅはアナログ入力信号、１０１ｆはデ
ィジタル出力信号である。

【００５４】また、８ａ〜８ｃ，９ａ〜９ｄ，１０ａ，
１０ｂ，１１ａ及び１１ｂは図１４と同一符号を付して
あり、１３ａ，１３ｂ及び１４はウインドウ・コンパレ
ータ５０ａを、１３ｃ，１３ｄ及び１５はウインドウ・
コンパレータ５０ｂを、１３ｅ，１３ｆ及び１６はウイ
ンドウ・コンパレータ５０ｃを、１８，２０及び２１は
エラー補正回路５１をそれぞれ構成している。

【００５５】アナログ入力信号１００ｅは比較器８ａ及
び１３ａの非反転入力端子、比較器１３ｂの反転入力端
子、減算器１１ａの加算入力端子に入力される。

【００５６】比較器８ａの出力はラッチ回路９ａ、Ｄ／
Ａ変換器１０ａ、ＥＯＲ回路１７の一方の入力端子に接
続され、Ｄ／Ａ変換器１０ａの出力は減算器１１ａの減
算入力端子に接続される。

【００５７】また、比較器１３ａ及び１３ｂの出力はそ
れぞれＡＮＤ回路１４の入力端子に接続され、ＡＮＤ回
路１４の出力はＯＲ回路１８の一方の入力端子、ＡＮＤ
回路１５及び２１の負論理入力端子、ＡＮＤ回路１６の
一方の負論理入力端子に接続される。

【００５８】減算器１１ａの出力は比較器８ｂ及び１３
ｃの非反転入力端子、比較器１３ｄの反転入力端子、減
算器１１ｂの加算入力端子に接続される。

【００５９】比較器８ｂの出力はＤ／Ａ変換器１０ｂ、
ＥＯＲ回路１７の他方の入力端子、ＥＯＲ回路１９の一
方の入力端子に接続され、Ｄ／Ａ変換器１０ｂの出力は
減算器１１ｂの減算入力端子に接続される。

【００６０】また、比較器１３ｃ及び１３ｄの出力はそ
れぞれＡＮＤ回路１５の他の２つの正論理入力端子に接
続され、ＡＮＤ回路１５の出力はＯＲ回路２０の一方の
入力端子、ＡＮＤ回路１６の他方の負論理入力端子に接
続される。

【００６１】さらに、ＥＯＲ回路１７の出力はＯＲ回路
１８の他方の入力端子に接続され、ＯＲ回路１８の出力
はラッチ回路９ｂに接続される。

【００６２】減算器１１ｂの出力は比較器８ｃ及び１３
ｅの非反転入力端子、比較器１３ｆの反転入力端子に接
続される。

【００６３】比較器８ｃの出力はＥＯＲ回路１９の他方
の入力端子に接続され、ＥＯＲ回路１９の出力はＯＲ回
路２０の他方の入力端子に接続される。ＯＲ回路２０の
出力はＡＮＤ回路２１の正論理入力端子に接続され、Ａ
ＮＤ回路２１の出力はラッチ回路９ｃに接続される。

【００６４】また、比較器１３ｅ及び１３ｆの出力はそ
れぞれＡＮＤ回路１６の他の２つの正論理入力端子に接
続され、ＡＮＤ回路１６の出力はラッチ回路９ｄに接続
される。

【００６５】さらに、ラッチ回路９ａ〜９ｄの出力はデ
ィジタル出力信号１０１ｆとして出力される。

【００６６】また、比較器８ａ〜８ｃの反転入力端子は
接地され、比較器１３ｂ，１３ｄ及び１３ｆの非反転入
力端子には”＋ΔＶ”の電圧が、比較器１３ａ，１３ｃ
及び１３ｅの反転入力端子には”−ΔＶ”の電圧がそれ
ぞれ印加される。但し、「ΔＶ＝ＦＳ／１６」である。

【００６７】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は「−ＦＳ／２」から「＋ＦＳ／
２」のアナログ入力信号１００ｅに対する各出力若しく
は各入力を示す特性曲線図である。

【００６８】図２において（ａ），（ｂ）及び（ｃ）は
比較器８ａ，８ｂ及び８ｃの出力、（ｄ），（ｅ）及び
（ｆ）はウインドウ・コンパレータ５０ａ，５０ｂ及び
５０ｃの出力、（ｇ）及び（ｈ）はＥＯＲ回路１７及び
１９の出力、（ｉ），（ｊ），（ｋ）及び（ｌ）はラッ
チ回路９ａ，９ｂ，９ｃ及び９ｄの入力をそれぞれ示し
ている。

【００６９】また、図１に示す実施例は交番２進符号
（以下、グレイコード（Gray Code ）と呼ぶ。）を出力
するカスケードＡ／Ｄ変換器を例示している。

【００７０】比較器８ａ，８ｂ及び８ｃの動作は図１７
の動作と同じであり、図２中（ａ），（ｂ）及び（ｃ）
は図１７中（ａ），（ｄ）及び（ｅ）と同一である。

【００７１】ウインドウ・コンパレータ５０ａ，５０ｂ
及び５０ｃは入力信号が「０」近傍であり、且つ、前段
のウインドウ・コンパレータの出力が”ローレベル”で
ある場合”ハイレベル”を出力する。

【００７２】従って、ウインドウ・コンパレータ５０ａ
は図２中（ｄ）に示すようにアナログ入力信号１００ｅ
が”０”近傍で”ハイレベル”を出力する。

【００７３】ウインドウ・コンパレータ５０ｂは図２中
（ｂ）から分かるようにアナログ入力信号１００ｅが”
０”及び”±ＦＳ／４”近傍で”ハイレベル”を出力す
る可能性があるが、アナログ入力信号１００ｅが”０”
近傍においては前段のウインドウ・コンパレータ５０ａ
の出力が”ハイレベル”であるので、図１７中（ｅ）に
示すように”±ＦＳ／４”近傍のみが”ハイレベル”に
なる。

【００７４】同様にウインドウ・コンパレータ１０ｃは
図２中（ｃ）から分かるように７ヶ所で”ハイレベル”
になる可能性があるが、前段のウインドウ・コンパレー
タ１０ａ及び１０ｂが”ハイレベル”の部分は除かれる
ので、図２中（ｆ）に示すようになる。

【００７５】ＥＯＲ回路１７及び１９の出力はディジタ
ル出力信号１０１ｆの内の中間ビットのグレイコードを
出力しているが、図２中”イ”，”ロ”、”ハ”及び”
ニ”に示すようにスパイク状のノイズが生じていること
がわかる。これは比較器８ａ〜８ｃの出力の”ハイレベ
ル”から”ローレベル”若しくは”ローレベル”から”
ハイレベル”の変化が鈍っていることに起因している。

【００７６】ここで、エラー補正回路５１は前記スパイ
ク状のノイズが生じている部分をウインドウ・コンパレ
ータの出力で補正することにより、図２中（ｊ）及び
（ｋ）に示すように前記スパイク状のノイズを除去す
る。

【００７７】すなわち、図２中”イ”及び”ハ”のスパ
イク状のノイズはウインドウ・コンパレータ５０ａの出
力により、一方、図２中”ロ”及び”ニ”のスパイク状
のノイズはウインドウ・コンパレータ５０ｂの出力によ
りそれぞれマスクをすることで除去することができる。

【００７８】また、最終段のウインドウ・コンパレータ
５０ｃの出力（図２中（ｆ））は図２中（ｌ）に示すよ
うに、そのままディジタル出力信号１００ｆのＬＳＢと
して出力することができるので1段分の回路を削減でき
る。

【００７９】また、ウインドウ・コンパレータのウイン
ドウ幅は最終段のウインドウ・コンパレータ５０ｃの
み”２ＬＳＢ（ΔＶ＝ＦＳ／１６）”に等しく設定すれ
ば良く、ほかのウインドウ・コンパレータのウインドウ
幅は前記スパイク状のノイズをマスクするのに十分であ
れば特に厳密に設定する必要はない。

【００８０】この結果、カスケードＡ／Ｄ変換器のコー
ドの変化をウインドウ・コンパレータで検出し、コード
の変化点で生じるノイズを除去することにより、全段を
１クロックで動作させることが可能になり、高速動作と
なる。

【００８１】また、従来のカスケードＡ／Ｄ変換器と比
較して1段分少ない回路構成で動作するので、さらに高
速動作が可能になる。

【００８２】言い換えれば、通常のカスケードＡ／Ｄ変
換器並みの回路規模、消費電力及び入力容量で、全並列
型Ａ／Ｄ変換器に匹敵する高速動作が可能になる。

【００８３】なお、図1に示す実施例ではグレイコード
を出力するカスケードＡ／Ｄ変換器を例示しているが、
もちろん通常の２進符号（以下、バイナリーコードと呼
ぶ。）を出力させることも可能である。

【００８４】図３はこのようなバイナリーコードを出力
するカスケードＡ／Ｄ変換器の一実施例を示す回路図で
ある。

【００８５】図３において８ｅは比較器、２２ａ，２２
ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ及び２２ｇはラッ
チ回路、２３ａ，２３ｂ，２３ｃ，２３ｄ及び２４はＡ
ＮＤ回路、２５，２６及び２７はＯＲ回路、１００ｆは
アナログ入力信号、１０１ｇはディジタル出力信号であ
る。

【００８６】ここで、８ａ〜８ｃ，１０ａ，１０ｂ，１
１ａ，１１ｂ，１３ａ〜１３ｆ，１４〜１６及び５０ａ
〜５０ｃは図１と同一符号を付してあり、２３ａ〜２３
ｄ及び２４〜２７はエラー補正回路５２を構成してい
る。

【００８７】接続関係に関しては基本部分は同じであ
り、異なる点は以下の通りである。アナログ入力信号１
００ｆは比較器８ｅの非反転入力端子に入力され、比較
器８ｅの出力はラッチ回路２２ｇに接続される。また、
比較器８ｅの反転入力端子には”７／８・（ＦＳ／
２）”の電圧が印加される。

【００８８】比較器８ａ，８ｂ及び８ｃの出力はラッチ
回路２２ａ，２２ｃ及び２２ｅにそれぞれ接続され、ウ
インドウ・コンパレータ５０ａ，５０ｂ及び５０ｃの出
力はラッチ回路２２ｂ，２２ｄ及び２２ｆに接続され
る。

【００８９】ラッチ回路２２ａの反転出力はＡＮＤ回路
２３ａの一方の入力端子に接続される。

【００９０】ラッチ回路２２ｂの出力はＡＮＤ回路２３
ａの他方の入力端子に接続され、ラッチ回路２２ｂの反
転出力はＡＮＤ回路２３ｂの一方の入力端子及びＡＮＤ
回路２４の第１の入力端子に接続される。

【００９１】ラッチ回路２２ｃの出力はＡＮＤ回路２３
ｂの他方の入力端子に接続され、ラッチ回路２２ｃの反
転出力はＡＮＤ回路２３ｃの一方の入力端子に接続され
る。

【００９２】ラッチ回路２２ｄの出力はＡＮＤ回路２３
ｃの他方の入力端子に接続され、ラッチ回路２２ｄの反
転出力はＡＮＤ回路２４の第２の入力端子に接続され
る。

【００９３】ラッチ回路２２ｅの出力はＡＮＤ回路２４
の第３の入力端子に接続され、ラッチ回路２２ｅの反転
出力はＡＮＤ回路２３ｄの一方の入力端子に接続され
る。

【００９４】ラッチ回路２２ｆの出力はＡＮＤ回路２３
ｄの他方の入力端子に接続され、ラッチ回路２２ｇの出
力はＯＲ回路２７の第４の入力端子に接続される。

【００９５】ＡＮＤ回路２３ａの出力はＯＲ回路２５の
一方の入力端子、ＯＲ回路２６の第１の入力端子及びＯ
Ｒ回路２７の第１の入力端子にそれぞれ接続される。

【００９６】ＡＮＤ回路２３ｂの出力はＯＲ回路２５の
他方の入力端子に接続され、ＡＮＤ回路２３ｃの出力は
ＯＲ回路２６の第２の入力端子及びＯＲ回路２７の第２
の入力端子に接続される。

【００９７】ＡＮＤ回路２４の出力はＯＲ回路２６の第
３の入力端子に接続され、ＡＮＤ回路２３ｄの出力はＯ
Ｒ回路２７の第３の入力端子に接続される。

【００９８】さらに、ラッチ回路２２ａの出力、ＯＲ回
路２５〜２７の出力はディジタル出力信号１０１ｇのＭ
ＳＢ〜ＬＳＢとして出力される。

【００９９】ここで、図３に示す実施例の動作を図４及
び図５を用いて説明する。図４及び図５は「−ＦＳ／
２」から「＋ＦＳ／２」のアナログ入力信号１００ｆに
対する各出力若しくは各入力を示す特性曲線図である。

【０１００】図４において（ａ），（ｂ），（ｃ），
（ｄ），（ｅ），（ｆ）及び（ｇ）はラッチ回路２２
ａ，２２ｃ，２２ｅ，２２ｇ，２２ｂ，２２ｄ及び２２
ｆの入力である。

【０１０１】図５において（ａ），（ｂ），（ｃ），
（ｄ）及び（ｅ）はＡＮＤ回路２３ａ，２３ｂ，２３
ｃ，２４及び２３ｄの出力、（ｆ），（ｇ），（ｈ）及
び（ｉ）はラッチ回路２２ａ、ＯＲ回路２５，２６及び
２７の出力である。

【０１０２】図４中（ｄ）以外は図２に示した特性と同
一であるので説明は省略する。比較器８ｅの反転入力端
子には”７／８・（ＦＳ／２）”の電圧が印加されてい
るので、図４中（ｄ）に示すようにアナログ入力信号１
００ｆが”７／８・（ＦＳ／２）”を超えた場合にの
み”ハイレベル”となる。

【０１０３】また、図５において（ａ）はラッチ回路２
２ａの反転出力とラッチ回路２２ｂの出力との論理積、
（ｂ）はラッチ回路２２ｃの出力とラッチ回路２２ｂの
反転出力との論理積、（ｃ）はラッチ回路２２ｃの反転
出力とラッチ回路２２ｄの出力との論理積をそれぞれ求
めることにより得られる。

【０１０４】同様に、（ｄ）はラッチ回路２２ｅの出力
とラッチ回路２２ｂ及び２２ｄの反転出力との論理積、
（ｅ）はラッチ回路２２ｅの反転出力とラッチ回路２２
ｆの出力との論理積をそれぞれ求めることにより得られ
る。

【０１０５】さらに、図５において（ｆ）はラッチ回路
２２ａの出力、（ｇ）はＡＮＤ回路２３ａ及び２３ｂの
出力の論理和、（ｈ）はＡＮＤ回路２３ａ，２３ｃ及び
２４の出力の論理和、（ｉ）はＡＮＤ回路２３ａ，２３
ｃ，２３ｄ及びラッチ回路２２ｇの出力の論理和をそれ
ぞれ求めることにより得られる。

【０１０６】ここで、図５中（ｆ）〜（ｉ）はディジタ
ル出力信号１０１ｇであり、図５からバイナリーコード
出力になっていることが分かる。

【０１０７】この結果、１クロックで動作させることが
可能なバイナリーコード出力のカスケードＡ／Ｄ変換器
が実現できる。

【０１０８】また、エラー補正回路は図１及び図３の実
施例から分かるようにラッチ回路の前後どちらに設けて
も良い。

【０１０９】また、前述の各従来例では各段の分解能を
１ビットづつに対応させているが、これに限る訳ではな
く、各段の分解能を２ビット以上にして処理することも
可能である。

【０１１０】また、図６は図１に示す実施例を５ビット
構成とした例を示す回路図である。図６において８ａ〜
８ｃ，９ａ〜９ｃ，１０ａ，１０ｂ，１１ａ，１１ｂ，
１３ａ〜１３ｆ，１４〜２１及び５０ａ〜５０ｃは図１
と同一符号を付してあり、８ｆ，１３ｇ及び１３ｈは比
較器、１０ｄはＤ／Ａ変換器、１１ｄは減算器、２８及
び３１はＡＮＤ回路、２９はＥＯＲ回路、３０はＯＲ回
路、１００ｇはアナログ入力信号、１０１ｈはディジタ
ル出力信号である。

【０１１１】さらに、１３ｇ，１３ｈ及び２８はウイン
ドウ・コンパレータ５０ｄを、１８，２０，２１，３０
及び３１はエラー補正回路５３をそれぞれ構成してい
る。

【０１１２】接続関係に関しては基本的に図１と同様で
あり異なる点は下記の通りである。減算器１１ｂの出力
が減算器１１ｄの加算入力端子に接続され、比較器８ｃ
の出力はＤ／Ａ変換器１０ｄの入力端子に接続され、Ｄ
／Ａ変換器１０ｄの出力は減算器１１ｄの減算入力端子
に接続される。

【０１１３】減算器１１ｄの出力は比較器８ｆ及び１３
ｇの非反転入力端子と比較器１３ｈの反転入力端子に接
続され、比較器８ｆの出力はＥＯＲ回路２９の一方の入
力端子に接続される。また、ＥＯＲ回路２９の他方の入
力端子には比較器８ｃの出力が接続される。

【０１１４】ＥＯＲ回路２９の出力はＯＲ回路３０の一
方の入力端子に接続され、ＯＲ回路３０の出力はＡＮＤ
回路３１の入力端子に接続される。また、ＡＮＤ回路３
１の出力はラッチ回路９ｅの入力端子に接続される。

【０１１５】ＯＲ回路３０の他方の入力端子にはＡＮＤ
回路１６の出力が、ＡＮＤ回路３１の２つの負論理入力
端子にはＡＮＤ回路１４及び１５の出力がそれぞれ接続
される。

【０１１６】比較器１３ｇ及び１３ｈの出力はＡＮＤ回
路２８の２つの入力端子にそれぞれ接続され、ＡＮＤ回
路２８の３つの負論理入力端子にはＡＮＤ回路１４，１
５及び１６の出力がそれぞれ接続される。また、ＡＮＤ
回路２８の出力はラッチ回路９ｆの入力端子に接続され
る。

【０１１７】また、比較器８ｆの反転入力端子は接地さ
れ、比較器１３ｈの非反転入力端子には”＋ΔＶ”の電
圧が、比較器１３ｇの反転入力端子には”−ΔＶ”の電
圧がそれぞれ印加される。

【０１１８】図６に示す回路の基本動作は図１に示す実
施例と同様であるので基本動作の説明は省略する。

【０１１９】図７は図６に示す回路のアナログ入力信号
１００ｇのレベルによる信号経路の違いを示す表であ
る。ちなみに、図７の「信号経路」において用いられて
いる符号は図６中で用いられる符号と同一である。

【０１２０】例えば、図７中”イ”では信号経路上の回
路数が少ないものの図７中”ロ”では信号経路上の回路
数が多く、同一ビットであってもアナログ入力信号のレ
ベルによりＡ／Ｄ変換に要する時間が変動してしまうこ
とが分かる。

【０１２１】また、図６に示す回路図ではある段のウイ
ンドウ・コンパレータの出力はその段以降の全ての段の
エラー補正回路に接続させている。例えば、図６におい
てウインドウ・コンパレータ５０ａの出力はエラー補正
回路５３を構成するＯＲ回路１８、ＡＮＤ回路２１及び
３１にそれぞれ接続される。

【０１２２】このため、ある段のウインドウ・コンパレ
ータの出力が”１”になるとエラー補正回路５３により
前記ウインドウ・コンパレータ以降の段のディジタルデ
ータは全て即座に決定してしまう場合がある。

【０１２３】例えば、ウインドウ・コンパレータ５０ａ
の出力が”１”になるとその時点でエラー補正回路５３
を構成するＯＲ回路１８の出力は”１”、ＡＮＤ回路２
１及び３１の出力は”０”、ウインドウ・コンパレータ
５０ｄの出力は”０”に決定してしまう。

【０１２４】カスケードＡ／Ｄ変換器は最上位ビットか
ら順次Ａ／Ｄ変換結果され、この変換結果を順次遅延さ
せたクロック信号で決定して行くことにより最終段のセ
トリングが終了する以前に次のＡ／Ｄ変換作業に移るこ
とができ、Ａ／Ｄ変換時間の短縮を可能にするものであ
る。

【０１２５】しかし、上述のようにアナログ入力信号の
レベルによっては即座に最下位ビットまでＡ／Ｄ変換が
終了してしまう場合があるので、最終段のセトリングが
終了する前にこのようなアナログ入力信号をＡ／Ｄ変換
にかけてしまうと前回のＡ／Ｄ変換結果が破壊されてし
まう。

【０１２６】従って、前のアナログ入力信号のＡ／Ｄ変
換終了前に次のアナログ入力信号のＡ／Ｄ変換を開始で
きることによるＡ／Ｄ変換時間の短縮と言った効果が実
現できなくなる場合がある。

【０１２７】また、ビット数が増加するのに伴いウイン
ドウ・コンパレータを構成しているＡＮＤ回路の入力端
子数が大きくなり、必要なＡＮＤ回路の種類も増え、配
線も複雑になってしまう。

【０１２８】図８はこのような問題を解決した実施例を
示す回路図である。図８において８ａ〜８ｃ，８ｆ，９
ａ〜９ｃ，９ｅ，９ｆ，１０ａ，１０ｂ，１０ｄ，１１
ａ，１１ｂ，１１ｄ，１３ａ〜１３ｈ，１４，１５，１
７〜２１，２９，３０及び５０ａ〜５０ｂは図６と同一
符号を付してあり、１６ａ，２８ａ及び３１ａはＡＮＤ
回路、３２及び３３はＯＲ回路、１００ｈはアナログ入
力信号、１０１ｉはディジタル出力信号である。

【０１２９】さらに、１３ｅ，１３ｆ及び１６ａはウイ
ンドウ・コンパレータ５０ｅを、１３ｇ，１３ｈ及び２
８ａはウインドウ・コンパレータ５０ｆを、１８，２
０，２１，３０及び３１ａはエラー補正回路５４を、３
２及び３３は遅延手段５５をそれぞれ構成している。

【０１３０】接続関係も図６とほぼ同じであり異なる点
は以下の点である。即ち、ＡＮＤ回路１４及び１５の出
力がＯＲ回路３２にそれぞれ接続され、ＯＲ回路３２の
出力がＡＮＤ回路１６ａ及び３１ａの反転入力端子とＯ
Ｒ回路３３の一方の入力端子に接続される。

【０１３１】ＯＲ回路３３の他方の入力端子にはＡＮＤ
回路１６ａの出力が接続され、ＯＲ回路３３の出力はＡ
ＮＤ回路２８ａの負論理入力端子に接続される。

【０１３２】ここで、図８に示す実施例の動作を図９及
び図１０を用いて説明する。図９は図６と図８の各信号
の論理式等を示す表、図１０は図８に示す実施例のアナ
ログ入力信号１００ｈのレベルによる信号経路の違いを
示す表である。ちなみに、図１０の「信号経路」におい
て用いられている符号は図８中で用いられる符号と同一
である。

【０１３３】図６におけるウインドウ・コンパレータ５
０ａ，５０ｂ，５０ｃ及び５０ｄの出力信号を”Ｗ１
Ｏ”，”Ｗ２Ｏ”，”Ｗ３Ｏ”及び”Ｗ４Ｏ”とし、図
８におけるウインドウ・コンパレータ５０ａ，５０ｂ，
５０ｅ及び５０ｆの出力信号を”Ｗ１Ｏ’”，”Ｗ２
Ｏ’”，”Ｗ３Ｏ’”及び”Ｗ４Ｏ’”とする。

【０１３４】また、比較器１３ａ〜１３ｈの出力信号を
それぞれ”Ｃ１ＬＯ”，”Ｃ１ＨＯ”，”Ｃ２Ｌ
Ｏ”，”Ｃ２ＨＯ”，Ｃ３ＬＯ”，”Ｃ３ＨＯ”，”Ｃ
４ＬＯ”及び”Ｃ４ＨＯ”とする。

【０１３５】さらに、比較器８ａ，８ｂ，８ｃ及び８ｆ
の出力信号をそれぞれ”Ｃ１Ｏ”，”Ｃ２Ｏ”，”Ｃ３
Ｏ”及び”Ｃ４Ｏ”とする。

【０１３６】図９（Ａ）から分かるように、ウインドウ
・コンパレータの出力信号”Ｗ１Ｏ”〜”Ｗ４Ｏ”はそ
れぞれ”Ｗ１Ｏ’”〜”Ｗ４Ｏ’”に等しく、図９
（Ｂ）から分かるようにラッチ回路９ａ，９ｂ，９ｃ，
９ｅ及び９ｆへの入力の論理式も図６と図８との間で等
しい。

【０１３７】従って、図８に示す実施例は図６に示す回
路図と同様の動作をすることになる。

【０１３８】一方、図１０から分かるようにラッチ回路
９ｅ及び９ｆまでの入力経路に関しては図１０中”○”
印で示すようにＯＲ回路３２及び３３が経路に加わるこ
とにより遅延が生じ、同一ビットでのアナログ入力信号
のレベルによるＡ／Ｄ変換時間の変動を抑えることがで
きる。

【０１３９】また、ＯＲ回路３２及び３３は図１２中”
イ”，”ロ”，”ハ”及び”ニ”に示す経路には入らな
いのでセトリングを悪化させることはない。

【０１４０】また、ＯＲ回路３２及び３３の遅延時間を
大きくすることにより、同一ビットでのＡ／Ｄ変換時間
の差を抑えたり、ＯＲ回路３２及び３３の入力若しくは
出力に遅延回路を設けることにより同一ビットでのＡ／
Ｄ変換時間の差を抑えても良い。

【０１４１】この結果、ウインドウ・コンパレータの出
力に遅延を与えることにより、同一ビットでのアナログ
入力信号のレベルによるＡ／Ｄ変換時間の変動を抑える
ことができる。

【０１４２】また、ビット数が増加してもウインドウ・
コンパレータを構成しているＡＮＤ回路の入力数は３入
力で良く、必要なＡＮＤ回路の種類も減り、配線も単純
な繰り返しパターンになり、配線領域を小さくし、設計
工数を削減できる。

【０１４３】また、図１等に示す実施例では各段の比較
器、Ｄ／Ａ変換器、減算器等を経る信号経路の全体の増
幅度がコードの変わり目において極めて大きくなって、
セトリングが悪化し、ノイズが生じたり、安定性の確保
が困難になる場合があった。

【０１４４】例えば、図１１は比較器８ａ〜８ｃ等の入
出力特性等を示す特性曲線図である。アナログ入力信号
としては図１１中”イ”に示すようなリンギングしなが
ら前記比較器のしきい値近傍で変動するパルス信号を仮
定する。

【０１４５】また、前記比較器の入出力特性は図１１
中”ロ”に示すような特性であるので、図１１中”イ”
に示すようなアナログ入力信号が印加されると図１１
中”ハ”に示すような出力信号を出力する。

【０１４６】図１１中”ハ”に示す出力信号には図１１
中”ニ”の部分にリンギングが現れており、このリンギ
ングは後段のＤ／Ａ変換器、減算器及び他の比較器等を
経ることにより増幅され続ける。実際にはアナログ入力
が変化するまでリンギングが存在することになりノイズ
の発生原因となったり、安定動作に支障をきたす恐れが
ある。

【０１４７】この場合には、前記比較器にヒステリシス
特性を持たせるこにより改善される。例えば、図１２は
ヒステリシス特性を有する比較器の入出力特性等を示す
特性曲線であり、アナログ入力信号としては図１１中”
イ”と同様のパルス信号を仮定する。

【０１４８】図１２中”イ”はヒステリシス特性を有す
る比較器の入出力特性であり、図１２中”ロ”に示すよ
うなパルス信号が印加されてもヒステリシス特性により
しきい値近傍が不感帯になるため、出力信号は図１２
中”ハ”に示すように入力のリンギングが吸収された信
号になる。

【０１４９】この結果、比較器にヒステリシス特性を持
たせることにより、セトリング特性が向上する。また、
この不感帯の幅をウインドウ・コンパレータのウインド
ウ幅よりも小さくしておけばＡ／Ｄ変換の直流精度に対
して影響を与えることはない。

【０１５０】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。カスケードＡ／
Ｄ変換器のコードの変化をウインドウ・コンパレータで
検出し、コードの変化点で生じるノイズを除去すること
により、１クロックでエラーなく動作させることが可能
なカスケードＡ／Ｄ変換器が実現できる。

【図面の簡単な説明】

【図１】本発明に係るカスケードＡ／Ｄ変換器の一実施
例を示す回路図である。

【図２】アナログ入力信号に対する各出力若しくは各入
力を示す特性曲線図である。

【図３】バイナリーコードを出力するカスケードＡ／Ｄ
変換器の一実施例を示す回路図である。

【図４】アナログ入力信号に対する各出力若しくは各入
力を示す特性曲線図である。

【図５】アナログ入力信号に対する各出力若しくは各入
力を示す特性曲線図である。

【図６】図１に示す実施例を５ビット構成とした例を示
す回路図である。

【図７】図６に示す回路のアナログ入力信号１００ｇの
レベルによる信号経路の違いを示す表である。

【図８】問題を解決した実施例を示す回路図である。

【図９】図６と図８の各信号の論理式を示す表である。

【図１０】図８に示す実施例のアナログ入力信号１００
ｈのレベルによる信号経路の違いを示す表である。

【図１１】比較器の入出力特性等を示す特性曲線図であ
る。

【図１２】ヒステリシス特性を有する比較器の入出力特
性等を示す特性曲線である。

【図１３】従来のＡ／Ｄ変換器の一例を示す構成ブロッ
ク図である。

【図１４】カスケードＡ／Ｄ変換器の一例を示す回路図
とタイミング図である。

【図１５】カスケードＡ／Ｄ変換器の一例を示す回路図
とタイミング図である。

【図１６】カスケードＡ／Ｄ変換器を１クロック動作さ
せる場合の回路図である。

【図１７】図１６に示す従来例の動作を示す特性曲線図
である。

【符号の説明】

１ 抵抗アレイ ２，８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，１３ａ，１
３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３
ｈ 比較器 ３ エンコーダ ４、７ 並列型Ａ／Ｄ変換器 ５，１０ａ，１０ｂ，１０ｃ，１０ｄ Ｄ／Ａ変換器 ６，１１ａ，１１ｂ，１１ｃ，１１ｄ 減算器 ９ａ，９ｂ，９ｃ，９ｄ，２２ａ，２２ｂ，２２ｃ，２
２ｄ，２２ｅ，２２ｆ，２２ｇ ラッチ回路 １２ａ，１２ｂ，１２ｃ サンプルホールド回路 １４，１５，１６，１６ａ，２１，２３ａ，２３ｂ，２
３ｃ，２３ｄ，２４，２８，２８ａ，３１，３１ａ 論
理積回路 １７，１９，２９ 排他的論理和回路 １８，２０，２５，２６，２７，３０，３２，３３ 論
理和回路 ５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆ ウ
インドウ・コンパレータ ５１，５２，５３，５４ エラー補正回路 ５５ 遅延手段 １００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１
００ｅ，１００ｆ，１００ｇ，１００ｈ アナログ入力
信号 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１
０１ｅ，１０１ｆ，１０１ｇ，１０１ｈ，１０１ｉ デ
ィジタル出力信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】アナログ入力信号をディジタル信号に変換
   する比較器と、この比較器の出力を保持するラッチ回路
   と、前記比較器の出力を再びアナログ信号に変換するＤ
   ／Ａ変換器と、このＤ／Ａ変換器の出力を前記アナログ
   入力信号から減算する減算器とを複数段カスケード接続
   して構成されるカスケードＡ／Ｄ変換器において、 前記複数段の比較器のコードの変化を検出する複数のウ
   インドウ・コンパレータと、 このウインドウ・コンパレータの出力に基づきコードの
   変化点で生じるノイズを除去するエラー補正回路とを備
   えたことを特徴とするカスケードＡ／Ｄ変換器。
2. 【請求項２】アナログ入力信号をディジタル信号に変換
   する比較器と、この比較器の出力を保持するラッチ回路
   と、前記比較器の出力を再びアナログ信号に変換するＤ
   ／Ａ変換器と、このＤ／Ａ変換器の出力を前記アナログ
   入力信号から減算する減算器とを複数段カスケード接続
   して構成されるカスケードＡ／Ｄ変換器において、 前記複数段の比較器のコードの変化を検出する複数のウ
   インドウ・コンパレータと、 このウインドウ・コンパレータの出力に遅延を与える遅
   延手段と、 前記ウインドウ・コンパレータ若しくは前記遅延手段の
   出力に基づきコードの変化点で生じるノイズを除去する
   エラー補正回路とを備えたことを特徴とするカスケード
   Ａ／Ｄ変換器。
3. 【請求項３】前記比較器にヒステリシス特性を持たせた
   ことを特徴とする特許請求の範囲請求項１若しくは請求
   項２記載のカスケードＡ／Ｄ変換器。