JPH09243713A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH09243713A JPH09243713A JP8047750A JP4775096A JPH09243713A JP H09243713 A JPH09243713 A JP H09243713A JP 8047750 A JP8047750 A JP 8047750A JP 4775096 A JP4775096 A JP 4775096A JP H09243713 A JPH09243713 A JP H09243713A
- Authority
- JP
- Japan
- Prior art keywords
- test
- clock
- circuit
- data
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 137
- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 101100377797 Arabidopsis thaliana ABCC1 gene Proteins 0.000 description 2
- 101150025806 Est1 gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 安価な汎用テスタを用いて高周波テストを可
能としたテスト回路を提供する。 【解決手段】 周波数ｆT のクロックで動作するテスタ
を用いて、より高い周波数ｆのクロックで動作する主回
路１のテストを行うＬＳＩ内蔵テスト回路であって、主
回路１に供給すべき所定数のテストデータを取り込んで
転送するシフトレジスタ２が設けられる。クロック生成
回路３では、クロックφ，φT ，テスト制御信号ＴＥＳ
Ｔ１に基づいて、周波数ｆT の第１のクロック群と引き
続く周波数ｆの第２のクロック群を生成する。テストデ
ータは、シフトレジスタ２に低速の第１のクロック群に
より取り込まれ、高速の第２のクロック群により読み出
されるというデータ速度変換がなされ、選択ゲート回路
４を介して主回路１に供給される。
能としたテスト回路を提供する。 【解決手段】 周波数ｆT のクロックで動作するテスタ
を用いて、より高い周波数ｆのクロックで動作する主回
路１のテストを行うＬＳＩ内蔵テスト回路であって、主
回路１に供給すべき所定数のテストデータを取り込んで
転送するシフトレジスタ２が設けられる。クロック生成
回路３では、クロックφ，φT ，テスト制御信号ＴＥＳ
Ｔ１に基づいて、周波数ｆT の第１のクロック群と引き
続く周波数ｆの第２のクロック群を生成する。テストデ
ータは、シフトレジスタ２に低速の第１のクロック群に
より取り込まれ、高速の第２のクロック群により読み出
されるというデータ速度変換がなされ、選択ゲート回路
４を介して主回路１に供給される。
Description
【０００１】
【発明の属する技術分野】この発明は、動作周波数の低
いテスタを用いて、これより高い周波数で動作する被テ
スト回路のテストを行うことを可能とするテスト回路に
関する。
いテスタを用いて、これより高い周波数で動作する被テ
スト回路のテストを行うことを可能とするテスト回路に
関する。
【０００２】
【従来の技術】ＬＳＩに所定数のテストデータを供給
し、その出力データをチェックするテスタが知られてい
る。現在一般に用いられている汎用テスタは、動作周波
数が２０ＭＨｚである。ＬＳＩは素子の微細化により、
ますます高周波動作が可能になっているが、この様な高
周波動作のＬＳＩをテストするには高周波動作のテスタ
が必要である。高周波動作のＬＳＩを低周波テスタでテ
ストすると、高周波動作時のマージンを十分にチェック
することができないからである。しかし、テスタ技術が
ＬＳＩ技術に容易には追いつけず、高周波テスタは極め
て高価なものとなっている。
し、その出力データをチェックするテスタが知られてい
る。現在一般に用いられている汎用テスタは、動作周波
数が２０ＭＨｚである。ＬＳＩは素子の微細化により、
ますます高周波動作が可能になっているが、この様な高
周波動作のＬＳＩをテストするには高周波動作のテスタ
が必要である。高周波動作のＬＳＩを低周波テスタでテ
ストすると、高周波動作時のマージンを十分にチェック
することができないからである。しかし、テスタ技術が
ＬＳＩ技術に容易には追いつけず、高周波テスタは極め
て高価なものとなっている。
【０００３】
【発明が解決しようとする課題】ＬＳＩのテストに高価
な高周波テスタを必要とするということは、ＬＳＩのテ
ストコストが上昇し、従ってＬＳＩの製品コストが上昇
するということを意味する。この発明は、上記事情を考
慮してなされたもので、安価な汎用テスタを用いて高周
波テストを可能としたテスト回路を提供することを目的
としている。
な高周波テスタを必要とするということは、ＬＳＩのテ
ストコストが上昇し、従ってＬＳＩの製品コストが上昇
するということを意味する。この発明は、上記事情を考
慮してなされたもので、安価な汎用テスタを用いて高周
波テストを可能としたテスト回路を提供することを目的
としている。
【０００４】
【課題を解決するための手段】この発明は、周波数ｆT
のクロックで動作するテスタを用いて、これより高い周
波数ｆのクロックで動作する被テスト回路のテストを行
う回路であって、前記被テスト回路に供給すべき所定数
のテストデータを取り込んで転送するデータ転送手段
と、このデータ転送手段に前記テストデータを取り込む
ための周波数ｆTの第１のクロック群と取り込まれた前
記テストデータを転送するための周波数ｆの第２のクロ
ック群とを順次生成するクロック生成手段とを備えたこ
とを特徴としている。
のクロックで動作するテスタを用いて、これより高い周
波数ｆのクロックで動作する被テスト回路のテストを行
う回路であって、前記被テスト回路に供給すべき所定数
のテストデータを取り込んで転送するデータ転送手段
と、このデータ転送手段に前記テストデータを取り込む
ための周波数ｆTの第１のクロック群と取り込まれた前
記テストデータを転送するための周波数ｆの第２のクロ
ック群とを順次生成するクロック生成手段とを備えたこ
とを特徴としている。
【０００５】この発明はまた、周波数ｆT のクロックで
動作するテスタを用いて、これより高い周波数ｆのクロ
ックで動作する被テスト回路のテストを行う回路であっ
て、前記被テスト回路に供給すべき所定数のテストデー
タを取り込んで転送する第１のデータ転送手段と、この
第１のデータ転送手段に前記テストデータを取り込むた
めの周波数ｆT の第１クロック群と取り込まれた前記テ
ストデータを転送するための周波数ｆの第２のクロック
群とを順次生成するクロック生成手段と、前記被テスト
回路のテスト出力データを前記第２のクロック群で取り
込み前記第１のクロック群で転送して出力する第２のデ
ータ転送手段とを備えたことを特徴としている。
動作するテスタを用いて、これより高い周波数ｆのクロ
ックで動作する被テスト回路のテストを行う回路であっ
て、前記被テスト回路に供給すべき所定数のテストデー
タを取り込んで転送する第１のデータ転送手段と、この
第１のデータ転送手段に前記テストデータを取り込むた
めの周波数ｆT の第１クロック群と取り込まれた前記テ
ストデータを転送するための周波数ｆの第２のクロック
群とを順次生成するクロック生成手段と、前記被テスト
回路のテスト出力データを前記第２のクロック群で取り
込み前記第１のクロック群で転送して出力する第２のデ
ータ転送手段とを備えたことを特徴としている。
【０００６】この発明によるテスト回路では、テスタの
動作周波数により決まる低速でテストデータがデータ転
送手段に取り込まれ、そのテストデータが被テスト回路
の動作周波数に合わせて高速で読み出されて被テスト回
路に供給されるというデータ速度変換がなされる。これ
により、動作周波数の低い汎用テスタを用いて高周波動
作ＬＳＩの高周波テストを行うことができる。この場
合、高周波動作の被テスト回路内での所定数のテストデ
ータによる出力データを低周波動作のテスタに取り込む
には、そのテストデータ出力側で再度データ速度変換を
行わないとすれば、テストデータ数に相当する回数のテ
ストを繰り返すことが必要になる。そこで第２の発明に
おいては、被テスト回路の出力側にもデータ転送手段を
設けて、高速でテスト出力データを取り込み、これを低
速で読み出すというデータ速度変換を行うことにより、
１回のテストで全ての読み出しテストデータをテスタに
取り込むことが可能となる。
動作周波数により決まる低速でテストデータがデータ転
送手段に取り込まれ、そのテストデータが被テスト回路
の動作周波数に合わせて高速で読み出されて被テスト回
路に供給されるというデータ速度変換がなされる。これ
により、動作周波数の低い汎用テスタを用いて高周波動
作ＬＳＩの高周波テストを行うことができる。この場
合、高周波動作の被テスト回路内での所定数のテストデ
ータによる出力データを低周波動作のテスタに取り込む
には、そのテストデータ出力側で再度データ速度変換を
行わないとすれば、テストデータ数に相当する回数のテ
ストを繰り返すことが必要になる。そこで第２の発明に
おいては、被テスト回路の出力側にもデータ転送手段を
設けて、高速でテスト出力データを取り込み、これを低
速で読み出すというデータ速度変換を行うことにより、
１回のテストで全ての読み出しテストデータをテスタに
取り込むことが可能となる。
【０００７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の第１の実施例
に係るテスト回路内蔵ＬＳＩの等価回路である。ＬＳＩ
の主回路１が被テスト回路であって、動作周波数ｆのク
ロックφにより動作するものである。図示しないテスタ
は、周波数ｆT （＝ｆ／４）のクロックφT により動作
するものとする。クロックφT およびφ、テスト制御信
号ＴＥＳＴ１および／ＴＥＳＴ２は、テストデータと共
にテスタから供給されるもので、その関係は図２に示
す。テスト制御信号／ＴＥＳＴ２は、通常動作時は
“Ｈ”（ＶDD）、テスト動作時（テストモード）に
“Ｌ”となる制御信号である。またテスト制御信号ＴＥ
ＳＴ１はこの実施例の場合、４個ずつのテストデータを
所定周期で順次、主回路１に供給するためのもので、テ
ストモードにおいて、クロックφT の４周期分の“Ｈ”
期間と１周期分の“Ｌ”期間とが繰り返される、クロッ
クφT に同期した周期信号である。通常動作時はこのテ
スト制御信号ＴＥＳＴ１は“Ｌ”（ＶSS）または“Ｈ”
（ＶDD）に固定される。
の実施例を説明する。図１は、この発明の第１の実施例
に係るテスト回路内蔵ＬＳＩの等価回路である。ＬＳＩ
の主回路１が被テスト回路であって、動作周波数ｆのク
ロックφにより動作するものである。図示しないテスタ
は、周波数ｆT （＝ｆ／４）のクロックφT により動作
するものとする。クロックφT およびφ、テスト制御信
号ＴＥＳＴ１および／ＴＥＳＴ２は、テストデータと共
にテスタから供給されるもので、その関係は図２に示
す。テスト制御信号／ＴＥＳＴ２は、通常動作時は
“Ｈ”（ＶDD）、テスト動作時（テストモード）に
“Ｌ”となる制御信号である。またテスト制御信号ＴＥ
ＳＴ１はこの実施例の場合、４個ずつのテストデータを
所定周期で順次、主回路１に供給するためのもので、テ
ストモードにおいて、クロックφT の４周期分の“Ｈ”
期間と１周期分の“Ｌ”期間とが繰り返される、クロッ
クφT に同期した周期信号である。通常動作時はこのテ
スト制御信号ＴＥＳＴ１は“Ｌ”（ＶSS）または“Ｈ”
（ＶDD）に固定される。
【０００８】図１において、データ入力端子Ａには、テ
スタから所定のテスト周期で４個ずつテストデータＤIN
が送られる。テスト制御信号ＴＥＳＴ１は端子Ｂに、ク
ロックφは端子Ｃに、クロックφT は端子Ｄに、テスト
制御信号／ＴＥＳＴ２は端子Ｅにそれぞれ供給される。
端子Ａに供給されるテストデータを速度変換して主回路
１に転送するためのデータ転送手段として、この実施例
では４段のシフトレジスタ２が設けられている。このシ
フトレジスタ２に取り込まれたテストデータと、通常動
作時の入力データとを任意に切替えて主回路１に供給す
るために、選択ゲート回路４が設けられている。またク
ロック生成回路３は、クロックφ，φT、テスト制御信
号ＴＥＳＴ１，／ＴＥＳＴ２に基づいて、シフトレジス
タ２でデータ速度変換を行うための転送クロックφt お
よび主回路１で使用されるクロックを生成するものであ
る。
スタから所定のテスト周期で４個ずつテストデータＤIN
が送られる。テスト制御信号ＴＥＳＴ１は端子Ｂに、ク
ロックφは端子Ｃに、クロックφT は端子Ｄに、テスト
制御信号／ＴＥＳＴ２は端子Ｅにそれぞれ供給される。
端子Ａに供給されるテストデータを速度変換して主回路
１に転送するためのデータ転送手段として、この実施例
では４段のシフトレジスタ２が設けられている。このシ
フトレジスタ２に取り込まれたテストデータと、通常動
作時の入力データとを任意に切替えて主回路１に供給す
るために、選択ゲート回路４が設けられている。またク
ロック生成回路３は、クロックφ，φT、テスト制御信
号ＴＥＳＴ１，／ＴＥＳＴ２に基づいて、シフトレジス
タ２でデータ速度変換を行うための転送クロックφt お
よび主回路１で使用されるクロックを生成するものであ
る。
【０００９】選択ゲート回路４は、通常動作時の入力デ
ータを選択するためのＡＮＤゲートＧ４、シフトレジス
タ２に取り込まれたテストデータを選択するためのＡＮ
ＤゲートＧ５とインバータＩ２、及びＡＮＤゲートＧ
４，Ｇ５の出力の和をとるＯＲゲートＧ６により構成さ
れている。ＡＮＤゲートＧ４の一つの入力端子はデータ
入力端子Ａにつながり、もう一つの入力端子はテスト制
御信号／ＴＥＳＴ２の入力端子Ｅにつながる。ＡＮＤゲ
ートＧ５のひとつの入力端子はシフトレジスタ２の出力
端につながり、もうひとつの入力端子にはテスト制御信
号／ＴＥＳＴ２がインバータＩ２で反転されて入力され
る。
ータを選択するためのＡＮＤゲートＧ４、シフトレジス
タ２に取り込まれたテストデータを選択するためのＡＮ
ＤゲートＧ５とインバータＩ２、及びＡＮＤゲートＧ
４，Ｇ５の出力の和をとるＯＲゲートＧ６により構成さ
れている。ＡＮＤゲートＧ４の一つの入力端子はデータ
入力端子Ａにつながり、もう一つの入力端子はテスト制
御信号／ＴＥＳＴ２の入力端子Ｅにつながる。ＡＮＤゲ
ートＧ５のひとつの入力端子はシフトレジスタ２の出力
端につながり、もうひとつの入力端子にはテスト制御信
号／ＴＥＳＴ２がインバータＩ２で反転されて入力され
る。
【００１０】クロック生成回路３は、テスト制御信号Ｔ
ＥＳＴ１とクロックφT の積をとるＡＮＤゲートＧ２、
テスト制御信号ＴＥＳＴ１をインバータＩ１により反転
した信号とクロックφの積をとるＡＮＤゲートＧ１、及
びこれらのＡＮＤゲートＧ１，Ｇ２の出力の和をとるＯ
ＲゲートＧ３により、シフトレジスタ２の転送クロック
φｔを生成する部分が構成されている。また、クロック
φとテスト制御信号／ＴＥＳＴ２の積をとるＡＮＤゲー
トＧ７、テスト制御信号／ＴＥＳＴ２をインバータＩ３
により反転した信号とＡＮＤゲートＧ１の出力との積を
とるＡＮＤゲートＧ８、およびこれらのＡＮＤゲートＧ
７，Ｇ８の出力の和をとるＯＲゲートＧ９により、主回
路１の制御クロックを生成する部分が構成されている。
ＥＳＴ１とクロックφT の積をとるＡＮＤゲートＧ２、
テスト制御信号ＴＥＳＴ１をインバータＩ１により反転
した信号とクロックφの積をとるＡＮＤゲートＧ１、及
びこれらのＡＮＤゲートＧ１，Ｇ２の出力の和をとるＯ
ＲゲートＧ３により、シフトレジスタ２の転送クロック
φｔを生成する部分が構成されている。また、クロック
φとテスト制御信号／ＴＥＳＴ２の積をとるＡＮＤゲー
トＧ７、テスト制御信号／ＴＥＳＴ２をインバータＩ３
により反転した信号とＡＮＤゲートＧ１の出力との積を
とるＡＮＤゲートＧ８、およびこれらのＡＮＤゲートＧ
７，Ｇ８の出力の和をとるＯＲゲートＧ９により、主回
路１の制御クロックを生成する部分が構成されている。
【００１１】この様に構成されたテスト回路内蔵ＬＳＩ
の動作を具体的に説明する。先ず通常動作時は、前述の
ようにテスト制御信号／ＴＥＳＴ２が“Ｈ”であり、こ
のとき、選択ゲート回路４では、ＡＮＤゲートＧ５の入
力が無視され、端子Ａに供給されるデータがＡＮＤゲー
トＧ４およびＯＲゲートＧ６を介して主回路１に供給さ
れる。この通常動作時、主回路１には、端子Ｃの高速ク
ロックφがＡＮＤゲートＧ７およびＯＲゲートＧ９を介
して供給される。またこの通常動作時、テスト制御信号
ＴＥＳＴ１は、“Ｈ”または“Ｌ”に固定される。従っ
てクロックφまたはφT がシフトレジスタ２に供給され
るが、このとき前述のようにＡＮＤゲートＧ５がオフで
あるから、シフトレジスタ２のデータは主回路１には転
送されない。
の動作を具体的に説明する。先ず通常動作時は、前述の
ようにテスト制御信号／ＴＥＳＴ２が“Ｈ”であり、こ
のとき、選択ゲート回路４では、ＡＮＤゲートＧ５の入
力が無視され、端子Ａに供給されるデータがＡＮＤゲー
トＧ４およびＯＲゲートＧ６を介して主回路１に供給さ
れる。この通常動作時、主回路１には、端子Ｃの高速ク
ロックφがＡＮＤゲートＧ７およびＯＲゲートＧ９を介
して供給される。またこの通常動作時、テスト制御信号
ＴＥＳＴ１は、“Ｈ”または“Ｌ”に固定される。従っ
てクロックφまたはφT がシフトレジスタ２に供給され
るが、このとき前述のようにＡＮＤゲートＧ５がオフで
あるから、シフトレジスタ２のデータは主回路１には転
送されない。
【００１２】テストモードでは、テスト制御信号／ＴＥ
ＳＴ２が“Ｌ”になり、ＡＮＤゲートＧ４およびＧ７の
入力は無視される。そしてこのテストモードでは、図２
に示すように、テスト制御信号ＴＥＳＴ１が、クロック
φT の４周期分の“Ｈ”と、１周期分の“Ｌ”を繰り返
す。テスト制御信号ＴＥＳＴ１が“Ｈ”のとき、クロッ
クφT がＡＮＤゲートＧ２を通り、テスト制御信号ＴＥ
ＳＴ１が“Ｌ”のとき、クロックφがＡＮＤゲートＧ１
を通る。従って図２に示すように、シフトレジスタ２に
供給される転送クロックφｔとして、テスト制御信号Ｔ
ＥＳＴ１が“Ｈ”の期間に低速クロックφT の４個分の
第１のクロック群Ａが発生され、テスト制御信号ＴＥＳ
Ｔ１が“Ｌ”の期間に高速クロックφの４個分の第２の
クロック群Ｂが発生される。
ＳＴ２が“Ｌ”になり、ＡＮＤゲートＧ４およびＧ７の
入力は無視される。そしてこのテストモードでは、図２
に示すように、テスト制御信号ＴＥＳＴ１が、クロック
φT の４周期分の“Ｈ”と、１周期分の“Ｌ”を繰り返
す。テスト制御信号ＴＥＳＴ１が“Ｈ”のとき、クロッ
クφT がＡＮＤゲートＧ２を通り、テスト制御信号ＴＥ
ＳＴ１が“Ｌ”のとき、クロックφがＡＮＤゲートＧ１
を通る。従って図２に示すように、シフトレジスタ２に
供給される転送クロックφｔとして、テスト制御信号Ｔ
ＥＳＴ１が“Ｈ”の期間に低速クロックφT の４個分の
第１のクロック群Ａが発生され、テスト制御信号ＴＥＳ
Ｔ１が“Ｌ”の期間に高速クロックφの４個分の第２の
クロック群Ｂが発生される。
【００１３】そしてシフトレジスタ２は、期間Ｔ１に低
速クロックφT に基づく第１のクロック群Ａにより駆動
されて、４個のテストデータがテスタの動作速度に従っ
て低速度で順次取り込まれる。この間、ＡＮＤゲートＧ
１の入力は無視され、ＡＮＤゲートＧ７の入力も無視さ
れているから、主回路１はクロックが供給されず、実質
的に動作休止していて、シフトレジスタ２から主回路１
へのデータ転送は行われない。そして、引き続くテスト
制御信号ＴＥＳＴ１が“Ｌ”の期間Ｔ２に、シフトレジ
スタ２に取り込まれたデータは高速クロックφに基づく
第２のクロック群Ｂにより高速で転送読出しされ、ＡＮ
ＤゲートＧ５およびＯＲゲートＧ６を介して主回路１に
供給される。またこのとき主回路１には、高速クロック
φが、ＡＮＤゲートＧ１，Ｇ８を介し、ＯＲゲートＧ９
を介して供給される。これにより主回路１での高速テス
ト動作が行われ、主回路１の出力端Ｆからは図２に示す
ように高速でテストデータＤOUT が出力される。
速クロックφT に基づく第１のクロック群Ａにより駆動
されて、４個のテストデータがテスタの動作速度に従っ
て低速度で順次取り込まれる。この間、ＡＮＤゲートＧ
１の入力は無視され、ＡＮＤゲートＧ７の入力も無視さ
れているから、主回路１はクロックが供給されず、実質
的に動作休止していて、シフトレジスタ２から主回路１
へのデータ転送は行われない。そして、引き続くテスト
制御信号ＴＥＳＴ１が“Ｌ”の期間Ｔ２に、シフトレジ
スタ２に取り込まれたデータは高速クロックφに基づく
第２のクロック群Ｂにより高速で転送読出しされ、ＡＮ
ＤゲートＧ５およびＯＲゲートＧ６を介して主回路１に
供給される。またこのとき主回路１には、高速クロック
φが、ＡＮＤゲートＧ１，Ｇ８を介し、ＯＲゲートＧ９
を介して供給される。これにより主回路１での高速テス
ト動作が行われ、主回路１の出力端Ｆからは図２に示す
ように高速でテストデータＤOUT が出力される。
【００１４】主回路１からの高速の４個の出力データ
は、テスタが低速であるために一度にテスタに取り込む
ことはできない。４個の出力データを全てテスタに取り
込むためには４回のテストを繰り返すことが必要にな
る。図２では、２回のテスト，について、出力デー
タを取り込む期待値ストローブパルスを示している。期
待値ストローブパルスは、出力データを取り込んで期待
値と比較を行うためのものであって、図示のようにクロ
ックφT と同じ周波数で、テスト毎に高速クロックφの
１周期分ずつ位相がずれたものとする。このように、４
回のテストで少しずつ取り込みタイミングをずらすこと
により、４個の出力データを全てテスタに取り込むこと
ができる。
は、テスタが低速であるために一度にテスタに取り込む
ことはできない。４個の出力データを全てテスタに取り
込むためには４回のテストを繰り返すことが必要にな
る。図２では、２回のテスト，について、出力デー
タを取り込む期待値ストローブパルスを示している。期
待値ストローブパルスは、出力データを取り込んで期待
値と比較を行うためのものであって、図示のようにクロ
ックφT と同じ周波数で、テスト毎に高速クロックφの
１周期分ずつ位相がずれたものとする。このように、４
回のテストで少しずつ取り込みタイミングをずらすこと
により、４個の出力データを全てテスタに取り込むこと
ができる。
【００１５】以上のようにこの実施例によれば、シフト
レジスタによってデータ速度変換を行うことによって、
低速の汎用テスタを用いて、高速のＬＳＩの主回路１の
高速テストを行うことができる。なお図１の実施例で
は、通常動作時は入力データをシフトレジスタ２を通さ
ず主回路１に供給し、テストモードではシフトレジスタ
２で速度変換を行って主回路１に入力データを供給する
ように、選択ゲート回路４を設けたが、この選択ゲート
回路４を省いて、通常動作時にも入力データがシフトレ
ジスタ２を通って主回路１に供給されるようにしてもよ
い。この場合には、主回路１へのデータ転送に若干の遅
れが生じる。従って、テスト制御信号ＴＥＳＴ１は通常
動作に“Ｌ”レベル固定として、高速クロックφがシフ
トレジスタ２に供給されるようにすることが望ましい。
これにより、シフトレジスタ２での遅延を少なくするこ
とができる。
レジスタによってデータ速度変換を行うことによって、
低速の汎用テスタを用いて、高速のＬＳＩの主回路１の
高速テストを行うことができる。なお図１の実施例で
は、通常動作時は入力データをシフトレジスタ２を通さ
ず主回路１に供給し、テストモードではシフトレジスタ
２で速度変換を行って主回路１に入力データを供給する
ように、選択ゲート回路４を設けたが、この選択ゲート
回路４を省いて、通常動作時にも入力データがシフトレ
ジスタ２を通って主回路１に供給されるようにしてもよ
い。この場合には、主回路１へのデータ転送に若干の遅
れが生じる。従って、テスト制御信号ＴＥＳＴ１は通常
動作に“Ｌ”レベル固定として、高速クロックφがシフ
トレジスタ２に供給されるようにすることが望ましい。
これにより、シフトレジスタ２での遅延を少なくするこ
とができる。
【００１６】上記実施例の場合、上述のように各テスト
周期に複数個のテストデータを用いたときに、主回路１
からのそれらの出力データを一度にテスタに取り込むこ
とはできない。出力データを一度にテスタに取り込むた
めには、主回路１の出力側にもデータ速度変換手段を設
けることが必要になる。図３は、主回路１の出力側にも
データ速度変換手段を設けた実施例のテスト回路内蔵Ｌ
ＳＩの等価回路である。図１と対応する部分には図１と
同一符号を付して詳細な説明は省く。
周期に複数個のテストデータを用いたときに、主回路１
からのそれらの出力データを一度にテスタに取り込むこ
とはできない。出力データを一度にテスタに取り込むた
めには、主回路１の出力側にもデータ速度変換手段を設
けることが必要になる。図３は、主回路１の出力側にも
データ速度変換手段を設けた実施例のテスト回路内蔵Ｌ
ＳＩの等価回路である。図１と対応する部分には図１と
同一符号を付して詳細な説明は省く。
【００１７】図示のように、主回路１の入力側にデータ
速度変換を行うための第１のシフトレジスタ２ａが設け
られ、出力側にもデータ速度変換を行うための転送手段
として第２のシフトレジスタ２ｂが設けられている。ま
た、主回路１の入力側の第１の選択ゲート回路４ａに対
応させて、主回路１の出力をそのまま高速で取り出すか
（通常動作時）、第２のシフトレジスタ２ｂで速度変換
した低速データを取り出すか（テストモード）の選択を
行うために第２の選択ゲート回路４ｂが設けられてい
る。この第２の選択ゲート回路４ｂは、ＡＮＤゲートＧ
１０，Ｇ１１、インバータＩ４及びＯＲゲートＧ１２に
より構成されており、その構成原理は入力側の第１の選
択ゲート回路４ａと同じである。
速度変換を行うための第１のシフトレジスタ２ａが設け
られ、出力側にもデータ速度変換を行うための転送手段
として第２のシフトレジスタ２ｂが設けられている。ま
た、主回路１の入力側の第１の選択ゲート回路４ａに対
応させて、主回路１の出力をそのまま高速で取り出すか
（通常動作時）、第２のシフトレジスタ２ｂで速度変換
した低速データを取り出すか（テストモード）の選択を
行うために第２の選択ゲート回路４ｂが設けられてい
る。この第２の選択ゲート回路４ｂは、ＡＮＤゲートＧ
１０，Ｇ１１、インバータＩ４及びＯＲゲートＧ１２に
より構成されており、その構成原理は入力側の第１の選
択ゲート回路４ａと同じである。
【００１８】この実施例の場合も、通常動作時、テスト
制御信号ＴＥＳＴ２が入る端子は“Ｈ”（ＶDD）に固定
される。このとき入力データは、ＡＮＤゲートＧ４およ
びＯＲゲートＧ６を介して高速で主回路１に供給され
る。また、主回路１の出力データは、速度変換されるこ
となく、ＡＮＤゲートＧ１０およびＯＲゲートＧ１２を
介して取り出される。
制御信号ＴＥＳＴ２が入る端子は“Ｈ”（ＶDD）に固定
される。このとき入力データは、ＡＮＤゲートＧ４およ
びＯＲゲートＧ６を介して高速で主回路１に供給され
る。また、主回路１の出力データは、速度変換されるこ
となく、ＡＮＤゲートＧ１０およびＯＲゲートＧ１２を
介して取り出される。
【００１９】テスト時は、先の実施例と同様にクロック
生成回路３で生成される低速の第１のクロック群Ａと高
速の第２のクロック群Ｂを含むクロックφt により駆動
されて、第１のシフトレジスタ２ａで速度変換されてテ
ストデータが主回路１に取り込まれる。そして、図４に
示すように、テスト制御信号ＴＥＳＴ１が“Ｌ”の期間
に主回路１から出力される高速出力データＤOUT1は、第
２のシフトレジスタ２ｂに高速の第２のクロック群Ｂに
より取り込まれる。このシフトレジスタ２ｂのデータ
は、次のテスト制御信号ＴＥＳＴ１が“Ｈ”の期間に低
速の第１のクロック群Ａで読み出されて、ＡＮＤゲート
Ｇ１１及びＯＲゲートＧ１２を介して、低速の出力デー
タＤOUT2に変換されて出力される。
生成回路３で生成される低速の第１のクロック群Ａと高
速の第２のクロック群Ｂを含むクロックφt により駆動
されて、第１のシフトレジスタ２ａで速度変換されてテ
ストデータが主回路１に取り込まれる。そして、図４に
示すように、テスト制御信号ＴＥＳＴ１が“Ｌ”の期間
に主回路１から出力される高速出力データＤOUT1は、第
２のシフトレジスタ２ｂに高速の第２のクロック群Ｂに
より取り込まれる。このシフトレジスタ２ｂのデータ
は、次のテスト制御信号ＴＥＳＴ１が“Ｈ”の期間に低
速の第１のクロック群Ａで読み出されて、ＡＮＤゲート
Ｇ１１及びＯＲゲートＧ１２を介して、低速の出力デー
タＤOUT2に変換されて出力される。
【００２０】なお、この図３の実施例において、選択ゲ
ート回路４ａ，４ｂを除いて、通常動作時とテスト動作
時いずれも、主回路１へのデータ取り込みが第１のシフ
トレジスタ２ａを通して行われ、主回路１からのデータ
取り出しが第２のシフトレジスタ２ｂを通して行われる
ようにしてもよい。この場合も、テスト制御信号ＴＥＳ
Ｔ１は、通常動作に“Ｌ”レベル固定として、高速クロ
ックφがシフトレジスタ２ａ，２ｂに供給されるように
することが望ましい。これにより、シフトレジスタ２
ａ，２ｂでの遅延を少なくすることができる。
ート回路４ａ，４ｂを除いて、通常動作時とテスト動作
時いずれも、主回路１へのデータ取り込みが第１のシフ
トレジスタ２ａを通して行われ、主回路１からのデータ
取り出しが第２のシフトレジスタ２ｂを通して行われる
ようにしてもよい。この場合も、テスト制御信号ＴＥＳ
Ｔ１は、通常動作に“Ｌ”レベル固定として、高速クロ
ックφがシフトレジスタ２ａ，２ｂに供給されるように
することが望ましい。これにより、シフトレジスタ２
ａ，２ｂでの遅延を少なくすることができる。
【００２１】以上実施例では、テスト回路内蔵ＬＳＩを
説明した。このようなテスト回路を内蔵することによ
り、汎用テスタを用いてそのプログラム変更のみでＬＳ
Ｉの高周波テストが可能になるという効果が得られる。
しかしこの発明のテスト回路は必ずしもＬＳＩ内蔵とし
なくてもよい。クロック生成回路についても、ＬＳＩ内
蔵ではなく、テスタ側で同様のクロックを生成するよう
にしてもよい。また実施例ではシフトレジスタを４段と
したが、その段数は任意であり、その段数と希望するデ
ータ速度変換倍率に基づいてテスト信号やクロックを発
生すればよい。シフトレジスタは例えばＣＣＤにより構
成することもできる。
説明した。このようなテスト回路を内蔵することによ
り、汎用テスタを用いてそのプログラム変更のみでＬＳ
Ｉの高周波テストが可能になるという効果が得られる。
しかしこの発明のテスト回路は必ずしもＬＳＩ内蔵とし
なくてもよい。クロック生成回路についても、ＬＳＩ内
蔵ではなく、テスタ側で同様のクロックを生成するよう
にしてもよい。また実施例ではシフトレジスタを４段と
したが、その段数は任意であり、その段数と希望するデ
ータ速度変換倍率に基づいてテスト信号やクロックを発
生すればよい。シフトレジスタは例えばＣＣＤにより構
成することもできる。
【００２２】
【発明の効果】以上述べたようにこの発明によるテスト
回路では、テスタの動作周波数に合わせてテストデータ
が低速クロックでデータ転送手段に取り込まれ、そのテ
ストデータが被テスト回路の動作周波数に合わせて高速
クロックで読み出されて被テスト回路に供給されるとい
うデータ速度変換がなされる。これにより、動作周波数
の低い汎用テスタを用いて高周波動作のＬＳＩの高周波
テストを行うことができる。特にこの発明のテスト回路
をＬＳＩ内蔵とすれば、汎用テスタを用いた各種ＬＳＩ
のテストを行う場合に、速度変換回路を外付けしたりし
なかったりする煩わしさがなくなり、しかも簡単な内蔵
回路の付加によりテスタ側のソフトウェア的な処理だけ
で種々のＬＳＩのテストに対応可能となり、テスト効率
が高いものとなる。
回路では、テスタの動作周波数に合わせてテストデータ
が低速クロックでデータ転送手段に取り込まれ、そのテ
ストデータが被テスト回路の動作周波数に合わせて高速
クロックで読み出されて被テスト回路に供給されるとい
うデータ速度変換がなされる。これにより、動作周波数
の低い汎用テスタを用いて高周波動作のＬＳＩの高周波
テストを行うことができる。特にこの発明のテスト回路
をＬＳＩ内蔵とすれば、汎用テスタを用いた各種ＬＳＩ
のテストを行う場合に、速度変換回路を外付けしたりし
なかったりする煩わしさがなくなり、しかも簡単な内蔵
回路の付加によりテスタ側のソフトウェア的な処理だけ
で種々のＬＳＩのテストに対応可能となり、テスト効率
が高いものとなる。
【図１】 この発明の第１の実施例に係るテスト回路内
蔵ＬＳＩの等価回路を示す。
蔵ＬＳＩの等価回路を示す。
【図２】 同実施例の動作タイミングを示す。
【図３】 この発明の第２の実施例に係るテスト回路内
蔵ＬＳＩの等価回路を示す。
蔵ＬＳＩの等価回路を示す。
【図４】 同実施例の動作タイミングを示す。
１…主回路（被テスト回路）、２…シフトレジスタ、３
…クロック生成回路、４…選択ゲート回路、２ａ…第１
のシフトレジスタ、２ｂ…第２のシフトレジスタ、４ａ
…第１の選択ゲート回路、４ｂ…第２の選択ゲート回
路。王
…クロック生成回路、４…選択ゲート回路、２ａ…第１
のシフトレジスタ、２ｂ…第２のシフトレジスタ、４ａ
…第１の選択ゲート回路、４ｂ…第２の選択ゲート回
路。王
Claims (2)
- 【請求項１】 周波数ｆT のクロックで動作するテスタ
を用いて、これより高い周波数ｆのクロックで動作する
被テスト回路のテストを行う回路であって、 前記被テスト回路に供給すべき所定数のテストデータを
取り込んで転送するデータ転送手段と、 このデータ転送手段に前記テストデータを取り込むため
の周波数ｆT の第１のクロック群と取り込まれた前記テ
ストデータを前記被テスト回路に転送するための周波数
ｆの第２のクロック群とを順次生成するクロック生成手
段とを備えたことを特徴とするテスト回路。 - 【請求項２】 周波数ｆT のクロックで動作するテスタ
を用いて、これより高い周波数ｆのクロックで動作する
被テスト回路のテストを行う回路であって、 前記被テスト回路に供給すべき所定数のテストデータを
取り込んで転送する第１のデータ転送手段と、 この第１のデータ転送手段に前記テストデータを取り込
むための周波数ｆT の第１クロック群と取り込まれた前
記テストデータを転送するための周波数ｆの第２のクロ
ック群とを順次生成するクロック生成手段と、 前記被テスト回路のテスト出力データを前記第２のクロ
ック群で取り込み前記第１のクロック群で転送して出力
する第２のデータ転送手段とを備えたことを特徴とする
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047750A JPH09243713A (ja) | 1996-03-05 | 1996-03-05 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8047750A JPH09243713A (ja) | 1996-03-05 | 1996-03-05 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243713A true JPH09243713A (ja) | 1997-09-19 |
Family
ID=12784039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8047750A Pending JPH09243713A (ja) | 1996-03-05 | 1996-03-05 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
-
1996
- 1996-03-05 JP JP8047750A patent/JPH09243713A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4914379A (en) | Semiconductor integrated circuit and method of testing same | |
| KR930011489A (ko) | 저 대역폭 검사 장비 및 프로브 스테이션을 사용하여 디지탈 마이크로회로의 단순 및 정확한 에이씨(ac) 검사를 제공하는 내장 검사 회로 및 속도 검사 방법 | |
| JP2002289776A (ja) | 半導体装置 | |
| US5841791A (en) | Bypass scan path and integrated circuit device using the same | |
| JPH10111346A (ja) | 半導体集積回路のスキャン試験方法 | |
| US6591388B1 (en) | High speed sink/source register to reduce level sensitive scan design test time | |
| US5790439A (en) | Reduced test time finite impulse response digital filter | |
| US5848075A (en) | Test device employing scan path having circuitry at switches between a scan in signal transmitted and previously held at a predetermined clock timing | |
| JP2001236306A (ja) | データ転送方法及び装置 | |
| JPH09243713A (ja) | テスト回路 | |
| JP2007052015A (ja) | 共通して制御されるｌｂｉｓｔサテライトを使用して、ｌｂｉｓｔ検査するためのシステム及び方法 | |
| JP3339479B2 (ja) | クロック制御回路および方法 | |
| US6457149B1 (en) | Semiconductor integrated circuit and semiconductor integrated circuit test method | |
| JP3275952B2 (ja) | ディジタル論理回路のテスト回路 | |
| JP4272898B2 (ja) | 半導体テスト回路及びそのテスト方法 | |
| JP2000275304A (ja) | 論理集積回路およびそれを用いた半導体装置 | |
| JP2874248B2 (ja) | 診断用スキャンパス付き電子回路 | |
| JP2526293B2 (ja) | スキャン回路アクセス装置 | |
| JP2653945B2 (ja) | 半導体集積回路 | |
| JP2696091B2 (ja) | テストパターン発生装置および方法 | |
| JPH1010194A (ja) | 半導体集積回路 | |
| JP2004037264A (ja) | スキャン機能付きフリップフロップ回路およびスキャンテスト回路 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JPH05249185A (ja) | 半導体集積回路装置のテスト回路 | |
| JPS6294023A (ja) | 半導体集積回路 |