JPH09243714A - 時間特性の測定装置 - Google Patents
時間特性の測定装置Info
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- JPH09243714A JPH09243714A JP8049310A JP4931096A JPH09243714A JP H09243714 A JPH09243714 A JP H09243714A JP 8049310 A JP8049310 A JP 8049310A JP 4931096 A JP4931096 A JP 4931096A JP H09243714 A JPH09243714 A JP H09243714A
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Abstract
(57)【要約】
【課題】 簡単な構成で迅速に高精度で立上りもしくは
立下り時間特性または伝搬遅延時間特性を測定するこ
と。 【解決手段】 被測定回路にパルス状検査信号を与え、
被測定回路の出力を、２つの異なるしきい値電圧Ｖ１，
Ｖ２をそれぞれ有する比較手段で比較し、ＡＮＤゲート
またはＯＲゲートに入力するとともに、これらの比較手
段のうち先に出力が得られる方の比較手段からの出力
を、遅延回路で予め定める時間だけ遅延する。Ｄ形フリ
ップフロップのデータ入力端子ＤにＡＮＤゲートまたは
ＯＲゲートの出力を与え、クロック入力端子ＣＫに遅延
回路の出力を与え、これらのゲートの出力と遅延回路の
出力との時間的な前後関係を判定して、立上りまたは立
下りの時間特性を測定する。２つの比較回路のいずれか
一方に、検査信号を与えることによって、伝搬遅延時間
特性を測定することもできる。
立下り時間特性または伝搬遅延時間特性を測定するこ
と。 【解決手段】 被測定回路にパルス状検査信号を与え、
被測定回路の出力を、２つの異なるしきい値電圧Ｖ１，
Ｖ２をそれぞれ有する比較手段で比較し、ＡＮＤゲート
またはＯＲゲートに入力するとともに、これらの比較手
段のうち先に出力が得られる方の比較手段からの出力
を、遅延回路で予め定める時間だけ遅延する。Ｄ形フリ
ップフロップのデータ入力端子ＤにＡＮＤゲートまたは
ＯＲゲートの出力を与え、クロック入力端子ＣＫに遅延
回路の出力を与え、これらのゲートの出力と遅延回路の
出力との時間的な前後関係を判定して、立上りまたは立
下りの時間特性を測定する。２つの比較回路のいずれか
一方に、検査信号を与えることによって、伝搬遅延時間
特性を測定することもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば半導体集
積回路などの立上りもしくは立下りの時間、または伝搬
遅延時間などの時間特性を測定するための装置に関す
る。
積回路などの立上りもしくは立下りの時間、または伝搬
遅延時間などの時間特性を測定するための装置に関す
る。
【０００２】
【従来の技術】従来のパルス状波形に関する時間（立上
りもしくは立下りの時間、または伝搬遅延時間など）の
特性の測定を行う装置は、まず装置内部で基準クロック
を発生し、測定対象となる信号を比較回路等を用いて任
意のしきい値で２値の測定トリガレベルをトリガし、ゲ
ート信号を得る。これによりトリガされた２つのしきい
値の間に基準クロックが入る数を計数し、基準クロック
の個数と１周期の時間とを乗じることで時間測定を可能
としている。この先行技術では、測定限界の最小時間お
よび精度は、装置内部の基準クロックの周波数および精
度に依存する。そのため測定限界の最小時間を小さくす
るためには、基準クロックを高周波にする必要がある
が、周波数が高くなると、分布定数や伝搬回路等の影響
を受け、実現は非常に困難となる。
りもしくは立下りの時間、または伝搬遅延時間など）の
特性の測定を行う装置は、まず装置内部で基準クロック
を発生し、測定対象となる信号を比較回路等を用いて任
意のしきい値で２値の測定トリガレベルをトリガし、ゲ
ート信号を得る。これによりトリガされた２つのしきい
値の間に基準クロックが入る数を計数し、基準クロック
の個数と１周期の時間とを乗じることで時間測定を可能
としている。この先行技術では、測定限界の最小時間お
よび精度は、装置内部の基準クロックの周波数および精
度に依存する。そのため測定限界の最小時間を小さくす
るためには、基準クロックを高周波にする必要がある
が、周波数が高くなると、分布定数や伝搬回路等の影響
を受け、実現は非常に困難となる。
【０００３】他の先行技術は、特開平６−２０１７６８
に開示されている。この先行技術では、比較回路を用い
て２値の測定トリガレベルでトリガして得られた２つの
各ゲート信号と、入力信号を遅延回路を用いて遅延して
得られた信号とを論理回路を用いてＡＮＤ信号をそれぞ
れ得る。その得られた各ＡＮＤ信号をそれぞれ積分し
て、その積分値の差より時間測定を可能としている。
に開示されている。この先行技術では、比較回路を用い
て２値の測定トリガレベルでトリガして得られた２つの
各ゲート信号と、入力信号を遅延回路を用いて遅延して
得られた信号とを論理回路を用いてＡＮＤ信号をそれぞ
れ得る。その得られた各ＡＮＤ信号をそれぞれ積分し
て、その積分値の差より時間測定を可能としている。
【０００４】この先行技術では、積分回路を用いて時間
特性を測定するので、周波数成分を電圧変換する必要が
ある。そのためには連続波形を積分回路に入力する必要
があり、単一波形での測定は測定精度上、非常に困難と
なる。また積分に要する時間が必要となるので、測定時
間が長くなることは避けられない。積分回路は積分定数
の設定が非常に煩雑なものとなり、回路設計が容易に行
えない。また高速な時間測定を行う場合は積分定数が付
加容量等の影響を受けやすくなり、その上、積分電圧の
差も小さくなることから電圧測定精度も要求され実現は
非常に困難となる。時間をアナログ値の積分で置き換え
るものであり、具体的には抵抗、容量を外付けで設定す
る必要があり、理論的には可変と思われるものの、接触
抵抗や浮遊容量などが変動要因として入ってくる。ま
た、このようにして得られた積分電圧を読出す段階で、
さらに変動要因が加わり、トータルで考えるとバラツキ
が大きすぎて、実用上、問題がある。
特性を測定するので、周波数成分を電圧変換する必要が
ある。そのためには連続波形を積分回路に入力する必要
があり、単一波形での測定は測定精度上、非常に困難と
なる。また積分に要する時間が必要となるので、測定時
間が長くなることは避けられない。積分回路は積分定数
の設定が非常に煩雑なものとなり、回路設計が容易に行
えない。また高速な時間測定を行う場合は積分定数が付
加容量等の影響を受けやすくなり、その上、積分電圧の
差も小さくなることから電圧測定精度も要求され実現は
非常に困難となる。時間をアナログ値の積分で置き換え
るものであり、具体的には抵抗、容量を外付けで設定す
る必要があり、理論的には可変と思われるものの、接触
抵抗や浮遊容量などが変動要因として入ってくる。ま
た、このようにして得られた積分電圧を読出す段階で、
さらに変動要因が加わり、トータルで考えるとバラツキ
が大きすぎて、実用上、問題がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、比較
的簡単な構成で、短時間に高精度で被測定回路の時間特
性を測定することができる時間特性の測定装置を提供す
ることである。
的簡単な構成で、短時間に高精度で被測定回路の時間特
性を測定することができる時間特性の測定装置を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明は、被測定回路に
検査信号を与える検査信号源と、被測定回路の出力を予
め定める第１のしきい値でレベル弁別して２値出力を導
出する第１比較手段と、被測定回路の出力または検査信
号を第２のしきい値でレベル弁別して２値出力を導出す
る第２比較手段と、第１および第２比較手段の出力を論
理演算する論理回路と、第１または第２比較手段の出力
を、予め定める時間だけ遅延する遅延回路と、論理回路
および遅延回路の出力に応答して、論理回路の出力と遅
延回路の出力との時間的な前後関係を判定する判定回路
とを含むことを特徴とする時間特性の測定装置である。
また本発明は、立上りまたは立下りの時間特性を測定す
るために、被測定回路に検査信号を与える検査信号源
と、被測定回路の出力を予め定める第１のしきい値でレ
ベル弁別して２値出力を導出する第１比較手段と、被測
定回路の出力を第１のしきい値とは異なる第２のしきい
値でレベル弁別して２値出力を導出する第２比較手段
と、第１および第２比較手段の出力を論理演算する論理
回路と、第１または第２比較手段の出力のうち、先に導
出される出力を、予め定める時間だけ遅延する遅延回路
と、論理回路および遅延回路の出力に応答して、被測定
回路の立上りまたは立下り特性に対応する論理回路の出
力と遅延回路の出力との前後関係を判定する判定回路と
を含むことを特徴とする時間特性の測定装置である。ま
た本発明は、第１のしきい値は、第２のしきい値を超え
る値に定められ、前記論理回路は、ＡＮＤゲートとＯＲ
ゲートとを備え、遅延回路と判定回路とは、ＡＮＤゲー
トとＯＲゲートとにそれぞれ対応して対を成して設けら
れ、ＡＮＤゲートには、第１および第２比較手段の出力
が与えられ、ＯＲゲートには、第１および第２比較手段
の出力が与えられ、一方の遅延回路には、第２比較手段
の出力が与えられ、他方の遅延回路には、第１比較手段
の出力が与えられ、ＡＮＤゲートと前記一方の遅延回路
との出力が一方の判定回路に与えられ、ＯＲゲートと前
記他方の遅延回路との出力が他方の判定回路に与えられ
ることを特徴とする。また本発明は、伝搬遅延時間特性
を測定するために、被測定回路に検査信号を与える検査
信号源と、被測定回路の出力を予め定める第１のしきい
値でレベル弁別して２値出力を導出する第１比較手段
と、検査信号を第２のしきい値でレベル弁別して２値出
力を導出する第２比較手段と、第１および第２比較手段
の出力を論理演算する論理回路と、第１または第２比較
手段の出力のうち、先に導出される出力を、予め定める
時間だけ遅延する遅延回路と、論理回路および遅延回路
の出力に応答して、被測定回路の伝搬遅延特性に対応す
る論理回路の出力と遅延回路の出力との前後関係を判定
する判定回路とを含むことを特徴とする時間特性の測定
装置である。また本発明は、前記論理回路は、ＡＮＤゲ
ートとＯＲゲートとを備え、判定回路は、ＡＮＤゲート
とＯＲゲートにそれぞれ対応して一対設けられ、ＡＮＤ
ゲートには、第１および第２比較手段の出力が与えら
れ、ＯＲゲートには、第１および第２比較手段の出力が
与えられ、遅延回路には、第２比較手段の出力が与えら
れ、ＡＮＤゲートと遅延回路との出力が一方の判定回路
に与えられ、ＯＲゲートと遅延回路との出力が他方の反
対回路に与えられたことを特徴とする。また本発明は、
遅延回路は、遅延時間を可変であり、検査信号源は、複
数の各検査信号を、時間間隔をあけて間欠的に発生し、
遅延回路を、各検査信号による判定のたびに変化する制
御手段が設けられたことを特徴とする。また本発明は、
遅延回路は、縦続接続され、初段に入力される複数の半
導体論理素子と、各論理回路の出力を選択的に切換えて
導出する切換え手段とを含むことを特徴とする。また本
発明は、判定回路は、クロック入力端子ＣＫに与えられ
る一方の入力信号の２値レベルが変化したときにおける
データ入力端子Ｄに与えられている他方の入力信号の２
値レベルを出力するＤ形フリップフロップであって、ク
ロック入力端子ＣＫおよびデータ入力端子Ｄのうち、い
ずれか一方に論理回路の出力が入力され、いずれか他方
に遅延回路の出力が入力されることを特徴とする。
検査信号を与える検査信号源と、被測定回路の出力を予
め定める第１のしきい値でレベル弁別して２値出力を導
出する第１比較手段と、被測定回路の出力または検査信
号を第２のしきい値でレベル弁別して２値出力を導出す
る第２比較手段と、第１および第２比較手段の出力を論
理演算する論理回路と、第１または第２比較手段の出力
を、予め定める時間だけ遅延する遅延回路と、論理回路
および遅延回路の出力に応答して、論理回路の出力と遅
延回路の出力との時間的な前後関係を判定する判定回路
とを含むことを特徴とする時間特性の測定装置である。
また本発明は、立上りまたは立下りの時間特性を測定す
るために、被測定回路に検査信号を与える検査信号源
と、被測定回路の出力を予め定める第１のしきい値でレ
ベル弁別して２値出力を導出する第１比較手段と、被測
定回路の出力を第１のしきい値とは異なる第２のしきい
値でレベル弁別して２値出力を導出する第２比較手段
と、第１および第２比較手段の出力を論理演算する論理
回路と、第１または第２比較手段の出力のうち、先に導
出される出力を、予め定める時間だけ遅延する遅延回路
と、論理回路および遅延回路の出力に応答して、被測定
回路の立上りまたは立下り特性に対応する論理回路の出
力と遅延回路の出力との前後関係を判定する判定回路と
を含むことを特徴とする時間特性の測定装置である。ま
た本発明は、第１のしきい値は、第２のしきい値を超え
る値に定められ、前記論理回路は、ＡＮＤゲートとＯＲ
ゲートとを備え、遅延回路と判定回路とは、ＡＮＤゲー
トとＯＲゲートとにそれぞれ対応して対を成して設けら
れ、ＡＮＤゲートには、第１および第２比較手段の出力
が与えられ、ＯＲゲートには、第１および第２比較手段
の出力が与えられ、一方の遅延回路には、第２比較手段
の出力が与えられ、他方の遅延回路には、第１比較手段
の出力が与えられ、ＡＮＤゲートと前記一方の遅延回路
との出力が一方の判定回路に与えられ、ＯＲゲートと前
記他方の遅延回路との出力が他方の判定回路に与えられ
ることを特徴とする。また本発明は、伝搬遅延時間特性
を測定するために、被測定回路に検査信号を与える検査
信号源と、被測定回路の出力を予め定める第１のしきい
値でレベル弁別して２値出力を導出する第１比較手段
と、検査信号を第２のしきい値でレベル弁別して２値出
力を導出する第２比較手段と、第１および第２比較手段
の出力を論理演算する論理回路と、第１または第２比較
手段の出力のうち、先に導出される出力を、予め定める
時間だけ遅延する遅延回路と、論理回路および遅延回路
の出力に応答して、被測定回路の伝搬遅延特性に対応す
る論理回路の出力と遅延回路の出力との前後関係を判定
する判定回路とを含むことを特徴とする時間特性の測定
装置である。また本発明は、前記論理回路は、ＡＮＤゲ
ートとＯＲゲートとを備え、判定回路は、ＡＮＤゲート
とＯＲゲートにそれぞれ対応して一対設けられ、ＡＮＤ
ゲートには、第１および第２比較手段の出力が与えら
れ、ＯＲゲートには、第１および第２比較手段の出力が
与えられ、遅延回路には、第２比較手段の出力が与えら
れ、ＡＮＤゲートと遅延回路との出力が一方の判定回路
に与えられ、ＯＲゲートと遅延回路との出力が他方の反
対回路に与えられたことを特徴とする。また本発明は、
遅延回路は、遅延時間を可変であり、検査信号源は、複
数の各検査信号を、時間間隔をあけて間欠的に発生し、
遅延回路を、各検査信号による判定のたびに変化する制
御手段が設けられたことを特徴とする。また本発明は、
遅延回路は、縦続接続され、初段に入力される複数の半
導体論理素子と、各論理回路の出力を選択的に切換えて
導出する切換え手段とを含むことを特徴とする。また本
発明は、判定回路は、クロック入力端子ＣＫに与えられ
る一方の入力信号の２値レベルが変化したときにおける
データ入力端子Ｄに与えられている他方の入力信号の２
値レベルを出力するＤ形フリップフロップであって、ク
ロック入力端子ＣＫおよびデータ入力端子Ｄのうち、い
ずれか一方に論理回路の出力が入力され、いずれか他方
に遅延回路の出力が入力されることを特徴とする。
【０００７】本発明に従えば、被測定回路の立上りもし
くは立下りの時間特性または被測定回路の伝搬遅延時間
の特性などを、比較的簡単な構成によって測定すること
ができるようになる。この時間特性の測定精度は、検査
信号の周波数、周期および精度に依存することはなく、
したがって上述のようにその測定精度が高い。検査信号
は単一のパルス状波形であってもよく、または時間間隔
をあけて発生される間欠的なパルス波形であってもよ
く、さらに連続波形であってもよい。本発明に従えば、
前述の先行技術に関連して述べた積分回路を必要とせ
ず、したがって回路設計が容易となり、さらに積分定
数、積分時間および積分後の電圧測定精度に依存するこ
となく、時間特性を高精度で測定することができる。さ
らに付加容量などによる悪影響によって測定精度が低下
することがない。さらに本発明に従えば、被測定回路の
時間特性が予め定める仕様値または基準となる値以上で
あるか、未満であるかを判定した２値出力を得ることが
できる。さらに本発明に従えば、遅延回路の遅延時間を
複数の各検査信号のたび毎に少しずつ長くまたは短く変
化しつつ、判定を行い、これによって立上りまたは立下
り時間および伝搬遅延時間を正確に測定することがで
き、言わばテスタとしての使用が可能になる。遅延回路
は複数の半導体論理素子、たとえば反転回路またはバッ
ファなどを縦続接続して構成し、各論理素子の出力を選
択的に切換えて導出することによって、希望する遅延時
間を容易に得ることができ、またこのような遅延回路を
半導体によって実現することができ、構成の小形化を図
ることができる。判定回路は、Ｄ形フリップフロップに
よって実現し、このことによってもまた構成の小形化を
図ることができる。
くは立下りの時間特性または被測定回路の伝搬遅延時間
の特性などを、比較的簡単な構成によって測定すること
ができるようになる。この時間特性の測定精度は、検査
信号の周波数、周期および精度に依存することはなく、
したがって上述のようにその測定精度が高い。検査信号
は単一のパルス状波形であってもよく、または時間間隔
をあけて発生される間欠的なパルス波形であってもよ
く、さらに連続波形であってもよい。本発明に従えば、
前述の先行技術に関連して述べた積分回路を必要とせ
ず、したがって回路設計が容易となり、さらに積分定
数、積分時間および積分後の電圧測定精度に依存するこ
となく、時間特性を高精度で測定することができる。さ
らに付加容量などによる悪影響によって測定精度が低下
することがない。さらに本発明に従えば、被測定回路の
時間特性が予め定める仕様値または基準となる値以上で
あるか、未満であるかを判定した２値出力を得ることが
できる。さらに本発明に従えば、遅延回路の遅延時間を
複数の各検査信号のたび毎に少しずつ長くまたは短く変
化しつつ、判定を行い、これによって立上りまたは立下
り時間および伝搬遅延時間を正確に測定することがで
き、言わばテスタとしての使用が可能になる。遅延回路
は複数の半導体論理素子、たとえば反転回路またはバッ
ファなどを縦続接続して構成し、各論理素子の出力を選
択的に切換えて導出することによって、希望する遅延時
間を容易に得ることができ、またこのような遅延回路を
半導体によって実現することができ、構成の小形化を図
ることができる。判定回路は、Ｄ形フリップフロップに
よって実現し、このことによってもまた構成の小形化を
図ることができる。
【０００８】
【発明の実施の形態】図１は、本発明の実施の一形態の
基本的構成を示すブロック図である。半導体集積回路な
どの被測定回路Ｍの立上り時間または立下り時間の特性
の測定するために本発明に従う測定装置１が用いられ
る。被測定回路Ｍには、検査信号源２からパルス状検査
信号Ｓ１が発生されて、被測定回路Ｍの入力端子に与え
られる。被測定回路Ｍの出力端子から得られる出力信号
Ｓ２は、２つの比較回路ＣＡ，ＣＲの一方の入力にそれ
ぞれ与えられる。比較回路ＣＡ，ＣＲの他方の各入力に
は、しきい値電圧Ｖ１，Ｖ２がそれぞれ与えられる。参
照符Ｖ１，Ｖ２はしきい値電圧を表すだけでなく、その
しきい値電圧源を表すことがある。しきい値電圧Ｖ１，
Ｖ２は、 Ｖ１ ＞ Ｖ２ …（１） である。比較回路ＣＡとしきい値電圧源Ｖ１とは、一方
の比較手段を構成し、比較回路ＣＲともう１つのしきい
値電圧源Ｖ２とは、他方の比較手段を構成する。
基本的構成を示すブロック図である。半導体集積回路な
どの被測定回路Ｍの立上り時間または立下り時間の特性
の測定するために本発明に従う測定装置１が用いられ
る。被測定回路Ｍには、検査信号源２からパルス状検査
信号Ｓ１が発生されて、被測定回路Ｍの入力端子に与え
られる。被測定回路Ｍの出力端子から得られる出力信号
Ｓ２は、２つの比較回路ＣＡ，ＣＲの一方の入力にそれ
ぞれ与えられる。比較回路ＣＡ，ＣＲの他方の各入力に
は、しきい値電圧Ｖ１，Ｖ２がそれぞれ与えられる。参
照符Ｖ１，Ｖ２はしきい値電圧を表すだけでなく、その
しきい値電圧源を表すことがある。しきい値電圧Ｖ１，
Ｖ２は、 Ｖ１ ＞ Ｖ２ …（１） である。比較回路ＣＡとしきい値電圧源Ｖ１とは、一方
の比較手段を構成し、比較回路ＣＲともう１つのしきい
値電圧源Ｖ２とは、他方の比較手段を構成する。
【０００９】比較回路ＣＡの出力信号Ｓ３と比較回路Ｃ
Ｒの出力信号Ｓ４とは、ＡＮＤゲートまたはＯＲゲート
である論理回路ＧＡＲに与えられて論理演算され、その
論理演算された出力信号Ｓ５は、判定回路を構成するＤ
形フリップフロップＦＡＲのデータ入力端子Ｄに与えら
れる。前記他方の比較回路ＣＲの出力信号Ｓ４は、遅延
回路ＳＡＲに与えられ、この遅延された出力信号Ｓ６
は、フリップフロップＦＡＲのクロック入力端子ＣＫに
与えられる。フリップフロップＦＡＲは、２つの信号Ｓ
５，Ｓ６の時間的な前後関係を判定し、対応する２値出
力Ｓ７を導出する。出力Ｓ７は、表示手段３によって目
視または音響によって表示され、さらに記録紙に印字し
て記録される。制御回路４は、検査信号源２の出力に応
答し、遅延回路ＳＡＲの遅延時間を設定し、またフリッ
プフロップＦＡＲのリセット端子ＲＥにリセット信号を
与え、さらに表示手段３の動作を制御する。
Ｒの出力信号Ｓ４とは、ＡＮＤゲートまたはＯＲゲート
である論理回路ＧＡＲに与えられて論理演算され、その
論理演算された出力信号Ｓ５は、判定回路を構成するＤ
形フリップフロップＦＡＲのデータ入力端子Ｄに与えら
れる。前記他方の比較回路ＣＲの出力信号Ｓ４は、遅延
回路ＳＡＲに与えられ、この遅延された出力信号Ｓ６
は、フリップフロップＦＡＲのクロック入力端子ＣＫに
与えられる。フリップフロップＦＡＲは、２つの信号Ｓ
５，Ｓ６の時間的な前後関係を判定し、対応する２値出
力Ｓ７を導出する。出力Ｓ７は、表示手段３によって目
視または音響によって表示され、さらに記録紙に印字し
て記録される。制御回路４は、検査信号源２の出力に応
答し、遅延回路ＳＡＲの遅延時間を設定し、またフリッ
プフロップＦＡＲのリセット端子ＲＥにリセット信号を
与え、さらに表示手段３の動作を制御する。
【００１０】図２は、本発明の実施の他の形態を示すブ
ロック図であり、前述の図１の構成を含み、対応する部
分には同一の参照符を付す。被測定回路Ｍの立上り時間
特性を測定するために、ＡＮＤゲートＧＡとＤ形フリッ
プフロップＦＡとが対を成して設けられ、また立下り時
間特性を測定するためにＯＲゲートＧＲともう１つのＤ
形フリップフロップＦＡとが対を成して設けられる。立
上り時間に対応する遅延時間を設定する遅延回路ＳＡ
と、立下り時間に対応する遅延時間を設定する遅延回路
ＳＲとが設けられる。
ロック図であり、前述の図１の構成を含み、対応する部
分には同一の参照符を付す。被測定回路Ｍの立上り時間
特性を測定するために、ＡＮＤゲートＧＡとＤ形フリッ
プフロップＦＡとが対を成して設けられ、また立下り時
間特性を測定するためにＯＲゲートＧＲともう１つのＤ
形フリップフロップＦＡとが対を成して設けられる。立
上り時間に対応する遅延時間を設定する遅延回路ＳＡ
と、立下り時間に対応する遅延時間を設定する遅延回路
ＳＲとが設けられる。
【００１１】図３は、図２に示される実施の一形態の動
作を説明するための波形図である。検査信号源２から
は、図３（１）に示される検査信号が導出され、その立
上りおよび立下りは時刻ｔ１，ｔ２でそれぞれ示され
る。この検査信号が発生される前に、制御回路４はＤ形
フリップフロップＦＡ，ＦＲに、図３（１１）に示され
るリセット信号を与えてリセット動作させる。被測定回
路Ｍは、図３（２）に示される出力Ｆ２を導出し、時刻
ｔ１後における被測定回路Ｍの立上り時間特性が測定さ
れ、また時刻ｔ２後に被測定回路Ｍの立下り時間特性が
測定される。図３（３）は、他方の比較回路ＣＲの出力
信号Ｓ４の波形を示し、図３（４）は、一方の比較回路
ＣＡの出力信号Ｓ３の波形を示し、図３（５）は、ＡＮ
ＤゲートＧＡの出力信号Ｓ５の波形を示し、図３（６）
は遅延回路ＳＡからの遅延出力信号Ｓ６の出力波形を示
し、図３（７）は、フリップフロップＦＡの出力Ｓ７に
よる立上り特性の判定結果を示す。図３（８）ＮＯＲゲ
ートＧＲの出力信号Ｓ８の波形を示し、図３（９）は遅
延回路ＳＲの出力信号Ｓ９の波形を示し、図３（１０）
はフリップフロップＦＲの出力Ｓ１０による立下り時間
特性の判定結果を示す。
作を説明するための波形図である。検査信号源２から
は、図３（１）に示される検査信号が導出され、その立
上りおよび立下りは時刻ｔ１，ｔ２でそれぞれ示され
る。この検査信号が発生される前に、制御回路４はＤ形
フリップフロップＦＡ，ＦＲに、図３（１１）に示され
るリセット信号を与えてリセット動作させる。被測定回
路Ｍは、図３（２）に示される出力Ｆ２を導出し、時刻
ｔ１後における被測定回路Ｍの立上り時間特性が測定さ
れ、また時刻ｔ２後に被測定回路Ｍの立下り時間特性が
測定される。図３（３）は、他方の比較回路ＣＲの出力
信号Ｓ４の波形を示し、図３（４）は、一方の比較回路
ＣＡの出力信号Ｓ３の波形を示し、図３（５）は、ＡＮ
ＤゲートＧＡの出力信号Ｓ５の波形を示し、図３（６）
は遅延回路ＳＡからの遅延出力信号Ｓ６の出力波形を示
し、図３（７）は、フリップフロップＦＡの出力Ｓ７に
よる立上り特性の判定結果を示す。図３（８）ＮＯＲゲ
ートＧＲの出力信号Ｓ８の波形を示し、図３（９）は遅
延回路ＳＲの出力信号Ｓ９の波形を示し、図３（１０）
はフリップフロップＦＲの出力Ｓ１０による立下り時間
特性の判定結果を示す。
【００１２】図４は、図３の時刻ｔ１後における被測定
回路Ｍの立上り時間を測定するための波形を、図３に比
べて時間軸上で拡大して示す波形図である。図４（１）
〜図４（７）は、前述の図３（１）〜図３（７）にそれ
ぞれ対応しており、図４（８）はフリップフロップＦ
Ａ，ＦＲに与えられるリセット信号を示す。時刻ｔ１以
降に検査信号源２からの検査信号Ｓ１が時間経過に伴っ
て上昇するとき、被測定回路Ｍは図４（２）に示される
出力信号Ｓ２を導出する。被測定回路Ｍは、入力される
検査信号Ｓ１が２．５Ｖ未満では、出力信号Ｓ２は０Ｖ
であり、入力される検査信号Ｓ１が２．５Ｖ以上では出
力信号Ｓ２は５Ｖになる特性を有する。立上り時間ΔＷ
Ａは、出力信号Ｓ２の２値レベル０Ｖ〜５Ｖの範囲内
で、１０〜９０％だけ変化する時間を言い、たとえばこ
の実施の一形態では、０．５Ｖから、４．５Ｖになるま
での時間を言う。たとえばしきい値電圧Ｖ１＝４．５Ｖ
に選ばれ、しきい値電圧Ｖ２＝０．５Ｖに選ばれる。立
上り時間の仕様値または基準値は、ΔＷＲ１であって、
たとえばΔＷＲ１＝１００nsecであってもよい。
回路Ｍの立上り時間を測定するための波形を、図３に比
べて時間軸上で拡大して示す波形図である。図４（１）
〜図４（７）は、前述の図３（１）〜図３（７）にそれ
ぞれ対応しており、図４（８）はフリップフロップＦ
Ａ，ＦＲに与えられるリセット信号を示す。時刻ｔ１以
降に検査信号源２からの検査信号Ｓ１が時間経過に伴っ
て上昇するとき、被測定回路Ｍは図４（２）に示される
出力信号Ｓ２を導出する。被測定回路Ｍは、入力される
検査信号Ｓ１が２．５Ｖ未満では、出力信号Ｓ２は０Ｖ
であり、入力される検査信号Ｓ１が２．５Ｖ以上では出
力信号Ｓ２は５Ｖになる特性を有する。立上り時間ΔＷ
Ａは、出力信号Ｓ２の２値レベル０Ｖ〜５Ｖの範囲内
で、１０〜９０％だけ変化する時間を言い、たとえばこ
の実施の一形態では、０．５Ｖから、４．５Ｖになるま
での時間を言う。たとえばしきい値電圧Ｖ１＝４．５Ｖ
に選ばれ、しきい値電圧Ｖ２＝０．５Ｖに選ばれる。立
上り時間の仕様値または基準値は、ΔＷＲ１であって、
たとえばΔＷＲ１＝１００nsecであってもよい。
【００１３】比較回路ＣＲの出力信号Ｓ４は、図４
（３）に示され、被測定回路Ｍの出力信号Ｓ２がしきい
値電圧Ｖ２以上になった時刻ｔ３から比較回路ＣＲの伝
搬遅延時間ΔＷ１後の時刻ｔ４においてローレベルから
ハイレベルに変化する。比較回路ＣＡは、被測定回路Ｍ
の出力信号Ｓ２が時刻ｔ５においてしきい値電圧Ｖ１以
上となった後、その比較回路ＣＡの伝搬遅延時間ΔＷ２
だけ経過した時刻ｔ６においてローレベルからハイレベ
ルに図４（４）に示されるように変化される。
（３）に示され、被測定回路Ｍの出力信号Ｓ２がしきい
値電圧Ｖ２以上になった時刻ｔ３から比較回路ＣＲの伝
搬遅延時間ΔＷ１後の時刻ｔ４においてローレベルから
ハイレベルに変化する。比較回路ＣＡは、被測定回路Ｍ
の出力信号Ｓ２が時刻ｔ５においてしきい値電圧Ｖ１以
上となった後、その比較回路ＣＡの伝搬遅延時間ΔＷ２
だけ経過した時刻ｔ６においてローレベルからハイレベ
ルに図４（４）に示されるように変化される。
【００１４】ＡＮＤゲートＧＡは、比較回路ＣＡ，ＣＲ
の各出力信号Ｓ３，Ｓ４が与えられることによって、図
４（５）に示されるように時刻ｔ７においてローレベル
からハイレベルに変化する出力信号Ｓ５を導出してフリ
ップフロップＦＡのデータ入力端子Ｄに与える。このＡ
ＮＤゲートＧＡの伝搬遅延時間ΔＷ３は、時刻ｔ６〜ｔ
７の時間である。
の各出力信号Ｓ３，Ｓ４が与えられることによって、図
４（５）に示されるように時刻ｔ７においてローレベル
からハイレベルに変化する出力信号Ｓ５を導出してフリ
ップフロップＦＡのデータ入力端子Ｄに与える。このＡ
ＮＤゲートＧＡの伝搬遅延時間ΔＷ３は、時刻ｔ６〜ｔ
７の時間である。
【００１５】遅延回路ＳＡは、比較回路ＣＲの出力信号
Ｓ４に応答して図４（６）に示される出力信号Ｓ６を発
生してフリップフロップＦＡのクロック入力端子ＣＫに
与える。この遅延回路ＳＡによる伝搬遅延時間ΔＷ４
は、制御回路４によって、式２のように定められる。
Ｓ４に応答して図４（６）に示される出力信号Ｓ６を発
生してフリップフロップＦＡのクロック入力端子ＣＫに
与える。この遅延回路ＳＡによる伝搬遅延時間ΔＷ４
は、制御回路４によって、式２のように定められる。
【００１６】 ΔＷ４ ＝ ΔＷＲ１−ΔＷ１＋ΔＷ２＋ΔＷ３ …（２） フリップフロップＦＡは、クロック入力端子ＣＫに与え
られる信号Ｓ６の立上り時におけるデータ入力端子Ｄに
与えられている信号Ｓ５の２値レベルを出力端子Ｑから
出力Ｓ７として導出する。被測定回路Ｍの立上り時間Δ
ＷＡが遅延回路ＳＡによって設定されている仕様値ΔＷ
Ｒ１に比べて ΔＷＡ ≧ ΔＷＲ１ …（３） であれば、フリップフロップＦＡの出力Ｓ７は、ローレ
ベルであり、また ΔＷＡ ＜ ΔＷＲ１ …（４） であれば、出力Ｓ７はハイレベルである。
られる信号Ｓ６の立上り時におけるデータ入力端子Ｄに
与えられている信号Ｓ５の２値レベルを出力端子Ｑから
出力Ｓ７として導出する。被測定回路Ｍの立上り時間Δ
ＷＡが遅延回路ＳＡによって設定されている仕様値ΔＷ
Ｒ１に比べて ΔＷＡ ≧ ΔＷＲ１ …（３） であれば、フリップフロップＦＡの出力Ｓ７は、ローレ
ベルであり、また ΔＷＡ ＜ ΔＷＲ１ …（４） であれば、出力Ｓ７はハイレベルである。
【００１７】図５は、図３の時刻ｔ２以降における被測
定回路Ｍの立下り時間を測定するための動作を説明する
ための時間軸を拡大して示す波形図である。図５（１）
〜図５（４）は、前述の図３（１）〜図３（４）にそれ
ぞれ対応し、また図５（５）〜図５（７）は、前述の図
３（８）〜図３（１０）にそれぞれ対応する。検査信号
源２からの検査信号Ｓ１が図５（１）の時刻ｔ２から立
下るとき、その被測定回路Ｍの出力信号Ｓ２は検査信号
Ｓ１が２．５Ｖ未満となった後、５Ｖから０Ｖに変化す
る。この出力信号Ｓ２は、図５（２）に示されるように
時刻ｔ１１，ｔ１３においてしきい値電圧Ｖ１，Ｖ２未
満となり、これによって比較回路ＣＲ，ＣＡの各出力信
号Ｓ４，Ｓ３は、図５（３）および図５（４）にそれぞ
れ示されるように時刻ｔ１２，ｔ１４でハイレベルから
ローレベルに変化する。この比較回路ＣＲ，ＣＡの伝搬
遅延時間は、図５（３）、図５（４）において参照符Δ
Ｗ７，ΔＷ８でそれぞれ示される。被測定回路Ｍの立下
り時間ΔＷＢは、出力信号Ｓ２の電圧が９０％〜１０％
に変化する時間であり、その仕様値または基準値は、Δ
ＷＦ１であって、たとえばΔＷＦ１＝１００nsecであっ
てもよい。
定回路Ｍの立下り時間を測定するための動作を説明する
ための時間軸を拡大して示す波形図である。図５（１）
〜図５（４）は、前述の図３（１）〜図３（４）にそれ
ぞれ対応し、また図５（５）〜図５（７）は、前述の図
３（８）〜図３（１０）にそれぞれ対応する。検査信号
源２からの検査信号Ｓ１が図５（１）の時刻ｔ２から立
下るとき、その被測定回路Ｍの出力信号Ｓ２は検査信号
Ｓ１が２．５Ｖ未満となった後、５Ｖから０Ｖに変化す
る。この出力信号Ｓ２は、図５（２）に示されるように
時刻ｔ１１，ｔ１３においてしきい値電圧Ｖ１，Ｖ２未
満となり、これによって比較回路ＣＲ，ＣＡの各出力信
号Ｓ４，Ｓ３は、図５（３）および図５（４）にそれぞ
れ示されるように時刻ｔ１２，ｔ１４でハイレベルから
ローレベルに変化する。この比較回路ＣＲ，ＣＡの伝搬
遅延時間は、図５（３）、図５（４）において参照符Δ
Ｗ７，ΔＷ８でそれぞれ示される。被測定回路Ｍの立下
り時間ΔＷＢは、出力信号Ｓ２の電圧が９０％〜１０％
に変化する時間であり、その仕様値または基準値は、Δ
ＷＦ１であって、たとえばΔＷＦ１＝１００nsecであっ
てもよい。
【００１８】ＮＯＲゲートＧＲの出力信号Ｓ８は、信号
Ｓ３，Ｓ４が与えられることによって、時刻ｔ１４から
ＮＯＲゲートＧＲの伝搬遅延時間ΔＷ９だけ経過した図
５（５）の時刻ｔ１５においてローレベルからハイレベ
ルに変化する。遅延回路ＳＲは、比較回路ＣＡの出力信
号Ｓ３に応答し、図５（６）に示される出力信号Ｓ９を
導出する。この遅延回路ＳＲの伝搬遅延時間ΔＷ１０
は、式５のように定められる。
Ｓ３，Ｓ４が与えられることによって、時刻ｔ１４から
ＮＯＲゲートＧＲの伝搬遅延時間ΔＷ９だけ経過した図
５（５）の時刻ｔ１５においてローレベルからハイレベ
ルに変化する。遅延回路ＳＲは、比較回路ＣＡの出力信
号Ｓ３に応答し、図５（６）に示される出力信号Ｓ９を
導出する。この遅延回路ＳＲの伝搬遅延時間ΔＷ１０
は、式５のように定められる。
【００１９】 ΔＷ１０ ＝ ΔＷＦ１−ΔＷ７＋ΔＷ８＋ΔＷ９ …（５） Ｄ形フリップフロップＦＡは、クロック入力端子ＣＫに
与えられる出力信号Ｓ９の立上り時におけるデータ入力
端子Ｄに与えられる出力信号Ｓ８の２値レベルを出力端
子Ｑに出力Ｓ１０として導出する。被測定回路Ｍの立下
り時間ΔＷＢが、仕様値ΔＷＦ１に比べて、 ΔＷＢ ≧ ΔＷＦ１ …（６） であるとき、出力Ｓ１０はハイレベルであり、 ΔＷＢ ＜ ΔＷＦ１ …（７） であるときには、出力Ｓ１０はローレベルである。表示
手段３は出力Ｓ７，Ｓ１０に応答し、被測定回路Ｍの立
上り時間ΔＷＡと立下り時間ΔＷＢが各仕様値ΔＷＲ
１，ΔＷＦ１以上であるか、または未満であるかを表示
する。
与えられる出力信号Ｓ９の立上り時におけるデータ入力
端子Ｄに与えられる出力信号Ｓ８の２値レベルを出力端
子Ｑに出力Ｓ１０として導出する。被測定回路Ｍの立下
り時間ΔＷＢが、仕様値ΔＷＦ１に比べて、 ΔＷＢ ≧ ΔＷＦ１ …（６） であるとき、出力Ｓ１０はハイレベルであり、 ΔＷＢ ＜ ΔＷＦ１ …（７） であるときには、出力Ｓ１０はローレベルである。表示
手段３は出力Ｓ７，Ｓ１０に応答し、被測定回路Ｍの立
上り時間ΔＷＡと立下り時間ΔＷＢが各仕様値ΔＷＲ
１，ΔＷＦ１以上であるか、または未満であるかを表示
する。
【００２０】たとえばΔＷ１＝ΔＷ２，ΔＷ７＝ΔＷ８
であって、これらの各値はほぼ零となるように、比較回
路ＣＡ，ＣＲを構成してもよい。
であって、これらの各値はほぼ零となるように、比較回
路ＣＡ，ＣＲを構成してもよい。
【００２１】本発明の実施の他の形態では、検査信号源
２は図６（１）に示されるようにパルス状の検査信号Ｓ
１を、時間間隔をあけて間欠的に発生する。図３〜図５
に示される立上り時間と立下り時間とを測定する動作
は、図６（２）の時間Ｗ１において行う。制御回路４は
遅延回路ＳＡ，ＳＲに制御信号を与えて図６（２）の時
間Ｗ１中に、立上りおよび立下りの各仕様値ΔＷＲ１，
ΔＷＦ１をそれぞれ設定する。リセット信号は、遅延回
路ＳＡ，ＳＲの遅延時間の設定後に発生される。このよ
うな一連の動作が繰返して行われる。
２は図６（１）に示されるようにパルス状の検査信号Ｓ
１を、時間間隔をあけて間欠的に発生する。図３〜図５
に示される立上り時間と立下り時間とを測定する動作
は、図６（２）の時間Ｗ１において行う。制御回路４は
遅延回路ＳＡ，ＳＲに制御信号を与えて図６（２）の時
間Ｗ１中に、立上りおよび立下りの各仕様値ΔＷＲ１，
ΔＷＦ１をそれぞれ設定する。リセット信号は、遅延回
路ＳＡ，ＳＲの遅延時間の設定後に発生される。このよ
うな一連の動作が繰返して行われる。
【００２２】各遅延回路ＳＡ，ＳＲの仕様値ΔＷＲ１，
ΔＷＦ１は、制御回路４によって検査信号Ｓ１の発生の
たび毎に少しずつ長くなるように、または短くなるよう
に設定される。したがって制御回路４の出力に応答する
制御回路３は、フリップフロップＦＡ，ＦＲがローレベ
ルからハイレベルに切換わった時点における遅延回路Ｓ
Ａ，ＳＲで設定された仕様値ΔＷＲ１，ΔＷＦ１を、被
測定回路Ｍの立上り時間および立下り時間であるものと
して表示出力する。
ΔＷＦ１は、制御回路４によって検査信号Ｓ１の発生の
たび毎に少しずつ長くなるように、または短くなるよう
に設定される。したがって制御回路４の出力に応答する
制御回路３は、フリップフロップＦＡ，ＦＲがローレベ
ルからハイレベルに切換わった時点における遅延回路Ｓ
Ａ，ＳＲで設定された仕様値ΔＷＲ１，ΔＷＦ１を、被
測定回路Ｍの立上り時間および立下り時間であるものと
して表示出力する。
【００２３】図７は、本発明の実施の他の形態の測定装
置１ａの全体の構成を示すブロック図である。この実施
の一形態は、前述の実施の形態に類似し、対応する部分
には同一の参照符を付して示すとともに、その参照符の
後に添字１〜ｎを付して示す。この実施の一形態では、
複数ｎの被測定回路Ｍ１〜Ｍｎの立上り時間特性が一斉
に測定される。検査信号源２からの検査信号Ｓ１は、こ
れらの被測定回路Ｍ１〜Ｍｎに共通に与えられる。被測
定回路Ｍ１の出力信号Ｓ２１は、２つの比較回路ＣＡ
１，ＣＲ１の一方の入力に与えられ、しきい値電圧Ｖ１
１，Ｖ２１がこれらの比較回路ＣＡ１，ＣＲ１の他方の
入力に与えられる。比較回路ＣＡ１，ＣＲ１の各出力信
号Ｓ３１，Ｓ４１は、ＡＮＤゲートＧＡ１に与えられ、
そのＡＮＤ出力信号Ｓ５１は、Ｄ形フリップフロップＦ
Ａ１のデータ入力端子Ｄに与えられる。遅延回路ＳＡ１
は、比較回路ＣＲ１の出力信号Ｓ４１に応答し、前述の
式２で示される遅延時間ΔＷ４だけ経過したときＤ形フ
リップフロップＦＡ１のクロック入力端子ＣＫに出力信
号Ｓ６１を与える。被測定回路Ｍ１〜Ｍｎ毎に、同様な
構成が設けられている。
置１ａの全体の構成を示すブロック図である。この実施
の一形態は、前述の実施の形態に類似し、対応する部分
には同一の参照符を付して示すとともに、その参照符の
後に添字１〜ｎを付して示す。この実施の一形態では、
複数ｎの被測定回路Ｍ１〜Ｍｎの立上り時間特性が一斉
に測定される。検査信号源２からの検査信号Ｓ１は、こ
れらの被測定回路Ｍ１〜Ｍｎに共通に与えられる。被測
定回路Ｍ１の出力信号Ｓ２１は、２つの比較回路ＣＡ
１，ＣＲ１の一方の入力に与えられ、しきい値電圧Ｖ１
１，Ｖ２１がこれらの比較回路ＣＡ１，ＣＲ１の他方の
入力に与えられる。比較回路ＣＡ１，ＣＲ１の各出力信
号Ｓ３１，Ｓ４１は、ＡＮＤゲートＧＡ１に与えられ、
そのＡＮＤ出力信号Ｓ５１は、Ｄ形フリップフロップＦ
Ａ１のデータ入力端子Ｄに与えられる。遅延回路ＳＡ１
は、比較回路ＣＲ１の出力信号Ｓ４１に応答し、前述の
式２で示される遅延時間ΔＷ４だけ経過したときＤ形フ
リップフロップＦＡ１のクロック入力端子ＣＫに出力信
号Ｓ６１を与える。被測定回路Ｍ１〜Ｍｎ毎に、同様な
構成が設けられている。
【００２４】フリップフロップＦＡ１〜ＦＡｎの各出力
Ｓ７１〜Ｓ７ｎは、ＡＮＤゲートＧ５に与えられる。こ
うして被測定回路Ｍ１〜Ｍｎの全ての遅延時間ΔＷＲ
が、仕様値ΔＷＲ１未満であるとき、ＡＮＤゲートＧ５
からはハイレベルの信号が導出される。
Ｓ７１〜Ｓ７ｎは、ＡＮＤゲートＧ５に与えられる。こ
うして被測定回路Ｍ１〜Ｍｎの全ての遅延時間ΔＷＲ
が、仕様値ΔＷＲ１未満であるとき、ＡＮＤゲートＧ５
からはハイレベルの信号が導出される。
【００２５】本発明の実施の他の形態では、Ｄ形フリッ
プフロップＦＡＲ，ＦＡ，ＦＲ，ＦＡ１〜ＦＡｎのデー
タ入力端子Ｄとクロック入力端子ＣＫとに与えられる各
信号は逆であってもよく、このことは後述の実施の各形
態においても同様である。
プフロップＦＡＲ，ＦＡ，ＦＲ，ＦＡ１〜ＦＡｎのデー
タ入力端子Ｄとクロック入力端子ＣＫとに与えられる各
信号は逆であってもよく、このことは後述の実施の各形
態においても同様である。
【００２６】複数の被測定回路Ｍ１〜Ｍｎの立下り時間
ΔＷＢを測定するには、図７のＡＮＤゲートＧＡ１〜Ｇ
Ａｎに代えてＮＯＲゲートが用いられる。
ΔＷＢを測定するには、図７のＡＮＤゲートＧＡ１〜Ｇ
Ａｎに代えてＮＯＲゲートが用いられる。
【００２７】図８〜図１１に示される本発明の実施の各
形態では、被測定回路Ｍ，Ｍ１〜Ｍｎの伝搬遅延時間Δ
ＷＪ，ΔＷＫが測定される。図８は被測定回路Ｍの伝搬
遅延時間ΔＷＪ，ΔＷＫを測定するための測定回路１ｂ
の構成を示すブロック図であり、図９はこの図８に示さ
れる実施の一形態の動作を説明するための波形図であ
る。この実施の一形態は、前述の図２に示される実施の
一形態に類似し、対応する部分には同一の参照符を付
す。特にこの実施の一形態では、前記他方の比較回路Ｃ
Ｒの一方の入力には、検査信号源２からの検査信号Ｓ１
が与えられる。また比較回路ＣＡのしきい値電圧Ｖ１１
は、被測定回路Ｍの出力信号Ｓ２をレベル弁別する値で
あって、その出力信号Ｓ２のレベルの変化する最小値
（たとえば０Ｖ）と最大値（たとえば５Ｖ）の間の中央
の５０％の値（たとえば２．５Ｖ）に定められる。比較
回路ＣＲに与えられるもう１つのしきい値電圧Ｖ２１
は、検査信号Ｓ１の変化する最小値と最大値の間の５０
％、たとえば２．５Ｖに定められる。遅延回路ＳＡは被
測定回路Ｍ１の出力信号Ｓ２の立上り時における伝搬遅
延時間の仕様値または基準値ΔＷＪ１を定め、また遅延
回路ＳＲはその出力信号Ｓ２の立下り時の伝搬遅延時間
の仕様値ΔＷＫ１を定める。
形態では、被測定回路Ｍ，Ｍ１〜Ｍｎの伝搬遅延時間Δ
ＷＪ，ΔＷＫが測定される。図８は被測定回路Ｍの伝搬
遅延時間ΔＷＪ，ΔＷＫを測定するための測定回路１ｂ
の構成を示すブロック図であり、図９はこの図８に示さ
れる実施の一形態の動作を説明するための波形図であ
る。この実施の一形態は、前述の図２に示される実施の
一形態に類似し、対応する部分には同一の参照符を付
す。特にこの実施の一形態では、前記他方の比較回路Ｃ
Ｒの一方の入力には、検査信号源２からの検査信号Ｓ１
が与えられる。また比較回路ＣＡのしきい値電圧Ｖ１１
は、被測定回路Ｍの出力信号Ｓ２をレベル弁別する値で
あって、その出力信号Ｓ２のレベルの変化する最小値
（たとえば０Ｖ）と最大値（たとえば５Ｖ）の間の中央
の５０％の値（たとえば２．５Ｖ）に定められる。比較
回路ＣＲに与えられるもう１つのしきい値電圧Ｖ２１
は、検査信号Ｓ１の変化する最小値と最大値の間の５０
％、たとえば２．５Ｖに定められる。遅延回路ＳＡは被
測定回路Ｍ１の出力信号Ｓ２の立上り時における伝搬遅
延時間の仕様値または基準値ΔＷＪ１を定め、また遅延
回路ＳＲはその出力信号Ｓ２の立下り時の伝搬遅延時間
の仕様値ΔＷＫ１を定める。
【００２８】検査信号源２から図９（１）に示される波
形を有する検査信号Ｓ１が発生され、その検査信号Ｓ１
がしきい値電圧Ｖ２１以上になった時刻ｔ２１から、被
測定回路Ｍの出力信号Ｓ２がしきい値電圧Ｖ１１以上に
なるまでの立上り時の伝搬遅延時間ΔＷＪを、遅延回路
ＳＡで設定される仕様値ΔＷＪ１以上であるか未満であ
るかを判定するために、ＡＮＤゲートＧＡと遅延回路Ｓ
ＡとＤ形フリップフロップＦＡとが設けられる。比較回
路ＣＲの出力信号Ｓ４ａは、時刻ｔ２１から伝搬遅延時
間ΔＷ１１を経過した時刻ｔ２４においてローレベルか
らハイレベルに変化し、ＡＮＤゲートＧＡとＮＯＲゲー
トＧＲとに与えられるとともに、２つの遅延回路ＳＡ，
ＳＲにもまた与えられる。比較回路ＣＡの出力信号Ｓ３
は、図９（４）に示されるように時刻ｔ２３から伝搬遅
延時間ΔＷ１２を経過した時刻ｔ２５においてローレベ
ルからハイレベルに変化する。ＡＮＤゲートＧＡの出力
信号Ｓ５ａは、図９（５）に示されるように、時刻ｔ２
５から伝搬遅延時間ΔＷ１３を経過した時刻ｔ２６にお
いてローレベルからハイレベルとなってフリップフロッ
プＦＡのデータ入力端子Ｄに与えられる。遅延回路ＳＡ
は、時刻ｔ２４から式８で示される時間、経過した時刻
ｔ２７においてローレベルからハイレベルになる信号を
発生してフリップフロップＦＡのクロック入力端子ＣＫ
に与える。
形を有する検査信号Ｓ１が発生され、その検査信号Ｓ１
がしきい値電圧Ｖ２１以上になった時刻ｔ２１から、被
測定回路Ｍの出力信号Ｓ２がしきい値電圧Ｖ１１以上に
なるまでの立上り時の伝搬遅延時間ΔＷＪを、遅延回路
ＳＡで設定される仕様値ΔＷＪ１以上であるか未満であ
るかを判定するために、ＡＮＤゲートＧＡと遅延回路Ｓ
ＡとＤ形フリップフロップＦＡとが設けられる。比較回
路ＣＲの出力信号Ｓ４ａは、時刻ｔ２１から伝搬遅延時
間ΔＷ１１を経過した時刻ｔ２４においてローレベルか
らハイレベルに変化し、ＡＮＤゲートＧＡとＮＯＲゲー
トＧＲとに与えられるとともに、２つの遅延回路ＳＡ，
ＳＲにもまた与えられる。比較回路ＣＡの出力信号Ｓ３
は、図９（４）に示されるように時刻ｔ２３から伝搬遅
延時間ΔＷ１２を経過した時刻ｔ２５においてローレベ
ルからハイレベルに変化する。ＡＮＤゲートＧＡの出力
信号Ｓ５ａは、図９（５）に示されるように、時刻ｔ２
５から伝搬遅延時間ΔＷ１３を経過した時刻ｔ２６にお
いてローレベルからハイレベルとなってフリップフロッ
プＦＡのデータ入力端子Ｄに与えられる。遅延回路ＳＡ
は、時刻ｔ２４から式８で示される時間、経過した時刻
ｔ２７においてローレベルからハイレベルになる信号を
発生してフリップフロップＦＡのクロック入力端子ＣＫ
に与える。
【００２９】 ΔＷ１４ ＝ ΔＷＪ１−ΔＷ１１＋ΔＷ１２＋ΔＷ１３ …（８） フリップフロップＦＡの出力Ｓ７は、立上り時の伝搬遅
延時間ΔＷＪが ΔＷＪ ≧ ΔＷＪ１ …（９） であるとき、ハイレベルとなり、また ΔＷＪ ＜ ΔＷＪ１ …（10） であるとき、ローレベルとなる。
延時間ΔＷＪが ΔＷＪ ≧ ΔＷＪ１ …（９） であるとき、ハイレベルとなり、また ΔＷＪ ＜ ΔＷＪ１ …（10） であるとき、ローレベルとなる。
【００３０】被測定回路Ｍの立下り時の伝搬遅延時間Δ
ＷＫを測定するためにＮＯＲゲートＧＲ、Ｄ形フリップ
フロップＦＲおよび遅延回路ＳＲが備えられる。この立
下り時の伝搬遅延時間ΔＷＫもまた、入力される検査信
号Ｓ１の変化幅の５０％未満になった時刻ｔ２２から出
力信号Ｓ２の変化幅の５０％になった時刻ｔ３３までの
時間である。比較回路ＣＲの出力信号Ｓ４ａは、時刻ｔ
２２から伝搬遅延時間ΔＷ１７を経過した時刻ｔ３４に
おいてハイレベルからローレベルに変化する。比較回路
ＣＡの出力信号Ｓ３は、時刻ｔ３３から伝搬遅延時間Δ
Ｗ１８を経過した時刻ｔ３５においてハイレベルからロ
ーレベルに変化する。ＮＯＲゲートＧＲの出力信号Ｓ８
ａは、出力信号Ｓ３，Ｓ４ａが与えられることによっ
て、図９（８）に示されるように時刻ｔ３５から伝搬遅
延時間にΔＷ１９を経過した時刻ｔ３６においてローレ
ベルからハイレベルに変化し、フリップフロップＦＲの
データ入力端子Ｄに入力される。遅延時間ＳＲは、出力
信号Ｓ４ａが与えられることによって図９（９）に示さ
れる出力信号Ｓ９ａを導出する。この時刻ｔ３４からの
遅延時間ΔＷ２０は、式１１に示される。
ＷＫを測定するためにＮＯＲゲートＧＲ、Ｄ形フリップ
フロップＦＲおよび遅延回路ＳＲが備えられる。この立
下り時の伝搬遅延時間ΔＷＫもまた、入力される検査信
号Ｓ１の変化幅の５０％未満になった時刻ｔ２２から出
力信号Ｓ２の変化幅の５０％になった時刻ｔ３３までの
時間である。比較回路ＣＲの出力信号Ｓ４ａは、時刻ｔ
２２から伝搬遅延時間ΔＷ１７を経過した時刻ｔ３４に
おいてハイレベルからローレベルに変化する。比較回路
ＣＡの出力信号Ｓ３は、時刻ｔ３３から伝搬遅延時間Δ
Ｗ１８を経過した時刻ｔ３５においてハイレベルからロ
ーレベルに変化する。ＮＯＲゲートＧＲの出力信号Ｓ８
ａは、出力信号Ｓ３，Ｓ４ａが与えられることによっ
て、図９（８）に示されるように時刻ｔ３５から伝搬遅
延時間にΔＷ１９を経過した時刻ｔ３６においてローレ
ベルからハイレベルに変化し、フリップフロップＦＲの
データ入力端子Ｄに入力される。遅延時間ＳＲは、出力
信号Ｓ４ａが与えられることによって図９（９）に示さ
れる出力信号Ｓ９ａを導出する。この時刻ｔ３４からの
遅延時間ΔＷ２０は、式１１に示される。
【００３１】 ΔＷ２０ ＝ ΔＷＫ１−ΔＷ１７＋ΔＷ１８＋ΔＷ１９ …（11） フリップフロップＦＲの出力Ｓ１０ａは、被測定回路Ｍ
の立下り時の伝搬遅延時間ΔＷＫが仕様値ΔＷＫ１に比
べて、 ΔＷＫ ≧ ΔＷＫ１ …（12） であるとき、ローレベルであり、また ΔＷＫ ＜ ΔＷＫ１ …（13） であるとき、ハイレベルである。
の立下り時の伝搬遅延時間ΔＷＫが仕様値ΔＷＫ１に比
べて、 ΔＷＫ ≧ ΔＷＫ１ …（12） であるとき、ローレベルであり、また ΔＷＫ ＜ ΔＷＫ１ …（13） であるとき、ハイレベルである。
【００３２】フリップフロップＦＡ，ＦＲの各出力Ｓ
７，Ｓ１０ａは、前述の実施の一形態と同様に表示手段
３によって表示され、また遅延回路ＳＡ，ＳＲとフリッ
プフロップＦＡ，ＦＲのは、前述の実施の一形態と同様
に制御回路４によって制御される。
７，Ｓ１０ａは、前述の実施の一形態と同様に表示手段
３によって表示され、また遅延回路ＳＡ，ＳＲとフリッ
プフロップＦＡ，ＦＲのは、前述の実施の一形態と同様
に制御回路４によって制御される。
【００３３】図１０は、本発明の実施の他の形態を示す
ブロック図である。この実施例もまた、前述の実施の形
態に類似し、対応する部分には同一の参照符を付す。複
数ｎの被測定回路Ｍ１〜Ｍｎの立上り時における伝搬遅
延時間を測定するために、各被測定回路Ｍ１〜Ｍｎ毎に
比較回路ＣＡ１〜ＣＡｎ、ＡＮＤゲートＧＡ１〜ＧＡｎ
およびＤ形フリップフロップＦＡ１〜ＦＡｎが備えら
れ、検査信号Ｓ１は、比較回路ＣＲに与えられ、その出
力信号Ｓ４１は、ＡＮＤゲートＧＡ１〜ＧＡｎと遅延回
路ＳＡに与えられる。遅延回路ＳＡの出力信号Ｓ６１
は、フリップフロップＦＡ１〜ＦＡｎのクロック入力端
子ＣＫに与えられる。これらのフリップフロップＦＡ１
〜ＦＡｎの各出力Ｓ７１〜Ｓ７ｎは、ＡＮＤゲートＧ５
に与えられる。こうして全ての被制御回路Ｍ１〜Ｍｎの
伝搬遅延時間が仕様値ΔＷＪ１以上であるとき、ＡＮＤ
ゲートＧ５の出力はローレベルであり、全ての被測定回
路Ｍ１〜Ｍｎの出力が仕様値ΔＷＪ未満であるとき、Ａ
ＮＤゲートＧ５の出力はハイレベルとなる。
ブロック図である。この実施例もまた、前述の実施の形
態に類似し、対応する部分には同一の参照符を付す。複
数ｎの被測定回路Ｍ１〜Ｍｎの立上り時における伝搬遅
延時間を測定するために、各被測定回路Ｍ１〜Ｍｎ毎に
比較回路ＣＡ１〜ＣＡｎ、ＡＮＤゲートＧＡ１〜ＧＡｎ
およびＤ形フリップフロップＦＡ１〜ＦＡｎが備えら
れ、検査信号Ｓ１は、比較回路ＣＲに与えられ、その出
力信号Ｓ４１は、ＡＮＤゲートＧＡ１〜ＧＡｎと遅延回
路ＳＡに与えられる。遅延回路ＳＡの出力信号Ｓ６１
は、フリップフロップＦＡ１〜ＦＡｎのクロック入力端
子ＣＫに与えられる。これらのフリップフロップＦＡ１
〜ＦＡｎの各出力Ｓ７１〜Ｓ７ｎは、ＡＮＤゲートＧ５
に与えられる。こうして全ての被制御回路Ｍ１〜Ｍｎの
伝搬遅延時間が仕様値ΔＷＪ１以上であるとき、ＡＮＤ
ゲートＧ５の出力はローレベルであり、全ての被測定回
路Ｍ１〜Ｍｎの出力が仕様値ΔＷＪ未満であるとき、Ａ
ＮＤゲートＧ５の出力はハイレベルとなる。
【００３４】図１１は、本発明の実施のさらに他の形態
を示すブロック図である。比較回路ＣＡ１，ＣＲ１、Ａ
ＮＤゲートＧＡ１、Ｄ形フリップフロップＦＡ１および
遅延回路ＳＡ１によって、被測定回路Ｍの立上り時間の
特性を測定して判定することができる。この構成は、前
述の図２における比較回路ＣＡ，ＣＲ、ＡＮＤゲートＧ
Ａ、Ｄ形フリップフロップＦＡおよび遅延回路ＳＡとの
組合わせに対応する。
を示すブロック図である。比較回路ＣＡ１，ＣＲ１、Ａ
ＮＤゲートＧＡ１、Ｄ形フリップフロップＦＡ１および
遅延回路ＳＡ１によって、被測定回路Ｍの立上り時間の
特性を測定して判定することができる。この構成は、前
述の図２における比較回路ＣＡ，ＣＲ、ＡＮＤゲートＧ
Ａ、Ｄ形フリップフロップＦＡおよび遅延回路ＳＡとの
組合わせに対応する。
【００３５】さらに被測定回路Ｍの立上り時における伝
搬遅延時間を測定して判定するために、比較回路ＣＡ
０，ＣＲ０、ＡＮＤゲートＧＡ０、Ｄ形フリップフロッ
プＦＡ０および遅延回路ＳＡ０が備えられる。この構成
は、前述の図８における比較回路ＣＡ，ＣＲ、ＡＮＤゲ
ートＧＡ、Ｄ形フリップフロップＦＡおよび遅延回路Ｓ
Ａの組合わせに対応する。
搬遅延時間を測定して判定するために、比較回路ＣＡ
０，ＣＲ０、ＡＮＤゲートＧＡ０、Ｄ形フリップフロッ
プＦＡ０および遅延回路ＳＡ０が備えられる。この構成
は、前述の図８における比較回路ＣＡ，ＣＲ、ＡＮＤゲ
ートＧＡ、Ｄ形フリップフロップＦＡおよび遅延回路Ｓ
Ａの組合わせに対応する。
【００３６】フリップフロップＦＡ１，ＦＡ０の出力端
子Ｑからの出力Ｓ７，Ｓ７０は、ＡＮＤゲートＧ５に与
えられる。ＡＮＤゲートＧ５の出力は、（ａ）フリップ
フロップＦＡ１の出力Ｓ７がハイレベルであるとき、す
なわち被測定回路Ｍの立上り時間が仕様値未満であり、
しかも（ｂ）フリップフロップＦＡ０の出力Ｓ７０がハ
イレベルであるとき、すなわち被測定回路Ｍの立上り時
における伝搬遅延時間が仕様値未満であるとき、ハイレ
ベルのＡＮＤ出力が得られ、前記（ａ），（ｂ）のいず
れか少なくとも一方が成立しないときには、ＡＮＤゲー
トＧ５の出力はローレベルである。このようにして被測
定回路Ｍの立上り時における立上り時間および伝搬遅延
時間を測定して判定することができる。
子Ｑからの出力Ｓ７，Ｓ７０は、ＡＮＤゲートＧ５に与
えられる。ＡＮＤゲートＧ５の出力は、（ａ）フリップ
フロップＦＡ１の出力Ｓ７がハイレベルであるとき、す
なわち被測定回路Ｍの立上り時間が仕様値未満であり、
しかも（ｂ）フリップフロップＦＡ０の出力Ｓ７０がハ
イレベルであるとき、すなわち被測定回路Ｍの立上り時
における伝搬遅延時間が仕様値未満であるとき、ハイレ
ベルのＡＮＤ出力が得られ、前記（ａ），（ｂ）のいず
れか少なくとも一方が成立しないときには、ＡＮＤゲー
トＧ５の出力はローレベルである。このようにして被測
定回路Ｍの立上り時における立上り時間および伝搬遅延
時間を測定して判定することができる。
【００３７】図１２は、遅延回路ＳＡの具体的な構成を
示す電気回路図である。半導体集積回路などによって実
現される複数ｎの半導体論理素子である反転回路Ｎ１〜
Ｎｎは、縦続接続される。これらの反転回路Ｎ１〜Ｎｎ
の各出力は、切換えスイッチ１１の各個別接点１２にそ
れぞれ与えられる。切換えスイッチ１１の共通接点１３
からは遅延出力信号Ｓ６が導出される。制御回路４（前
述の図１参照）からの遅延時間設定のための制御信号
は、ライン１４を介して切換えスイッチ１１に与えら
れ、これによって共通接点１３は個別接点１２のうちの
１つに選択的に切換えられて接続される。反転回路Ｎ１
〜Ｎｎの利得は、１であってもよく、また反転回路に代
えてバッファであってもよく、その他の論理素子であっ
てもよい。他の遅延回路ＳＲなどに関しても同様に構成
される。
示す電気回路図である。半導体集積回路などによって実
現される複数ｎの半導体論理素子である反転回路Ｎ１〜
Ｎｎは、縦続接続される。これらの反転回路Ｎ１〜Ｎｎ
の各出力は、切換えスイッチ１１の各個別接点１２にそ
れぞれ与えられる。切換えスイッチ１１の共通接点１３
からは遅延出力信号Ｓ６が導出される。制御回路４（前
述の図１参照）からの遅延時間設定のための制御信号
は、ライン１４を介して切換えスイッチ１１に与えら
れ、これによって共通接点１３は個別接点１２のうちの
１つに選択的に切換えられて接続される。反転回路Ｎ１
〜Ｎｎの利得は、１であってもよく、また反転回路に代
えてバッファであってもよく、その他の論理素子であっ
てもよい。他の遅延回路ＳＲなどに関しても同様に構成
される。
【００３８】
【発明の効果】本発明によれば、立上りまたは立下り時
間および伝搬遅延時間などの時間特性を、前述の先行技
術に関連して述べたように検査信号の周波数、周期およ
び精度に依存することなく、簡単な構成で高精度で測定
することが可能になる。
間および伝搬遅延時間などの時間特性を、前述の先行技
術に関連して述べたように検査信号の周波数、周期およ
び精度に依存することなく、簡単な構成で高精度で測定
することが可能になる。
【００３９】また本発明では、前述の先行技術における
積分回路を用いないので、回路設計が容易となり、積分
定数、積分時間および積分後の電圧測定精度に依存する
ことなく、そのうえ浮遊容量などの付加容量などによる
悪影響を受けにくく、迅速に高精度で時間特性の測定が
可能になる。
積分回路を用いないので、回路設計が容易となり、積分
定数、積分時間および積分後の電圧測定精度に依存する
ことなく、そのうえ浮遊容量などの付加容量などによる
悪影響を受けにくく、迅速に高精度で時間特性の測定が
可能になる。
【図１】本発明の実施の一形態の基本的な構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の実施の他の形態を示すブロック図であ
る。
る。
【図３】図２に示される実施の一形態の動作を説明する
ための波形図である。
ための波形図である。
【図４】図３の時刻ｔ１後における被測定回路Ｍの立上
り時間を測定するための波形を、図３に比べて拡大して
示す波形図である。
り時間を測定するための波形を、図３に比べて拡大して
示す波形図である。
【図５】図３の時刻ｔ２以降における被測定回路Ｍの立
下り時間を測定するための動作を説明するための時間軸
を拡大して示す波形図である。
下り時間を測定するための動作を説明するための時間軸
を拡大して示す波形図である。
【図６】本発明の実施の他の形態において、検査信号源
２がパルス状検査信号Ｓ１を、時間間隔をあけて間欠的
に発生する状態を示す図である。
２がパルス状検査信号Ｓ１を、時間間隔をあけて間欠的
に発生する状態を示す図である。
【図７】本発明の実施の他の形態の測定装置１ａの全体
の構成を示すブロック図である。
の構成を示すブロック図である。
【図８】本発明の実施の一形態における被測定回路Ｍの
伝搬遅延時間ΔＷＪ，ΔＷＫを測定する構成を示すブロ
ック図である。
伝搬遅延時間ΔＷＪ，ΔＷＫを測定する構成を示すブロ
ック図である。
【図９】図８に示される実施の一形態の動作を説明する
ための波形図である。
ための波形図である。
【図１０】本発明の実施の他の形態を示すブロック図で
ある。
ある。
【図１１】本発明の実施の他の形態を示すブロック図で
ある。
ある。
【図１２】遅延回路ＳＡの具体的な構成を示す電気回路
図である。
図である。
２ 検査信号源 ４ 制御回路 １１ 切換えスイッチ １２ 個別接点 １３ 共通接点 ＣＡ，ＣＲ 比較回路 ＣＫ クロック入力端子 Ｄ データ入力端子 ＦＡ，ＦＡＲ，ＦＲ，ＦＡ１〜ＦＡｎ Ｄ形フリップフ
ロップ ＧＡ，ＧＡ１〜ＧＡｎ，Ｇ５ ＡＮＤゲート ＧＲ，ＧＲ１〜ＧＲｎ ＮＯＲゲート Ｍ，Ｍ１〜Ｍｎ 被測定回路 Ｎ１〜Ｎｎ 反転回路 Ｓ１ パルス状検査信号 ＳＡ，ＳＲ，ＳＡＲ 遅延回路 Ｖ１，Ｖ２，Ｖ１１，Ｖ２１ しきい値電圧
ロップ ＧＡ，ＧＡ１〜ＧＡｎ，Ｇ５ ＡＮＤゲート ＧＲ，ＧＲ１〜ＧＲｎ ＮＯＲゲート Ｍ，Ｍ１〜Ｍｎ 被測定回路 Ｎ１〜Ｎｎ 反転回路 Ｓ１ パルス状検査信号 ＳＡ，ＳＲ，ＳＡＲ 遅延回路 Ｖ１，Ｖ２，Ｖ１１，Ｖ２１ しきい値電圧
Claims (8)
- 【請求項１】 被測定回路に検査信号を与える検査信号
源と、 被測定回路の出力を予め定める第１のしきい値でレベル
弁別して２値出力を導出する第１比較手段と、 被測定回路の出力または検査信号を第２のしきい値でレ
ベル弁別して２値出力を導出する第２比較手段と、 第１および第２比較手段の出力を論理演算する論理回路
と、 第１または第２比較手段の出力を、予め定める時間だけ
遅延する遅延回路と、論理回路および遅延回路の出力に
応答して、論理回路の出力と遅延回路の出力との時間的
な前後関係を判定する判定回路とを含むことを特徴とす
る時間特性の測定装置。 - 【請求項２】 被測定回路に検査信号を与える検査信号
源と、 被測定回路の出力を予め定める第１のしきい値でレベル
弁別して２値出力を導出する第１比較手段と、 被測定回路の出力を第１のしきい値とは異なる第２のし
きい値でレベル弁別して２値出力を導出する第２比較手
段と、 第１および第２比較手段の出力を論理演算する論理回路
と、 第１または第２比較手段の出力のうち、先に導出される
出力を、予め定める時間だけ遅延する遅延回路と、 論理回路および遅延回路の出力に応答して、被測定回路
の立上りまたは立下り特性に対応する論理回路の出力と
遅延回路の出力との前後関係を判定する判定回路とを含
むことを特徴とする時間特性の測定装置。 - 【請求項３】 第１のしきい値は、第２のしきい値を超
える値に定められ、 前記論理回路は、ＡＮＤゲートとＯＲゲートとを備え、 遅延回路と判定回路とは、ＡＮＤゲートとＯＲゲートと
にそれぞれ対応して対を成して設けられ、ＡＮＤゲート
には、第１および第２比較手段の出力が与えられ、ＯＲ
ゲートには、第１および第２比較手段の出力が与えら
れ、 一方の遅延回路には、第２比較手段の出力が与えられ、 他方の遅延回路には、第１比較手段の出力が与えられ、 ＡＮＤゲートと前記一方の遅延回路との出力が一方の判
定回路に与えられ、 ＯＲゲートと前記他方の遅延回路との出力が他方の判定
回路に与えられることを特徴とする請求項２記載の時間
特性の測定装置。 - 【請求項４】 被測定回路に検査信号を与える検査信号
源と、 被測定回路の出力を予め定める第１のしきい値でレベル
弁別して２値出力を導出する第１比較手段と、 検査信号を第２のしきい値でレベル弁別して２値出力を
導出する第２比較手段と、 第１および第２比較手段の出力を論理演算する論理回路
と、 第１または第２比較手段の出力のうち、先に導出される
出力を、予め定める時間だけ遅延する遅延回路と、 論理回路および遅延回路の出力に応答して、被測定回路
の伝搬遅延特性に対応する論理回路の出力と遅延回路の
出力との前後関係を判定する判定回路とを含むことを特
徴とする時間特性の測定装置。 - 【請求項５】 前記論理回路は、ＡＮＤゲートとＯＲゲ
ートとを備え、 判定回路は、ＡＮＤゲートとＯＲゲートにそれぞれ対応
して一対設けられ、 ＡＮＤゲートには、第１および第２比較手段の出力が与
えられ、ＯＲゲートには、第１および第２比較手段の出
力が与えられ、 遅延回路には、第２比較手段の出力が与えられ、 ＡＮＤゲートと遅延回路との出力が一方の判定回路に与
えられ、 ＯＲゲートと遅延回路との出力が他方の反対回路に与え
られたことを特徴とする請求項４記載の時間特性の測定
装置。 - 【請求項６】 遅延回路は、遅延時間を可変であり、 検査信号源は、複数の各検査信号を、時間間隔をあけて
間欠的に発生し、 遅延回路を、各検査信号による判定のたびに変化する制
御手段が設けられたことを特徴とする請求項１、２また
は４記載の時間特性の測定装置。 - 【請求項７】 遅延回路は、 縦続接続され、初段に入力される複数の半導体論理素子
と、 各論理回路の出力を選択的に切換えて導出する切換え手
段とを含むことを特徴とする請求項６記載の時間特性の
測定装置。 - 【請求項８】 判定回路は、クロック入力端子ＣＫに与
えられる一方の入力信号の２値レベルが変化したときに
おけるデータ入力端子Ｄに与えられている他方の入力信
号の２値レベルを出力するＤ形フリップフロップであっ
て、 クロック入力端子ＣＫおよびデータ入力端子Ｄのうち、
いずれか一方に論理回路の出力が入力され、いずれか他
方に遅延回路の出力が入力されることを特徴とする請求
項１、２または４に記載の時間特性の測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049310A JPH09243714A (ja) | 1996-03-06 | 1996-03-06 | 時間特性の測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049310A JPH09243714A (ja) | 1996-03-06 | 1996-03-06 | 時間特性の測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243714A true JPH09243714A (ja) | 1997-09-19 |
Family
ID=12827388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049310A Pending JPH09243714A (ja) | 1996-03-06 | 1996-03-06 | 時間特性の測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008023730A1 (en) * | 2006-08-22 | 2008-02-28 | Panasonic Corporation | Integrated circuit, electronic device and measuring method |
| JP2009145179A (ja) * | 2007-12-13 | 2009-07-02 | Mitsubishi Electric Corp | パルスドップラーレーダ装置 |
-
1996
- 1996-03-06 JP JP8049310A patent/JPH09243714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008023730A1 (en) * | 2006-08-22 | 2008-02-28 | Panasonic Corporation | Integrated circuit, electronic device and measuring method |
| JP2009145179A (ja) * | 2007-12-13 | 2009-07-02 | Mitsubishi Electric Corp | パルスドップラーレーダ装置 |
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