JPH09244573A - Ｐｄｐの駆動方法 - Google Patents
Ｐｄｐの駆動方法Info
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- JPH09244573A JPH09244573A JP4856596A JP4856596A JPH09244573A JP H09244573 A JPH09244573 A JP H09244573A JP 4856596 A JP4856596 A JP 4856596A JP 4856596 A JP4856596 A JP 4856596A JP H09244573 A JPH09244573 A JP H09244573A
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- JP
- Japan
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- group
- sustain electrodes
- sustain
- discharge
- lines
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- Granted
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】サステイン電極を隣接する２つのラインの表示
に共用する構造のＰＤＰにおいて、アドレッシング動作
とサステイン動作とを時分割で行う形式の駆動を実現
し、アドレッシングの高速化を図ることを目的とする。 【解決手段】（ｎ＋１）本のサステイン電極によってラ
イン数ｎマトリクス表示を行うように構成されたＰＤＰ
による表示に際して、全てのラインにおいて単位発光領
域内の列方向の一方側に第１極性の壁電荷が存在し且つ
他方側には実質的に第１極性の壁電荷が存在しない帯電
状態を形成する第１動作と、第１極性の壁電荷を利用し
てライン順次のアドレッシングを行う第２動作と、全ラ
インに対して一斉にサステイン電圧を印加する第３動作
とを繰り返す。
に共用する構造のＰＤＰにおいて、アドレッシング動作
とサステイン動作とを時分割で行う形式の駆動を実現
し、アドレッシングの高速化を図ることを目的とする。 【解決手段】（ｎ＋１）本のサステイン電極によってラ
イン数ｎマトリクス表示を行うように構成されたＰＤＰ
による表示に際して、全てのラインにおいて単位発光領
域内の列方向の一方側に第１極性の壁電荷が存在し且つ
他方側には実質的に第１極性の壁電荷が存在しない帯電
状態を形成する第１動作と、第１極性の壁電荷を利用し
てライン順次のアドレッシングを行う第２動作と、全ラ
インに対して一斉にサステイン電圧を印加する第３動作
とを繰り返す。
Description
【０００１】
【発明の属する技術分野】本発明は、面放電が生じるよ
うにサステイン電極が配置されたマトリクス表示形式の
ＰＤＰ（プラズマディスプレイパネル）の駆動方法に関
する。
うにサステイン電極が配置されたマトリクス表示形式の
ＰＤＰ（プラズマディスプレイパネル）の駆動方法に関
する。
【０００２】選択発光に壁電荷を利用するＡＣ駆動形式
のＰＤＰの内、特に面放電型ＰＤＰは、蛍光体によるカ
ラー表示に適しており、ハイビジョン用の大画面表示デ
バイスとして注目されている。
のＰＤＰの内、特に面放電型ＰＤＰは、蛍光体によるカ
ラー表示に適しており、ハイビジョン用の大画面表示デ
バイスとして注目されている。
【０００３】
【従来の技術】一般的な面放電型ＰＤＰでは、マトリク
ス表示のライン毎に一対のサステイン電極が配置されて
おり、サステイン電極の総数は２ｎ（ｎはライン数）で
ある。各サステイン電極対がライン毎に独立しているの
で、ライン順次のアドレッシングを容易に行うことがで
きる。この種のＰＤＰによる表示には、ライン順次のア
ドレッシング動作とサステイン電極対に交番電圧を印加
するサステイン動作とを時分割で行う駆動方法が採用さ
れている。
ス表示のライン毎に一対のサステイン電極が配置されて
おり、サステイン電極の総数は２ｎ（ｎはライン数）で
ある。各サステイン電極対がライン毎に独立しているの
で、ライン順次のアドレッシングを容易に行うことがで
きる。この種のＰＤＰによる表示には、ライン順次のア
ドレッシング動作とサステイン電極対に交番電圧を印加
するサステイン動作とを時分割で行う駆動方法が採用さ
れている。
【０００４】一方、サステイン電極を等間隔に配列し、
各サステイン電極を２つのラインの表示に共用する構造
の面放電型ＰＤＰが提案されている（特開平２−２２０
３３０号）。サステイン電極の総数は（ｎ＋１）であ
る。このＰＤＰの電極構成は、上述の一般的な面放電型
ＰＤＰと比べると、サステイン電極の配列密度を高める
ことができるので、高精細化及び高輝度化に適してい
る。上記の公報には、駆動方法として、アドレッシング
動作とサステイン動作とを並行して行う方法が開示され
ている。
各サステイン電極を２つのラインの表示に共用する構造
の面放電型ＰＤＰが提案されている（特開平２−２２０
３３０号）。サステイン電極の総数は（ｎ＋１）であ
る。このＰＤＰの電極構成は、上述の一般的な面放電型
ＰＤＰと比べると、サステイン電極の配列密度を高める
ことができるので、高精細化及び高輝度化に適してい
る。上記の公報には、駆動方法として、アドレッシング
動作とサステイン動作とを並行して行う方法が開示され
ている。
【０００５】
【発明が解決しようとする課題】上述の一般的な面放電
型ＰＤＰで採用されている駆動方法によれば、ライン走
査周期をサステイン電圧の印加周期より短く設定するこ
とができるので、数百のラインの走査を行うアドレッシ
ングの所要時間を短縮することができる。階調表示の上
でアドレッシングの所要時間はできるだけ短い方がよ
い。また、各ラインのサステイン期間に時間的なズレが
ないので、動画の表示品質を高めることができる。
型ＰＤＰで採用されている駆動方法によれば、ライン走
査周期をサステイン電圧の印加周期より短く設定するこ
とができるので、数百のラインの走査を行うアドレッシ
ングの所要時間を短縮することができる。階調表示の上
でアドレッシングの所要時間はできるだけ短い方がよ
い。また、各ラインのサステイン期間に時間的なズレが
ないので、動画の表示品質を高めることができる。
【０００６】本発明は、サステイン電極を隣接する２つ
のラインの表示に共用する構造のＰＤＰにおいて、アド
レッシング動作とサステイン動作とを時分割で行う形式
の駆動を実現し、アドレッシングの高速化を図ることを
目的としている。
のラインの表示に共用する構造のＰＤＰにおいて、アド
レッシング動作とサステイン動作とを時分割で行う形式
の駆動を実現し、アドレッシングの高速化を図ることを
目的としている。
【０００７】
【課題を解決するための手段】前画面の影響を避けるに
は、アドレッシングに先立って壁電荷の蓄積状態を初期
化しなければならない。サステイン電極対がライン毎に
独立している場合には、全てのラインの帯電状態が一様
であればよいので、例えば過剰の壁電荷によるいわゆる
自己放電を生じさせて壁電荷を消去するだけでよい。し
かし、サステイン電極が隣接する２つのラインに跨がる
場合には、帯電状態が一様であると、ライン順次のアド
レッシングを行うことができない。
は、アドレッシングに先立って壁電荷の蓄積状態を初期
化しなければならない。サステイン電極対がライン毎に
独立している場合には、全てのラインの帯電状態が一様
であればよいので、例えば過剰の壁電荷によるいわゆる
自己放電を生じさせて壁電荷を消去するだけでよい。し
かし、サステイン電極が隣接する２つのラインに跨がる
場合には、帯電状態が一様であると、ライン順次のアド
レッシングを行うことができない。
【０００８】請求項１の発明の方法は、ライン方向に延
びる（ｎ＋１）本のサステイン電極によってライン数が
ｎ（ｎ≧４）のマトリクス表示を行うように構成された
ＰＤＰの駆動方法であって、全てのラインにおいて単位
発光領域内の列方向の一方側に第１極性の壁電荷が存在
し且つ他方側には実質的に第１極性の壁電荷が存在しな
い帯電状態を形成する第１動作と、前記第１極性の壁電
荷を利用してライン順次のアドレッシングを行う第２動
作と、全ラインに対して一斉にサステイン電圧を印加す
る第３動作とを繰り返すものである。
びる（ｎ＋１）本のサステイン電極によってライン数が
ｎ（ｎ≧４）のマトリクス表示を行うように構成された
ＰＤＰの駆動方法であって、全てのラインにおいて単位
発光領域内の列方向の一方側に第１極性の壁電荷が存在
し且つ他方側には実質的に第１極性の壁電荷が存在しな
い帯電状態を形成する第１動作と、前記第１極性の壁電
荷を利用してライン順次のアドレッシングを行う第２動
作と、全ラインに対して一斉にサステイン電圧を印加す
る第３動作とを繰り返すものである。
【０００９】請求項２の発明の方法は、前記サステイン
電極を、配列方向の一端側から数えた値Ｋが、全ての整
数Ｍと１つの整数ｍとを用いて表される、（Ｋ＝１＋４
Ｍ＋ｍ）の条件を満たす第１群、（Ｋ＝２＋４Ｍ＋ｍ）
の条件を満たす第２群、（Ｋ＝３＋４Ｍ＋ｍ）の条件を
満たす第３群、及び（Ｋ＝４＋４Ｍ＋ｍ）の条件を満た
す第４群に区分したときに、前記第１動作が、全てのサ
ステイン電極間で放電を生じさせる第１ステップと、前
記第２群のサステイン電極とそれらに隣接する前記第３
群のサステイン電極との間で放電を生じさせる第２ステ
ップと、前記第１群のサステイン電極とそれらに隣接す
る前記第４群のサステイン電極との間で放電を生じさせ
る第３ステップとからなるものである。例えばｍを０と
し、第１ステップでは全てのラインで、第２ステップで
は（２＋４ｍ）番目の複数のラインで、第３ステップで
は（４＋４ｍ）番目の複数のラインで放電を生じさせ
る。
電極を、配列方向の一端側から数えた値Ｋが、全ての整
数Ｍと１つの整数ｍとを用いて表される、（Ｋ＝１＋４
Ｍ＋ｍ）の条件を満たす第１群、（Ｋ＝２＋４Ｍ＋ｍ）
の条件を満たす第２群、（Ｋ＝３＋４Ｍ＋ｍ）の条件を
満たす第３群、及び（Ｋ＝４＋４Ｍ＋ｍ）の条件を満た
す第４群に区分したときに、前記第１動作が、全てのサ
ステイン電極間で放電を生じさせる第１ステップと、前
記第２群のサステイン電極とそれらに隣接する前記第３
群のサステイン電極との間で放電を生じさせる第２ステ
ップと、前記第１群のサステイン電極とそれらに隣接す
る前記第４群のサステイン電極との間で放電を生じさせ
る第３ステップとからなるものである。例えばｍを０と
し、第１ステップでは全てのラインで、第２ステップで
は（２＋４ｍ）番目の複数のラインで、第３ステップで
は（４＋４ｍ）番目の複数のラインで放電を生じさせ
る。
【００１０】請求項３の発明の方法は、前記第１動作
が、全てのサステイン電極間で放電を生じさせる第１ス
テップと、前記第２群のサステイン電極とそれらに隣接
する前記第３群のサステイン電極との間で放電を生じさ
せる第２ステップと、前記第１群のサステイン電極とそ
れらに隣接する前記第４群のサステイン電極との間で放
電を生じさせる第３ステップと、前記第１群のサステイ
ン電極とそれらに隣接する前記第２群のサステイン電極
との間、及び前記第３群のサステイン電極とそれらに隣
接する前記第４群のサステイン電極との間で放電を生じ
させる第４ステップと、前記第１群のサステイン電極と
それらに隣接する前記第４群のサステイン電極との間、
及び前記第２群のサステイン電極とそれらに隣接する前
記第３群のサステイン電極との間で放電を生じさせる第
５ステップとからなるものである。例えばｍを０とし、
第１ステップでは全てのラインで、第２ステップでは
（２＋４ｍ）番目の複数のラインで、第３ステップでは
（４＋４ｍ）番目の複数のラインで、第４ステップでは
（１＋４ｍ）番目の複数のライン及び（３＋４ｍ）番目
の複数のラインで、第５ステップでは（２＋４ｍ）番目
の複数のライン及び（４＋４ｍ）番目の複数のラインで
放電を生じさせる。
が、全てのサステイン電極間で放電を生じさせる第１ス
テップと、前記第２群のサステイン電極とそれらに隣接
する前記第３群のサステイン電極との間で放電を生じさ
せる第２ステップと、前記第１群のサステイン電極とそ
れらに隣接する前記第４群のサステイン電極との間で放
電を生じさせる第３ステップと、前記第１群のサステイ
ン電極とそれらに隣接する前記第２群のサステイン電極
との間、及び前記第３群のサステイン電極とそれらに隣
接する前記第４群のサステイン電極との間で放電を生じ
させる第４ステップと、前記第１群のサステイン電極と
それらに隣接する前記第４群のサステイン電極との間、
及び前記第２群のサステイン電極とそれらに隣接する前
記第３群のサステイン電極との間で放電を生じさせる第
５ステップとからなるものである。例えばｍを０とし、
第１ステップでは全てのラインで、第２ステップでは
（２＋４ｍ）番目の複数のラインで、第３ステップでは
（４＋４ｍ）番目の複数のラインで、第４ステップでは
（１＋４ｍ）番目の複数のライン及び（３＋４ｍ）番目
の複数のラインで、第５ステップでは（２＋４ｍ）番目
の複数のライン及び（４＋４ｍ）番目の複数のラインで
放電を生じさせる。
【００１１】請求項４の発明の方法は、前記第１動作を
実行する毎に、ｍをその時点の値に奇数を加え又は減じ
た値に変更して前記サステイン電極を区分するものであ
る。
実行する毎に、ｍをその時点の値に奇数を加え又は減じ
た値に変更して前記サステイン電極を区分するものであ
る。
【００１２】
【発明の実施の形態】図１は本発明に係るＰＤＰ１の電
極構成の模式図である。ＰＤＰ１では、サステイン電極
Ｘ，Ｙがマトリクス表示領域ＳＣの列方向に沿って交互
に配列されており、ライン方向に沿ってアドレス電極Ａ
が配列されている。サステイン電極Ｘ，Ｙの総数はライ
ン数ｎに１を加算した値である。サステイン電極Ｘ，Ｙ
の配列間隔は、現実的な範囲の駆動電圧（例えば１００
〜２００Ｖ）で面放電を生じさせることのできる数十μ
ｍ程度の寸法に選定されている。なお、実際にはサステ
イン電極Ｘ，Ｙの幅は１００〜２００μｍ程度である。
極構成の模式図である。ＰＤＰ１では、サステイン電極
Ｘ，Ｙがマトリクス表示領域ＳＣの列方向に沿って交互
に配列されており、ライン方向に沿ってアドレス電極Ａ
が配列されている。サステイン電極Ｘ，Ｙの総数はライ
ン数ｎに１を加算した値である。サステイン電極Ｘ，Ｙ
の配列間隔は、現実的な範囲の駆動電圧（例えば１００
〜２００Ｖ）で面放電を生じさせることのできる数十μ
ｍ程度の寸法に選定されている。なお、実際にはサステ
イン電極Ｘ，Ｙの幅は１００〜２００μｍ程度である。
【００１３】各サステイン電極Ｘ，Ｙは、ライン順次走
査を可能とするために個別電極とされている。隣接する
サステイン電極Ｘ，Ｙどうしがサステイン電極対を構成
し、１本のラインＬに対応する。つまり、配列の両端を
除く合計（ｎ−１）本のサステイン電極Ｘ，Ｙは、それ
ぞれが２本のラインＬの表示に用いられる。両端のサス
テイン電極Ｘ，Ｙは、１本のラインＬの表示に用いられ
る。各ラインＬにおいて、単位発光領域（サブピクセ
ル）毎に面放電セルＣが画定される。
査を可能とするために個別電極とされている。隣接する
サステイン電極Ｘ，Ｙどうしがサステイン電極対を構成
し、１本のラインＬに対応する。つまり、配列の両端を
除く合計（ｎ−１）本のサステイン電極Ｘ，Ｙは、それ
ぞれが２本のラインＬの表示に用いられる。両端のサス
テイン電極Ｘ，Ｙは、１本のラインＬの表示に用いられ
る。各ラインＬにおいて、単位発光領域（サブピクセ
ル）毎に面放電セルＣが画定される。
【００１４】図２はＰＤＰ１の内部構造を示す図であ
る。図２（Ｂ）は図２（Ａ）のｂ矢視断面図である。Ｐ
ＤＰ１では、前面側のガラス基板１１の内面にサステイ
ン電極Ｘ，Ｙが配列されている。そして、これらのサス
テイン電極Ｘ，Ｙを放電空間３０に対して被覆するよう
に、ＡＣ駆動のための誘電体層１７が設けられている。
誘電体層１７の表面には保護膜１８が蒸着されている。
誘電体層１７及び保護膜１８はともに透光性を有してい
る。サステイン電極Ｘ，Ｙは、それぞれがＩＴＯ薄膜な
どの透明導電膜からなる幅の広い直線帯状の透明電極４
１と金属薄膜からなる幅の狭い直線帯状のバス電極４２
とから構成されている。バス電極４２は、適正な導電性
を確保するための補助電極であり、透明電極４１の幅方
向（列方向）の中央部に配置されている。そして、平面
視においてバス電極４２と重なるように、誘電体層１７
の上に隔壁１９が設けられている。各隔壁１９によって
放電空間３０がラインＬ毎に区画されている。一方、背
面側のガラス基板２１の内面には、サステイン電極Ｘ，
Ｙと直交するようにアドレス電極Ａが配列されている。
各アドレス電極Ａの間に、平面視直線状の隔壁２９が１
つずつ設けられている。これらの隔壁２９によって放電
空間３０がライン方向にサブピクセル毎に区画されてお
り、前面側の隔壁１９と背面側の隔壁２９の当接によっ
て放電空間３０の間隙寸法が規定されている。そして、
アドレス電極Ａの上部及び隔壁２９の側面を含めて背面
側の壁面を被覆するように、カラー表示のためのＲ，
Ｇ，Ｂの３色の蛍光体層２８が設けられている。
る。図２（Ｂ）は図２（Ａ）のｂ矢視断面図である。Ｐ
ＤＰ１では、前面側のガラス基板１１の内面にサステイ
ン電極Ｘ，Ｙが配列されている。そして、これらのサス
テイン電極Ｘ，Ｙを放電空間３０に対して被覆するよう
に、ＡＣ駆動のための誘電体層１７が設けられている。
誘電体層１７の表面には保護膜１８が蒸着されている。
誘電体層１７及び保護膜１８はともに透光性を有してい
る。サステイン電極Ｘ，Ｙは、それぞれがＩＴＯ薄膜な
どの透明導電膜からなる幅の広い直線帯状の透明電極４
１と金属薄膜からなる幅の狭い直線帯状のバス電極４２
とから構成されている。バス電極４２は、適正な導電性
を確保するための補助電極であり、透明電極４１の幅方
向（列方向）の中央部に配置されている。そして、平面
視においてバス電極４２と重なるように、誘電体層１７
の上に隔壁１９が設けられている。各隔壁１９によって
放電空間３０がラインＬ毎に区画されている。一方、背
面側のガラス基板２１の内面には、サステイン電極Ｘ，
Ｙと直交するようにアドレス電極Ａが配列されている。
各アドレス電極Ａの間に、平面視直線状の隔壁２９が１
つずつ設けられている。これらの隔壁２９によって放電
空間３０がライン方向にサブピクセル毎に区画されてお
り、前面側の隔壁１９と背面側の隔壁２９の当接によっ
て放電空間３０の間隙寸法が規定されている。そして、
アドレス電極Ａの上部及び隔壁２９の側面を含めて背面
側の壁面を被覆するように、カラー表示のためのＲ，
Ｇ，Ｂの３色の蛍光体層２８が設けられている。
【００１５】マトリクス表示の１ラインにはサステイン
電極Ｘの幅方向の一方側とサステイン電極Ｙの幅方向の
他方側とが対応し、１列には１本のアドレス電極Ａが対
応する。そして、３列が１ピクセル（画素）ＥＧに対応
する。つまり、１ピクセルはライン方向に並ぶＲ，Ｇ，
Ｂの３つのサブピクセルからなる。
電極Ｘの幅方向の一方側とサステイン電極Ｙの幅方向の
他方側とが対応し、１列には１本のアドレス電極Ａが対
応する。そして、３列が１ピクセル（画素）ＥＧに対応
する。つまり、１ピクセルはライン方向に並ぶＲ，Ｇ，
Ｂの３つのサブピクセルからなる。
【００１６】アドレス電極Ａとサステイン電極Ｘ，Ｙと
の間の対向放電によって、誘電体層１７の帯電状態が制
御される。サステイン電極Ｘ，Ｙに交互にサステインパ
ルスを印加すると、所定量の壁電荷が存在する面放電セ
ルＣで基板面に沿った面放電（主放電）が生じる。蛍光
体層２８は、面放電で生じた紫外線によって局部的に励
起されて所定色の可視光を放つ。この可視光の内、ガラ
ス基板１１を透過する光が表示光となる。なお、隔壁２
９の配置パターンがいわゆるストライプパターンである
ことから、放電空間３０の内の各列に対応した部分は、
全てのラインに跨がって列方向に連続している。各列内
のサブピクセルの発光色は同一である。以上の構成のＰ
ＤＰ１は、図示しない駆動ユニットと組み合わせて、コ
ンピュータシステムのモニター、壁掛けＴＶなどとして
使用される。
の間の対向放電によって、誘電体層１７の帯電状態が制
御される。サステイン電極Ｘ，Ｙに交互にサステインパ
ルスを印加すると、所定量の壁電荷が存在する面放電セ
ルＣで基板面に沿った面放電（主放電）が生じる。蛍光
体層２８は、面放電で生じた紫外線によって局部的に励
起されて所定色の可視光を放つ。この可視光の内、ガラ
ス基板１１を透過する光が表示光となる。なお、隔壁２
９の配置パターンがいわゆるストライプパターンである
ことから、放電空間３０の内の各列に対応した部分は、
全てのラインに跨がって列方向に連続している。各列内
のサブピクセルの発光色は同一である。以上の構成のＰ
ＤＰ１は、図示しない駆動ユニットと組み合わせて、コ
ンピュータシステムのモニター、壁掛けＴＶなどとして
使用される。
【００１７】次に、ＰＤＰ１の駆動方法について説明す
る。図３はフィールドｆの構成図であり、図４は印加電
圧の波形図である。ＰＤＰ１による表示に際しては、画
面（１フレーム）に例えば１つのフィールドｆを対応づ
ける。ただし、テレビジョンのようにインタレース形式
で走査された画面を再生する場合には、１画面（１フレ
ーム）を表示するために２つのフィールドｆを用いる。
る。図３はフィールドｆの構成図であり、図４は印加電
圧の波形図である。ＰＤＰ１による表示に際しては、画
面（１フレーム）に例えば１つのフィールドｆを対応づ
ける。ただし、テレビジョンのようにインタレース形式
で走査された画面を再生する場合には、１画面（１フレ
ーム）を表示するために２つのフィールドｆを用いる。
【００１８】階調表示を行うためにフィールドｆを例え
ば８つのサブフィールドｓｆに分割する。さらに、各サ
ブフィールドｓｆを、リセット期間ＴＲ、アドレス期間
ＴＡ、及びサステイン期間ＴＳに区分する。各サブフィ
ールドｓｆにおける輝度の相対比率が例えば１：２：
４：８：１６：３２：６４：１２８となるように重み付
けをして、各サブフィールドｓｆのサステイン期間ＴＳ
における発光回数を設定する。これによりサブピクセル
の階調数は２５６となり、ピクセルでは２５６3色の表
示が可能である。各サブフィールドｓｆは、１つの階調
レベルの画面表示期間である。
ば８つのサブフィールドｓｆに分割する。さらに、各サ
ブフィールドｓｆを、リセット期間ＴＲ、アドレス期間
ＴＡ、及びサステイン期間ＴＳに区分する。各サブフィ
ールドｓｆにおける輝度の相対比率が例えば１：２：
４：８：１６：３２：６４：１２８となるように重み付
けをして、各サブフィールドｓｆのサステイン期間ＴＳ
における発光回数を設定する。これによりサブピクセル
の階調数は２５６となり、ピクセルでは２５６3色の表
示が可能である。各サブフィールドｓｆは、１つの階調
レベルの画面表示期間である。
【００１９】リセット期間ＴＲは、前画面の点灯状態の
影響を防止するとともに、ライン順次のアドレッシング
を可能とするために、後述の手順で所定の帯電状態を形
成する期間である。リセット期間ＴＲにおける駆動ユニ
ットの動作が本発明の第１動作に相当する。
影響を防止するとともに、ライン順次のアドレッシング
を可能とするために、後述の手順で所定の帯電状態を形
成する期間である。リセット期間ＴＲにおける駆動ユニ
ットの動作が本発明の第１動作に相当する。
【００２０】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Ｘとサステ
イン電極Ｙとを区別せずに１本ずつ順に選択し、選択し
た電極に負極性のスキャンパルスＰｙを印加する。ライ
ンの選択と同時に、点灯すべき面放電セルに対応したア
ドレス電極Ａに対して、正極性のアドレスパルスＰａを
印加する。選択されたサステイン電極に対応した２つの
ラインの内、スキャンパルスＰｙと同じ負極性の壁電荷
の存在する一方のラインにおいて、アドレスパルスＰａ
の印加された面放電セルでサステイン電極とアドレス電
極との間の放電が起こる。この放電によってサステイン
動作に必要な帯電状態が形成される。アドレス期間ＴＡ
の動作が本発明の第２動作に相当する。
ッシングを行う期間である。サステイン電極Ｘとサステ
イン電極Ｙとを区別せずに１本ずつ順に選択し、選択し
た電極に負極性のスキャンパルスＰｙを印加する。ライ
ンの選択と同時に、点灯すべき面放電セルに対応したア
ドレス電極Ａに対して、正極性のアドレスパルスＰａを
印加する。選択されたサステイン電極に対応した２つの
ラインの内、スキャンパルスＰｙと同じ負極性の壁電荷
の存在する一方のラインにおいて、アドレスパルスＰａ
の印加された面放電セルでサステイン電極とアドレス電
極との間の放電が起こる。この放電によってサステイン
動作に必要な帯電状態が形成される。アドレス期間ＴＡ
の動作が本発明の第２動作に相当する。
【００２１】サステイン期間ＴＳは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。対向放電を防止
するため、全てのアドレス電極Ａを正極性の電位（例え
ばＶｓ／２）にバイアスし、サステイン電極Ｘとサステ
イン電極Ｙとに対して交互に波高値Ｖｓの正極性のサス
テインパルスＰｓを印加する。サステインパルスＰｓの
印加毎に、アドレス期間ＴＡにおいて壁電荷の蓄積した
セルで面放電が生じる。サステイン期間ＴＳの動作が本
発明の第３動作に相当する。
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。対向放電を防止
するため、全てのアドレス電極Ａを正極性の電位（例え
ばＶｓ／２）にバイアスし、サステイン電極Ｘとサステ
イン電極Ｙとに対して交互に波高値Ｖｓの正極性のサス
テインパルスＰｓを印加する。サステインパルスＰｓの
印加毎に、アドレス期間ＴＡにおいて壁電荷の蓄積した
セルで面放電が生じる。サステイン期間ＴＳの動作が本
発明の第３動作に相当する。
【００２２】図５はリセット期間ＴＲにおける帯電状態
の変化を示す模式図である。図中の記号「☆」は放電を
表している。以下、図４及び図５を参照してリセット期
間ＴＲの動作を詳しく説明する。
の変化を示す模式図である。図中の記号「☆」は放電を
表している。以下、図４及び図５を参照してリセット期
間ＴＲの動作を詳しく説明する。
【００２３】リセット期間ＴＲにおいて、サステイン電
極Ｘは２つの電極群に分類され、サステイン電極Ｙも２
つの電極群に分類される。つまり、サステイン電極Ｘ，
Ｙは、４つの電極群に分類される。
極Ｘは２つの電極群に分類され、サステイン電極Ｙも２
つの電極群に分類される。つまり、サステイン電極Ｘ，
Ｙは、４つの電極群に分類される。
【００２４】第１群は、電極配列の一端側（先頭ライン
側）からサステイン電極Ｘ，Ｙを区別せずに数えて（１
＋４Ｍ）番目のサステイン電極Ｘ（以下、サステイン電
極Ｘａという）の集合である〔図１（Ｂ）参照〕。ここ
で、Ｍは０を含む正の整数である。第２群は（２＋４
Ｍ）番目のサステイン電極Ｙ（以下、サステイン電極Ｙ
ａという）の集合である。第３群は（３＋４Ｍ）番目の
サステイン電極Ｘ（以下、サステイン電極Ｘｂという）
の集合である。そして、第４群は（４＋４Ｍ）番目のサ
ステイン電極Ｙ（以下、サステイン電極Ｙｂという）の
集合である。
側）からサステイン電極Ｘ，Ｙを区別せずに数えて（１
＋４Ｍ）番目のサステイン電極Ｘ（以下、サステイン電
極Ｘａという）の集合である〔図１（Ｂ）参照〕。ここ
で、Ｍは０を含む正の整数である。第２群は（２＋４
Ｍ）番目のサステイン電極Ｙ（以下、サステイン電極Ｙ
ａという）の集合である。第３群は（３＋４Ｍ）番目の
サステイン電極Ｘ（以下、サステイン電極Ｘｂという）
の集合である。そして、第４群は（４＋４Ｍ）番目のサ
ステイン電極Ｙ（以下、サステイン電極Ｙｂという）の
集合である。
【００２５】まず、図４のタイミングａで例えばサステ
イン電極Ｙａ，Ｙｂに正極性の書込みパルスＰｗを印加
し、全てのラインで放電を生じさせる。これにより、図
５（ａ）のように、サステイン電極Ｘａ，Ｘｂとサステ
イン電極Ｙａ，Ｙｂとの間では壁電荷の極性が異なり、
個々のサステイン電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂに対応す
る２つのラインの間で極性が同一である帯電状態が形成
される。つまり、各サステイン電極における帯電状態は
隔壁１９を鏡面としてみた鏡面対称である。鏡面対称の
ままでは、各電極にスキャンパルスＰｙを印加したとき
に２つのラインが選択されてしまう。
イン電極Ｙａ，Ｙｂに正極性の書込みパルスＰｗを印加
し、全てのラインで放電を生じさせる。これにより、図
５（ａ）のように、サステイン電極Ｘａ，Ｘｂとサステ
イン電極Ｙａ，Ｙｂとの間では壁電荷の極性が異なり、
個々のサステイン電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂに対応す
る２つのラインの間で極性が同一である帯電状態が形成
される。つまり、各サステイン電極における帯電状態は
隔壁１９を鏡面としてみた鏡面対称である。鏡面対称の
ままでは、各電極にスキャンパルスＰｙを印加したとき
に２つのラインが選択されてしまう。
【００２６】鏡面対称性を崩すために、図４のタイミン
グｂでサステイン電極Ｙａに負極性のパルスＰｉを印加
するとともに、サステイン電極Ｘｂに正極性のパルスＰ
ｉを印加する。また、図４のタイミングｃでサステイン
電極Ｘａに正極性のパルスＰｉを印加するとともに、サ
ステイン電極Ｙｂに負極性のパルスＰｉを印加する。パ
ルスＰｉ，Ｐｊの波高値は、パルスＰｉ，Ｐｊの両方が
印加されたラインのみで放電が生じる程度の値に選定す
る〔図５（ｂ），（ｃ）〕。
グｂでサステイン電極Ｙａに負極性のパルスＰｉを印加
するとともに、サステイン電極Ｘｂに正極性のパルスＰ
ｉを印加する。また、図４のタイミングｃでサステイン
電極Ｘａに正極性のパルスＰｉを印加するとともに、サ
ステイン電極Ｙｂに負極性のパルスＰｉを印加する。パ
ルスＰｉ，Ｐｊの波高値は、パルスＰｉ，Ｐｊの両方が
印加されたラインのみで放電が生じる程度の値に選定す
る〔図５（ｂ），（ｃ）〕。
【００２７】以上の３段階の処理により、図５（ｃ）の
ように、全てのラインにおいて単位発光領域内の誘電体
層１７における列方向の一方側に負極性の壁電荷が存在
し且つ他方側には実質的に負極性の壁電荷が存在せずに
逆極性（ここでは正極性）の電荷が存在する帯電状態が
形成され、アドレッシングの準備が完了する。
ように、全てのラインにおいて単位発光領域内の誘電体
層１７における列方向の一方側に負極性の壁電荷が存在
し且つ他方側には実質的に負極性の壁電荷が存在せずに
逆極性（ここでは正極性）の電荷が存在する帯電状態が
形成され、アドレッシングの準備が完了する。
【００２８】この状態で、上述のようにサステイン電極
Ｘａ，Ｘｂ，Ｙａ，Ｙｂを１本ずつ順に選択して負極性
のスキャンパルスＰｙを印加すると、負極性の壁電荷が
存在するラインで対向放電が生じる。なお、実際のライ
ン走査は、電極配列の２番目のサステイン電極から順に
選択すればよい。
Ｘａ，Ｘｂ，Ｙａ，Ｙｂを１本ずつ順に選択して負極性
のスキャンパルスＰｙを印加すると、負極性の壁電荷が
存在するラインで対向放電が生じる。なお、実際のライ
ン走査は、電極配列の２番目のサステイン電極から順に
選択すればよい。
【００２９】上述の実施形態では、リセット期間ＴＲに
おいて図５（ｃ）のような壁電荷状態を形成する駆動方
法を説明したが、パネル製造の不均一性に起因しプラズ
マの生じ易さに依存する画素間の蓄積電荷量の差異を補
うため、図５（ｃ）の壁電荷状態の形成に続けて消去放
電を生じさせるのが望ましい。具体的には、図４のタイ
ミングｄでサステイン電極Ｘａ，Ｘｂに正極性の消去パ
ルスＰｅを印加し、図４のタイミングｅでサステイン電
極Ｙａ，Ｙｂに正極性の消去パルスＰｅを印加する。図
５の例では、消去放電をより確実に生じさせるため、壁
電荷の減衰を考慮してタイミングｂで放電の生じなかっ
たラインから先に消去を行うように消去パルスＰｅの印
加順序が選定されている。消去放電を生じさせて不要の
壁電荷を消失させることにより、壁電荷蓄積状態が均一
化され、動作マージンが広がる。
おいて図５（ｃ）のような壁電荷状態を形成する駆動方
法を説明したが、パネル製造の不均一性に起因しプラズ
マの生じ易さに依存する画素間の蓄積電荷量の差異を補
うため、図５（ｃ）の壁電荷状態の形成に続けて消去放
電を生じさせるのが望ましい。具体的には、図４のタイ
ミングｄでサステイン電極Ｘａ，Ｘｂに正極性の消去パ
ルスＰｅを印加し、図４のタイミングｅでサステイン電
極Ｙａ，Ｙｂに正極性の消去パルスＰｅを印加する。図
５の例では、消去放電をより確実に生じさせるため、壁
電荷の減衰を考慮してタイミングｂで放電の生じなかっ
たラインから先に消去を行うように消去パルスＰｅの印
加順序が選定されている。消去放電を生じさせて不要の
壁電荷を消失させることにより、壁電荷蓄積状態が均一
化され、動作マージンが広がる。
【００３０】また、上述の実施形態においては、タイミ
ングｂ〜ｅにおけるパルス印加の対象を固定であるもの
として説明したが、周期的に変更するのが望ましい。す
なわち、対象を固定とすると図５から明らかなように奇
数番目と偶数番目のラインの間でリセット期間ＴＲにお
ける放電回数に差異が生じる。そこで、例えばサブフィ
ールドｓｆ毎にパルスＰｉ，Ｐｊ及び消去パルスＰｅの
印加対象を１つ前のサブフィールドｓｆに対してシフト
させることにより、放電回数を均等化することができ
る。
ングｂ〜ｅにおけるパルス印加の対象を固定であるもの
として説明したが、周期的に変更するのが望ましい。す
なわち、対象を固定とすると図５から明らかなように奇
数番目と偶数番目のラインの間でリセット期間ＴＲにお
ける放電回数に差異が生じる。そこで、例えばサブフィ
ールドｓｆ毎にパルスＰｉ，Ｐｊ及び消去パルスＰｅの
印加対象を１つ前のサブフィールドｓｆに対してシフト
させることにより、放電回数を均等化することができ
る。
【００３１】
【発明の効果】請求項１乃至請求項４の発明によれば、
サステイン電極を隣接する２つのラインの表示に共用す
る構造のＰＤＰにおいて、アドレッシング動作とサステ
イン動作とを時分割で行う形式の駆動を実現し、アドレ
ッシングの高速化を図ることができる。
サステイン電極を隣接する２つのラインの表示に共用す
る構造のＰＤＰにおいて、アドレッシング動作とサステ
イン動作とを時分割で行う形式の駆動を実現し、アドレ
ッシングの高速化を図ることができる。
【００３２】請求項４の発明によれば、第１動作に係る
放電の回数をライン間で均等化することができ、以前の
表示の影響を軽減して各画素の輝度を均等化することが
できる。
放電の回数をライン間で均等化することができ、以前の
表示の影響を軽減して各画素の輝度を均等化することが
できる。
【図１】本発明に係るＰＤＰの電極構成の模式図であ
る。
る。
【図２】ＰＤＰの内部構造を示す図である。
【図３】フィールドの構成図である。
【図４】印加電圧の波形図である。
【図５】リセット期間における帯電状態の変化を示す模
式図である。
式図である。
１ ＰＤＰ Ｘ，Ｙ サステイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊田 治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小坂 忠義 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】ライン方向に延びる（ｎ＋１）本のサステ
イン電極によってライン数がｎ（ｎ≧４）のマトリクス
表示を行うように構成されたＰＤＰの駆動方法であっ
て、 全てのラインにおいて単位発光領域内の列方向の一方側
に第１極性の壁電荷が存在し且つ他方側には実質的に第
１極性の壁電荷が存在しない帯電状態を形成する第１動
作と、前記第１極性の壁電荷を利用してライン順次のア
ドレッシングを行う第２動作と、全ラインに対して一斉
にサステイン電圧を印加する第３動作とを繰り返すこと
を特徴とするＰＤＰの駆動方法。 - 【請求項２】前記サステイン電極を、配列方向の一端側
から数えた値Ｋが、全ての整数Ｍと１つの整数ｍとを用
いて表される、（Ｋ＝１＋４Ｍ＋ｍ）の条件を満たす第
１群、（Ｋ＝２＋４Ｍ＋ｍ）の条件を満たす第２群、
（Ｋ＝３＋４Ｍ＋ｍ）の条件を満たす第３群、及び（Ｋ
＝４＋４Ｍ＋ｍ）の条件を満たす第４群に区分したとき
に、 前記第１動作が、 全てのサステイン電極間で放電を生じさせる第１ステッ
プと、 前記第２群のサステイン電極とそれらに隣接する前記第
３群のサステイン電極との間で放電を生じさせる第２ス
テップと、 前記第１群のサステイン電極とそれらに隣接する前記第
４群のサステイン電極との間で放電を生じさせる第３ス
テップとからなる請求項１記載のＰＤＰの駆動方法。 - 【請求項３】前記サステイン電極を、配列方向の一端側
から数えた値Ｋが、全ての整数Ｍと１つの整数ｍとを用
いて表される、（Ｋ＝１＋４Ｍ＋ｍ）の条件を満たす第
１群、（Ｋ＝２＋４Ｍ＋ｍ）の条件を満たす第２群、
（Ｋ＝３＋４Ｍ＋ｍ）の条件を満たす第３群、及び（Ｋ
＝４＋４Ｍ＋ｍ）の条件を満たす第４群に区分したとき
に、 前記第１動作が、 全てのサステイン電極間で放電を生じさせる第１ステッ
プと、 前記第２群のサステイン電極とそれらに隣接する前記第
３群のサステイン電極との間で放電を生じさせる第２ス
テップと、 前記第１群のサステイン電極とそれらに隣接する前記第
４群のサステイン電極との間で放電を生じさせる第３ス
テップと、 前記第１群のサステイン電極とそれらに隣接する前記第
２群のサステイン電極との間、及び前記第３群のサステ
イン電極とそれらに隣接する前記第４群のサステイン電
極との間で放電を生じさせる第４ステップと、 前記第１群のサステイン電極とそれらに隣接する前記第
４群のサステイン電極との間、及び前記第２群のサステ
イン電極とそれらに隣接する前記第３群のサステイン電
極との間で放電を生じさせる第５ステップとからなる請
求項１記載のＰＤＰの駆動方法。 - 【請求項４】前記第１動作を実行する毎に、ｍをその時
点の値に奇数を加え又は減じた値に変更して前記サステ
イン電極を区分する請求項２又は請求項３記載のＰＤＰ
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4856596A JP3578543B2 (ja) | 1996-03-06 | 1996-03-06 | Ｐｄｐの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4856596A JP3578543B2 (ja) | 1996-03-06 | 1996-03-06 | Ｐｄｐの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244573A true JPH09244573A (ja) | 1997-09-19 |
| JP3578543B2 JP3578543B2 (ja) | 2004-10-20 |
Family
ID=12806926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4856596A Expired - Fee Related JP3578543B2 (ja) | 1996-03-06 | 1996-03-06 | Ｐｄｐの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3578543B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093297A1 (en) * | 2000-05-31 | 2001-12-06 | Nec Corporation | Ac plasma display panel and driving method therefor |
| EP1217597A3 (en) * | 2000-12-21 | 2002-11-27 | Nec Corporation | Plasma display panel and drive method for the same |
| US6531994B1 (en) | 1999-11-18 | 2003-03-11 | Mitsubishi Denki Kabushiki Kaisha | Method of driving AC-type plasma display panel and plasma display device |
| US6744413B2 (en) | 1999-12-22 | 2004-06-01 | Nec Corporation | Plasma display panel and plasma display apparatus having the same |
| US7009602B2 (en) | 2000-06-28 | 2006-03-07 | Pioneer Corporation | Method of driving plasma display panel |
| KR100599628B1 (ko) * | 2005-01-20 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
| JP2007183657A (ja) * | 2007-02-05 | 2007-07-19 | Pioneer Electronic Corp | プラズマ表示装置 |
| CN100343887C (zh) * | 2001-06-19 | 2007-10-17 | 富士通日立等离子显示器股份有限公司 | 驱动等离子体显示屏的方法 |
-
1996
- 1996-03-06 JP JP4856596A patent/JP3578543B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531994B1 (en) | 1999-11-18 | 2003-03-11 | Mitsubishi Denki Kabushiki Kaisha | Method of driving AC-type plasma display panel and plasma display device |
| US6744413B2 (en) | 1999-12-22 | 2004-06-01 | Nec Corporation | Plasma display panel and plasma display apparatus having the same |
| WO2001093297A1 (en) * | 2000-05-31 | 2001-12-06 | Nec Corporation | Ac plasma display panel and driving method therefor |
| US7145525B2 (en) | 2000-05-31 | 2006-12-05 | Pioneer Corporation | AC plasma display panel and driving method therefor |
| US7009602B2 (en) | 2000-06-28 | 2006-03-07 | Pioneer Corporation | Method of driving plasma display panel |
| EP1217597A3 (en) * | 2000-12-21 | 2002-11-27 | Nec Corporation | Plasma display panel and drive method for the same |
| US6882327B2 (en) | 2000-12-21 | 2005-04-19 | Pioneer Plasma Display Corporation | Plasma display panel with number of scanning drivers reduced by using progressive drive method |
| CN100343887C (zh) * | 2001-06-19 | 2007-10-17 | 富士通日立等离子显示器股份有限公司 | 驱动等离子体显示屏的方法 |
| KR100599628B1 (ko) * | 2005-01-20 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 |
| JP2007183657A (ja) * | 2007-02-05 | 2007-07-19 | Pioneer Electronic Corp | プラズマ表示装置 |
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|---|---|
| JP3578543B2 (ja) | 2004-10-20 |
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