JPH09244594A - 液晶表示駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 階調表示を行う液晶表示駆動回路において、
記憶装置の記憶容量の低減とＣＰＵの記憶装置へのデー
タのアクセス回数の削減の可能な液晶表示駆動回路を提
供することをその目的とする。 【解決手段】 液晶表示駆動回路において、図示しない
信号源から例えば３ビット（８階調）の表示データが供
給されると、ＣＰＵ２は、この３ビットの表示データを
メモリ３に記憶し、次いで、この３ビットの表示データ
の下位ビット、中位ビット、及び上位ビットのデータを
フレームメモリ４の第１フレームメモリ、第２フレーム
メモリ、及び第３フレームメモリに夫々記憶する。そし
て、液晶表示パネル１３には、表示データの中位ビット
が表示される第２フレームは、下位ビットが表示される
第１フレームの２倍の長さで表示される一方、前記表示
データの上位ビットが表示される第３フレームは、第１
フレームの４倍の長さで表示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示駆動回路
に関し、特に階調表示を行う液晶表示駆動回路に関す
る。

【０００２】

【従来の技術】近時、液晶表示装置は、液晶の普及に伴
って、白と黒の２値表示だけでなく、「白」と「黒」の
中間状態を表示する多階調表示を行うことによって、表
現実感を向上させている。

【０００３】この中間状態を幾つかのレベルに区切るか
を階調数といい、この階調数が多くなればなるほど多種
の画像を表現することが可能となる。

【０００４】このような高階調表示としては、従来、例
えば、ＳＴＮ（Super Twisted Nematic）型の液晶セル
を使用した場合、複数のフレームを１周期として１つの
表示データを表示する際に、液晶を点灯させる回数を変
えることにより階調表現するフレーム間引き法ＦＲＣ
（Frame Rate Control）が用いられている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
フレーム間引き法を採用した液晶表示駆動回路にあって
は、表示データが高階調になるのに伴って、必要となる
フレームメモリが多くなり、記憶装置に要するコストが
高くなるという問題があった。

【０００６】また、表示データが高階調になるのに伴っ
て、ＣＰＵが表示データを記憶装置に書込み及び読込み
するアクセス回数が多くなるという問題があった。

【０００７】本発明は、上記問題に鑑みてなされたもの
であって、高階調表示を行う場合に、記憶装置の記憶容
量の低減、及びＣＰＵの記憶装置へのデータのアクセス
回数の削減の可能な液晶表示駆動回路を提供することを
目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の液晶表示
駆動回路は、表示データとして１画素の階調データをｎ
ビットの２進数で記憶するメモリと、前記ｎビットの表
示データを各ビット毎に、画素に対応させて夫々記憶す
るｎ個のフレームメモリと、前記表示データの最下位ビ
ットに対応するフレームの表示タイミングに対して、前
記表示データの第ｍビットが表示されるフレームについ
ては、２の（ｍ−１）乗の長さの表示タイミングを与え
る制御手段と、を備えたことを特徴とする。

【０００９】即ち、請求項１記載の液晶表示装置によれ
ば、先ず、メモリに、表示データとして１画素の階調デ
ータをｎビットの２進数で記憶し、次いで、ｎ個のフレ
ームメモリには、メモリに記憶されたｎビットの表示デ
ータを各ビット毎に、画素に対応させて夫々記憶し、制
御手段は、表示データの最下位ビットに対応するフレー
ムの表示タイミングに対して、前記表示データの第ｍビ
ットが表示されるフレームについては、２の（ｍ−１）
乗の長さの表示タイミングを与える。

【００１０】従って、液晶表示駆動回路の記憶装置の記
憶容量の低減とＣＰＵの記憶装置へのデータのアクセス
回数の削減が可能となる。

【００１１】また、この場合、請求項２記載の液晶表示
駆動回路の如く、前記メモリには、３ビット（８階調）
の表示データが記憶され、前記メモリに記憶された３ビ
ットの表示データの下位ビット、中位ビット、及び上位
ビットは、夫々第１フレームメモリ、第２フレームメモ
リ、及び第３フレームメモリに記憶され、前記制御手段
は、前記表示データの中位ビットが表示される第２フレ
ームは、下位ビットが表示される第１フレームの２倍の
長さ表示する一方、前記表示データの上位ビットが表示
される第３フレームは、第１フレームの４倍の長さで表
示することが有効である。

【００１２】即ち、請求項２記載の液晶表示駆動回路に
よれば、メモリに、３ビット（８階調）の表示データを
記憶し、第１フレームメモリ、第２フレームメモリ、及
び第３フレームメモリに夫々、メモリに記憶された３ビ
ットの表示データの下位ビット、中位ビット、及び上位
ビットのデータを記憶し、制御手段は、表示データの中
位ビットが表示される第２フレームは、下位ビットが表
示される第１フレームの２倍の長さで表示する一方、前
記表示データの上位ビットが表示される第３フレーム
は、第１フレームの４倍の長さで表示する。

【００１３】従って、８階調を３ビットデータで表示す
る場合に、液晶表示駆動回路の記憶装置の記憶容量の低
減とＣＰＵの記憶装置へのデータのアクセス回数の削減
が可能となる。

【００１４】また、この場合、請求項３記載の液晶表示
駆動回路の如く、前記メモリには、２ビット（４階調）
の表示データが記憶され、前記メモリに記憶された２ビ
ットの表示データの下位ビット及び上位ビットは、夫々
第１フレームメモリ及び第２フレームメモリに記憶さ
れ、前記制御手段は、前記表示データの上位ビットが表
示される第２フレームは、下位ビットが表示される第１
フレームの２倍の長さで表示することが有効である。

【００１５】即ち、請求項３記載の液晶表示駆動回路に
よれば、メモリに、２ビット（４階調）の表示データを
記憶し、第１フレームメモリ及び第２フレームメモリに
夫々、２ビットの表示データの下位ビット及び上位ビッ
トを記憶し、制御手段は、表示データの上位ビットが表
示される第２フレームは、下位ビットが表示される第１
フレームの２倍の長さで表示する。

【００１６】従って、４階調を２ビットデータで表示す
る場合に、液晶表示駆動回路の記憶装置の記憶容量の低
減とＣＰＵの記憶装置へのデータのアクセス回数の削減
が可能となる。

【００１７】

【発明の実施の形態】先ず本発明の考え方を図２〜図５
を用いて示す。従来、フレーム間引き法で階調表示させ
るためには、表示画面に対応した複数のフレームを用意
して、各画素の表示については「１」を選択画素の点
灯、「０」は非点灯と考えて、各フレームの各画素に対
応して記憶される「１」の数により液晶に与える実効電
圧を変化させて階調表示させるのである。

【００１８】例えば、４階調のデータを表示するために
は、各画素について、第２図のように３つのフレームに
各階調に応じた１ビットのデータを記憶させることにな
る。また、８階調の場合は、図４のように７つのフレー
ムに１ビットのデータを記憶させるのである。

【００１９】ここで、図２、図４に示すように、各フレ
ームに対する「１」、「０」データの割り付けを定義す
ると、フレームによって全く同じデータをもつものが出
てくる。つまり、図２においては、第２フレームと第３
フレームとが同じであり、図４においては、第２、第４
の２つのフレームが同じで、さらに、第３、第５、第６
及び第７の４つのフレームが同じデータとなる。

【００２０】従って、同じデータは共有化することとす
れば、４階調の場合は図３に示すように、第１及び第２
フレームのデータがあれば足りるし、８階調の場合は図
５に示すように第１、第２、及び第３のフレームのデー
タがあれば足りることになる。

【００２１】一方、表示データは４階調であれば階調度
０〜３が２ビットの２進数で表され、８階調ならば、階
調度０〜７が３ビットの２進数で表される。この２進数
とフレームデータの関係は図２、図４に示される通りで
あり両者が一致することが判る。

【００２２】本発明はこの点に着目し、表示データ（階
調画素データ）をそのままフレームメモリに展開し、フ
レームメモリの表示時間長を制御することで、フレーム
間引き法で得られるような液晶駆動実効電圧値を作りだ
し階調表示をさせようとするものである。

【００２３】以下、本発明の好適な実施の形態を図面を
参照しつつ説明する。

【００２４】図１は、本発明の実施の形態の液晶表示駆
動回路１の構成を示すブロック図である。特に、本実施
の形態では、４階調（２ビット）の表示データを２フレ
ームを１サイクルとして表示する例、及び、８階調（３
ビット）の表示データを３フレームを１サイクルとして
表示する例を示す。図６は、４階調（２ビット）の表示
データを表示する場合のタイミング図である。図７は、
８階調（３ビット）の表示データを表示する場合の各部
の信号のタイミング図である。

【００２５】図１において、液晶表示駆動回路１は、Ｃ
ＰＵ２、メモリ３、フレームメモリ４、データ読出回路
５、フレーム数レジスタ６、フレームカウンタ７、一致
回路８、ＬＣＤ制御回路９、タイミング信号発生回路１
０、走査電極駆動回路１１、信号電極駆動回路１２、及
び液晶表示パネル１３から構成されている。

【００２６】液晶表示パネル１３は、ここでは、単純マ
トリックス型の液晶表示パネルが使用されており、複数
の走査電極（コモン電極）Ｘ１〜Ｘｎと複数の信号電極
（セグメント電極）Ｙ１〜ＹｍとがＳＴＮ（Super Twis
ted Nematic）液晶層を挟んで対向配置されて、マトリ
ックス状に配置されている。そして、後述する走査電極
駆動回路１１及び信号電極駆動回路１２から供給される
走査信号及び表示信号により、順次走査電極Ｘ１〜Ｘｎ
及び信号電極Ｙ１〜Ｙｍが選択駆動されて、表示データ
に応じた階調表示がなされる。ここで、表示データが４
階調（２ビット）の場合は、２フレームを１サイクルと
して表示データに応じた階調表示がなされ、一方、表示
データが８階調（３ビット）の場合は、３フレームを１
サイクルとして表示データに応じた階調表示がなされ
る。

【００２７】走査電極駆動回路１１は、後述するＬＣＤ
制御回路９から供給される例えば図７（Ｂ）の如き走査
タイミング信号ＣＫ２に基づいて、走査信号を、順次走
査電極Ｘ１〜Ｘｎに出力することにより、走査電極Ｘ１
〜Ｘｎを順次選択駆動する。

【００２８】信号電極駆動回路１２は、ＬＣＤ制御回路
９から供給される例えば図７（Ｂ）の如き走査タイミン
グ信号ＣＫ２及びタイミング信号生成回路１０から供給
される例えば図７（Ａ）の如きクロック信号ＣＫ１に基
づいて、データ読出回路５から供給される２値データに
応じた表示信号を信号電極Ｙ１〜Ｙｍに供給する。

【００２９】タイミング発生回路１０は、ＬＣＤ制御回
路９から供給される図７（Ｂ）の如き走査タイミング信
号ＣＫ２に基づいて、図７（Ａ）の如きクロック信号Ｃ
Ｋ１（１ライン信号電極分のｍ個の読込クロック）を生
成して、読出回路５及び信号電極駆動回路１２に供給す
る。また、タイミング発生回路１０は、ＬＣＤ制御回路
９から供給される図７（Ｂ）の如き走査タイミング信号
ＣＫ２に基づいて、図７（Ｃ）の如きフレームタイミン
グ信号ＣＫ３（走査タイミング信号ＣＫ２を走査電極数
ｎ個カウントしたら出力される信号）を生成してフレー
ムカウンタ７に供給する。

【００３０】ＣＰＵ２は、図示しない信号源から供給さ
れる表示データをメモリ３に記憶し、液晶表示パネル７
に表示する場合は、このメモリ３に記憶された表示デー
タを、フレームメモリ４の複数のフレームメモリに２値
データ（１ビット）単位で記憶させる。

【００３１】例えば、４階調（２ビット）の表示データ
の場合は、メモリ３に記憶された２ｂｉｔの２進数で表
された表示データを、フレームメモリ４の２つのフレー
ムメモリ（フレーム１、フレーム２）に２値データ（１
ビット）単位で記憶させる。また、８階調（３ビット）
の表示データの場合は、この３ビットのデータをフレー
ムメモリ４の３つのフレームメモリ（フレーム１、フレ
ーム２、フレーム３）に２値データ（１ビット）単位で
記憶させる。

【００３２】データ読出回路５は、タイミング信号発生
回路１０から供給される図７（Ａ）の如きクロック信号
ＣＫ１等に応じて、フレームメモリ４の対応するフレー
ムメモリから２値データを読み出して、信号電極駆動回
路１２に供給する。

【００３３】フレーム数レジスタ６は、表示データが記
憶されるフレームメモリ４のフレーム数のデータが記憶
されるレジスタであり、４階調の表示データを液晶パネ
ル１３に表示する際には、フレーム数データとして
「２」が記憶され、８階調の表示データを液晶パネル１
３に表示する際には、フレーム数データとして「３」が
記憶される。

【００３４】フレームカウンタ７は、タイミング信号発
生回路１０から供給される図７（Ｃ）の如きフレーム信
号ＣＫ３をカウントして得られるカウント値を一致回路
８及びＬＣＤ制御回路９に供給する。そして、フレーム
カウンタ７のカウンタ値は、一致回路８から供給される
リセット信号Ｒによりリセットされる。

【００３５】一致回路８は、フレームカウンタ７から供
給されるカウンタ値と、フレーム数レジスタ６に記憶さ
れたフレーム数データとが一致した場合に、リセット信
号Ｒをフレームカウンタ７に供給して、フレームカウン
タ７のカウンタ値をリセットして「０」に設定する。

【００３６】ＬＣＤ制御回路９は、フレームカウンタ７
から供給されるフレームカウンタ値に応じて、データ出
力の周期を変更する。この場合、フレームカウンタ値
が”０”のときは、フレーム１を表示するためにＴ１の
周期で走査タイミング信号ＣＫ２を出力し、フレームカ
ウンタ値が”１”の時は、フレーム２を表示するために
Ｔ１の２倍の周期で走査タイミング信号ＣＫ２を出力
し、フレームカウンタ値が”２”のときはフレーム３を
表示するためにＴ１の４倍の周期Ｔ３で走査タイミング
信号ＣＫ２を出力するように構成する。また、ＬＣＤ制
御回路９は、フレームカウンタ７から供給されるカウン
タ値に基づいて、各フレームに応じて図７（Ｂ）の如
き、走査タイミング信号ＣＫ２を生成して、タイミング
信号発生回路１０、走査電極駆動回路１１、及び信号電
極駆動回路１２に供給する。

【００３７】次に、８階調（３ビット）の表示データを
液晶表示パネル１３に表示する動作を図７のタイミング
チャートを参照して説明する。

【００３８】メモリ３に記憶された８階調の２進数３ビ
ットの表示データは、図５に示される関係でフレームメ
モリ４に展開されて記憶されている。そしてフレーム１
のデータを表示する時間をＴ１とすると、フレーム２は
Ｔ１の２倍の長さの時間Ｔ２で表示され、フレーム３は
Ｔ１の４倍の長さの時間Ｔ３で表示される。これにより
フレーム間引き法で表示したと同様の液晶駆動実効電圧
を得るものである。

【００３９】すなわち、図７の（あ）の状態（フレーム
３のｎ−２行目を表示中）でＬＣＤ制御回路９から走査
タイミング信号ＣＫ２が出力されると、これを受けたタ
イミング信号発生回路１０はクロック信号ＣＫ１を信号
電極数分ｍ個発生し、フレーム３の第ｎ行目のデータが
信号電極駆動回路１２に取り込まれる。

【００４０】信号電極駆動回路１２は同時に先に取込ん
でいたｎ−１行目のデータに基づき信号電極を駆動す
る。この際、データ読出し回路５は、フレーム３の読出
しが終了したのでフレーム１の指定に切換わる。

【００４１】次に、ＬＣＤ制御回路９が所定時間を計測
して（い）のタイミングで次の走査タイミング信号ＣＫ
２を発生すると、データ読出し回路５はフレーム１の第
１行目のデータを読出し、信号電極駆動回路１２に与え
る。信号電極駆動回路１２はこの時、先に取込んだフレ
ーム３の最終行のデータを表示駆動している。

【００４２】尚、この状態ではフレームカウンタ７は
「２」を計数しており、ＬＣＤ制御回路９はＴ３の周期
でＣＫ２を出力しており、液晶表示パネル１４はフレー
ム３の最終行はこの時間長で走査されている。

【００４３】タイミング信号発生回路１０は、走査タイ
ミング信号ＣＫ２をｎ個カウントすると（う）のタイミ
ングでフレームタイミング信号ＣＫ３を出力する。これ
によりフレームカウンタ７は「３」となるが、この値は
一致回路８でフレーム数レジスタ６の内容と一致すると
判断され、その結果リセットにより「０」となる。よっ
てＬＣＤ制御回路９は（え）のタイミングで走査タイミ
ング信号ＣＫ２を発生した後は、周期をＴ３からＴ１に
切換え、フレーム１の表示に対応する。

【００４４】従って、（え）以降はフレーム１の表示が
Ｔ１の周期で走査駆動され、フレーム１の表示が終了す
るとフレーム２が同様にしてＴ２の周期で走査駆動さ
れ、さらに、その後はフレーム３がＴ３の周期で表示駆
動されるので、上記したような各画素に対する実効電圧
が得られ８階調表示が為される。

【００４５】また、４階調表示の場合には、フレーム数
レジスタ６に「２」が書込まれ、表示データはフレーム
１、２に書込まれるが、表示動作は上記したものと同様
であり、フレーム１はＴ１の周期でもって、フレーム２
はＴ２の周期でもって駆動されることになる（図６参
照）。

【００４６】以上説明したように、本実施の形態では、
８階調（３ビットデータ）の表示データを表示する場合
に、３ビットの表示データを先ずメモリ３に記憶し、次
いで、メモリ３に記憶された３ビット表示データの下位
ビット、中位ビット、及び上位ビットの各データを、夫
々フレームメモリ４の第１フレーム、第２フレーム、及
び第３フレームに記憶し、そして、第２フレームを第１
フレームの２倍、第３フレームを第１フレームの４倍の
表示時間で液晶パネル１３に表示する構成である。

【００４７】また、４階調（２ビット）の表示データを
表示する場合に、先ず、２ビットの表示データをメモリ
３に記憶し、次いで、メモリ３に記憶された表示データ
（２ビット）の下位ビット及び上位ビットの各データ
を、夫々フレームメモリ４の第１フレーム及び第２フレ
ームに記憶し、そして、第２フレームを第１フレームの
２倍の表示時間で液晶パネル１３に表示する構成であ
る。

【００４８】即ち、ｍ階調（ｎビット）の表示データを
表示する場合に、先ずｎビットの表示データをメモリ３
に記憶し、次いで、メモリ３に記憶されたｎビットの表
示データについて夫々のビットデータを画素に対応して
ｎ個のフレームメモリに夫々記憶し、第ｍビットが表示
されるフレームを、最下位ビット（Ｂｉｔ０）が表示さ
れるフレームの２の（ｍ−１）乗倍の表示時間で液晶表
示パネル１３に表示する構成である。

【００４９】従って、フレームメモリの容量を低減する
ことが可能となるとともに、フレームメモリへのデータ
の書込及び読出回数を低減することが可能となる。

【００５０】尚、上記した実施の形態では、２ビット
（４階調）や３ビット（８階調）の表示データを表示す
る例を示したが、本発明はこれに限られるものではな
く、例えば、４ビット（１６階調）や５ビット（３２階
調）の表示データを表示する場合にも適用可能である。

【００５１】また、上記した実施の形態では、液晶とし
てＳＴＮ液晶を用いたが本発明はこれに限定されるもの
ではなく、例えば、ＴＮ液晶を用いても良い。

【００５２】また、上記した実施の形態では、白黒表示
の例について説明したが、本発明はカラー表示について
も適用可能であることは言うまでもない。

【００５３】

【発明の効果】請求項１記載の液晶表示駆動回路によれ
ば、ｎビットの表示データをメモリに記憶し、次いで、
メモリ３に記憶されたｎビットの表示データについて各
ビットデータを画素に対応してｎ個のフレームメモリに
夫々記憶し、第ｍビットが表示されるフレームを、最下
位ビットが表示されるフレームの２の（ｍ−１）乗倍の
表示時間で液晶表示パネルに表示する構成である。従っ
て、液晶表示駆動回路の記憶装置の記憶容量の低減とＣ
ＰＵの記憶装置へのデータのアクセス回数の削減が可能
となる。

【００５４】また、請求項２記載の液晶表示駆動回路に
よれば、８階調を３ビットデータで表示する場合に、液
晶表示駆動回路の記憶装置の記憶容量の低減とＣＰＵの
記憶装置へのデータのアクセス回数の削減が可能とな
る。

【００５５】また、請求項３記載の液晶表示駆動回路に
よれば、４階調を２ビットデータで表示する場合に、液
晶表示駆動回路の記憶装置の記憶容量の低減とＣＰＵの
記憶装置へのデータのアクセス回数の削減が可能とな
る。

【図面の簡単な説明】

【図１】本実施の形態に係る液晶表示駆動回路の全体構
成を示すブロック図。

【図２】従来の４階調表示を行う場合の各フレームの組
み合わせ図。

【図３】本実施の形態における４階調表示を行う場合の
各フレームの組み合わせ図。

【図４】従来の８階調表示を行う場合の各フレームの組
み合わせ図。

【図５】本実施の形態で８階調表示を行う場合の各フレ
ームの組み合わせ図。

【図６】図１の液晶表示駆動回路において、４階調（２
ビット）の表示データを表示する場合のタイミング図。

【図７】図１の液晶駆動装置で８階調（３ビット）の表
示データを表示する場合の各部の信号のタイミング図。

【符号の説明】

１ 液晶表示駆動回路 ２ ＣＰＵ ３ メモリ ４ フレームメモリ ５ データ読出回路 ６ フレーム数レジスタ ７ フレームカウンタ ８ 一致回路 ９ ＬＣＤ制御回路 １０ タイミング信号発生回路 １１ 走査電極駆動回路 １２ 信号電極駆動回路 １３ 液晶表示パネル

Claims (3)

【特許請求の範囲】
1. 【請求項１】表示データとして１画素の階調データをｎ
   ビットの２進数で記憶するメモリと、 前記ｎビットの表示データを各ビット毎に、画素に対応
   させて夫々記憶するｎ個のフレームメモリと、 前記表示データの最下位ビットに対応するフレームの表
   示タイミングに対して、前記表示データの第ｍビットが
   表示されるフレームについては、２の（ｍ−１）乗の長
   さの表示タイミングを与える制御手段と、 を備えたことを特徴とする液晶表示駆動回路。
2. 【請求項２】前記メモリには、３ビット（８階調）の表
   示データが記憶され、 前記メモリに記憶された３ビットの表示データの下位ビ
   ット、中位ビット、及び上位ビットは、夫々第１フレー
   ムメモリ、第２フレームメモリ、及び第３フレームメモ
   リに記憶され、 前記制御手段は、前記表示データの中位ビットが表示さ
   れる第２フレームは、下位ビットが表示される第１フレ
   ームの２倍の長さで表示する一方、前記表示データの上
   位ビットが表示される第３フレームは、第１フレームの
   ４倍の長さで表示することを特徴とする請求項１記載の
   液晶表示駆動回路。
3. 【請求項３】前記メモリには、２ビット（４階調）の表
   示データが記憶され、 前記メモリに記憶された２ビットの表示データの下位ビ
   ット及び上位ビットは、夫々第１フレームメモリ及び第
   ２フレームメモリに記憶され、 前記制御手段は、前記表示データの上位ビットが表示さ
   れる第２フレームは、下位ビットが表示される第１フレ
   ームの２倍の長さで表示することを特徴とする請求項１
   記載の液晶表示駆動回路。