JPH09244875A - 半導体演算回路 - Google Patents
半導体演算回路Info
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- JPH09244875A JPH09244875A JP8085948A JP8594896A JPH09244875A JP H09244875 A JPH09244875 A JP H09244875A JP 8085948 A JP8085948 A JP 8085948A JP 8594896 A JP8594896 A JP 8594896A JP H09244875 A JPH09244875 A JP H09244875A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】
【課題】多項加算処理を高速あるいは小面積で実現する
ための半導体演算回路を提供する。 【解決手段】 ２進表現された複数のデータを加算する
回路において、前記複数のデータを同時に入力するため
の端子と、前記複数のデータのビットすべてに対し一括
して加算演算を行い、その加算結果と一次の関係のある
アナログもしくは多値信号を発生する手段と、前記アナ
ログもしくは多値信号をデジタル信号に変換する手段
と、を備えたことを特徴とする。複数のデータがそれぞ
れ１ビットの信号で構成され、それを４項以上一括して
加算する。複数の連続したビットで構成されたビットグ
ループを複数項一括して加算する。
ための半導体演算回路を提供する。 【解決手段】 ２進表現された複数のデータを加算する
回路において、前記複数のデータを同時に入力するため
の端子と、前記複数のデータのビットすべてに対し一括
して加算演算を行い、その加算結果と一次の関係のある
アナログもしくは多値信号を発生する手段と、前記アナ
ログもしくは多値信号をデジタル信号に変換する手段
と、を備えたことを特徴とする。複数のデータがそれぞ
れ１ビットの信号で構成され、それを４項以上一括して
加算する。複数の連続したビットで構成されたビットグ
ループを複数項一括して加算する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体演算回路に係わ
る。特に、多項の加算演算、采算器における多行加算の
分野において、高速かつ小型な回路構成とするための半
導体演算回路に関する。
る。特に、多項の加算演算、采算器における多行加算の
分野において、高速かつ小型な回路構成とするための半
導体演算回路に関する。
【０００２】
【従来の技術】半導体演算回路における加算は、従来の
バイナリ・デジタル処理では入力データ（本明細書で
「データ」とは複数のビットで構成される入力の一項全
体を示す）をデータのビット（「ビット」とは一桁の２
進数値を示す）毎に分割して処理をし、それぞれに全加
算器素子を用いることで実現してきた。
バイナリ・デジタル処理では入力データ（本明細書で
「データ」とは複数のビットで構成される入力の一項全
体を示す）をデータのビット（「ビット」とは一桁の２
進数値を示す）毎に分割して処理をし、それぞれに全加
算器素子を用いることで実現してきた。
【０００３】全加算器素子は３入力２出力素子であるた
めに、桁上げ信号を１入力と考えれば、２項演算は問題
なく処理できる系を構成できる。しかしながら、多項を
加算する場合には多段に全加算器を組み合わせる必要が
あり、回路の複雑化・大規模化は免れられない。多項加
算処理はさまざまな分野で生じる演算処理であるが、特
に四則演算の乗算も多数回の加算によって実現されるよ
うに演算処理には必須の処理であり、全加算器に変わる
多項加算基本素子の開発が望まれている。
めに、桁上げ信号を１入力と考えれば、２項演算は問題
なく処理できる系を構成できる。しかしながら、多項を
加算する場合には多段に全加算器を組み合わせる必要が
あり、回路の複雑化・大規模化は免れられない。多項加
算処理はさまざまな分野で生じる演算処理であるが、特
に四則演算の乗算も多数回の加算によって実現されるよ
うに演算処理には必須の処理であり、全加算器に変わる
多項加算基本素子の開発が望まれている。
【０００４】
【発明が解決しようとしている課題】そこで本発明は、
多項加算処理を高速あるいは小面積で実現するための半
導体演算回路を提供することを目的としている。
多項加算処理を高速あるいは小面積で実現するための半
導体演算回路を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明の半導体演算回路
は、２進表現されたデータを加算する回路において、デ
ータを同時に入力するための端子を持ち、前記データの
ビットすべてに対し一括して加算演算を行い、その加算
結果と一次の関係のあるアナログ信号を発生する手段
と、前記アナログ信号をデジタル信号に変換する手段を
備えたことを特徴とする。
は、２進表現されたデータを加算する回路において、デ
ータを同時に入力するための端子を持ち、前記データの
ビットすべてに対し一括して加算演算を行い、その加算
結果と一次の関係のあるアナログ信号を発生する手段
と、前記アナログ信号をデジタル信号に変換する手段を
備えたことを特徴とする。
【０００６】
【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。特に、一括加算を行う素子として
ニューロンＭ０Ｓトランジスタを用いる例を示すが、加
算結果と一次の関係のあるアナログ信号を発生する回路
素子ならばよく、例えば、加算結果と一次の関係のある
アナログ電流を発生する回路でも構わない。
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。特に、一括加算を行う素子として
ニューロンＭ０Ｓトランジスタを用いる例を示すが、加
算結果と一次の関係のあるアナログ信号を発生する回路
素子ならばよく、例えば、加算結果と一次の関係のある
アナログ電流を発生する回路でも構わない。
【０００７】また、図１に本発明で用いるデータ、ビッ
ト、ビットグループという言葉の概念を示す。 （第１の実施例）図２は、加算器の概念を示したもので
ある。従来は、図２（ａ）に示すようにビットデータを
２個または３個入力することで一つのキャリー（桁上げ
信号）と一つの加算結果を出力する回路のみ存在してい
たが、本実施例（図２（ｂ））では、７入力を一括して
加算し、計３個のの出力をする回路構成をとるように、
４項以上の入力を加算する回路となっている。
ト、ビットグループという言葉の概念を示す。 （第１の実施例）図２は、加算器の概念を示したもので
ある。従来は、図２（ａ）に示すようにビットデータを
２個または３個入力することで一つのキャリー（桁上げ
信号）と一つの加算結果を出力する回路のみ存在してい
たが、本実施例（図２（ｂ））では、７入力を一括して
加算し、計３個のの出力をする回路構成をとるように、
４項以上の入力を加算する回路となっている。
【０００８】図３は、図２（ｂ）をより詳細に示した回
路図である。この回路は、７つの入力ビットデータを一
括加算する回路である。７本の出力端子３３１、３３
２、３３３、３３４、３３５、３３６、３３７の内バイ
ナリの「０」を出力している端子の数で加算結果を表現
する。入力ビットは、３０１、３０２、３０３、３０
４、３０５、３０６、３０７の７つの入力端子に与え
る。この端子は、３１１、３１２、３１３、３１４、３
１５、３１６、３１７のフローティングとされた電極に
所定の大きさの容量を介して結合し、フローティング電
極に入力ビットの加算平均で与えられるアナログ電圧
（オフセット電圧があってもよい）を生じさせる。この
フローティング電極が、ニューロンＭＯＳトランジスタ
（発明者：柴田直、大見忠弘、特開平３−６６７９号公
報および特開平４−８１６９７１号公報）のゲート電極
となり、このニューロンＭ０Ｓトランジスタはそれぞれ
設定しきい値の異なるニューロンＭ０Ｓインバータ回路
３２１、３２２、３２３、３２４、３２５、３２６、３
２７を構成する。設定しきい値は、入力端子と並列の６
端子にＶDDもしくはＧＮＤ電位を与えることで設定し
た。ニューロンＭ０Ｓインバータ回路３２１は一括加算
結果（０〜７）が１以上で、「０」を出力端子３３１に
出力し、同インバータ回路３２２が一括加算結果が２以
上で「０」を３３２に出力、同インバータ回路３２３〜
３２６と続き、そして同インバータ回路３２７が一括加
算結果が７以上で「０」を３３７に出力するという回路
構成をとる。
路図である。この回路は、７つの入力ビットデータを一
括加算する回路である。７本の出力端子３３１、３３
２、３３３、３３４、３３５、３３６、３３７の内バイ
ナリの「０」を出力している端子の数で加算結果を表現
する。入力ビットは、３０１、３０２、３０３、３０
４、３０５、３０６、３０７の７つの入力端子に与え
る。この端子は、３１１、３１２、３１３、３１４、３
１５、３１６、３１７のフローティングとされた電極に
所定の大きさの容量を介して結合し、フローティング電
極に入力ビットの加算平均で与えられるアナログ電圧
（オフセット電圧があってもよい）を生じさせる。この
フローティング電極が、ニューロンＭＯＳトランジスタ
（発明者：柴田直、大見忠弘、特開平３−６６７９号公
報および特開平４−８１６９７１号公報）のゲート電極
となり、このニューロンＭ０Ｓトランジスタはそれぞれ
設定しきい値の異なるニューロンＭ０Ｓインバータ回路
３２１、３２２、３２３、３２４、３２５、３２６、３
２７を構成する。設定しきい値は、入力端子と並列の６
端子にＶDDもしくはＧＮＤ電位を与えることで設定し
た。ニューロンＭ０Ｓインバータ回路３２１は一括加算
結果（０〜７）が１以上で、「０」を出力端子３３１に
出力し、同インバータ回路３２２が一括加算結果が２以
上で「０」を３３２に出力、同インバータ回路３２３〜
３２６と続き、そして同インバータ回路３２７が一括加
算結果が７以上で「０」を３３７に出力するという回路
構成をとる。
【０００９】なお、本実施例では、７本の出力端子の内
バイナリの「０」を出力している端子の数で加算結果を
表現する回路構成であるが、出力がバイナリもしくはデ
ジタル信号である回路構成ならば、例えば、０〜７の加
算結果を３ビットの２進数で出力しても、０から７の離
散値で表現しても構わない。また、本実施例ではニュー
ロンＭＯＳインバータ回路を用いているが、設定しきい
値に対しバイナリもしくはデジタル信号出力がなされる
回路構成であればよく、例えば、ニューロンＭＯＳセン
スアンプ型回路（発明者：小谷光司、柴田直、大見忠
弘、特願平７−２４４１号参照。なお、図４に実施例の
一つを示す）でも構わない。また、本実施例では設定し
きい値を付加した６端子にＶDDもしくはＧＮＤ電位を与
えることで設定したが、フローティングゲート電荷をリ
セットする機能である入力の減算機能を用いてもよく、
ニューロンＭＯＳセンスアンプ型回路の左右のノードに
与える電位差で設定しても構わない。
バイナリの「０」を出力している端子の数で加算結果を
表現する回路構成であるが、出力がバイナリもしくはデ
ジタル信号である回路構成ならば、例えば、０〜７の加
算結果を３ビットの２進数で出力しても、０から７の離
散値で表現しても構わない。また、本実施例ではニュー
ロンＭＯＳインバータ回路を用いているが、設定しきい
値に対しバイナリもしくはデジタル信号出力がなされる
回路構成であればよく、例えば、ニューロンＭＯＳセン
スアンプ型回路（発明者：小谷光司、柴田直、大見忠
弘、特願平７−２４４１号参照。なお、図４に実施例の
一つを示す）でも構わない。また、本実施例では設定し
きい値を付加した６端子にＶDDもしくはＧＮＤ電位を与
えることで設定したが、フローティングゲート電荷をリ
セットする機能である入力の減算機能を用いてもよく、
ニューロンＭＯＳセンスアンプ型回路の左右のノードに
与える電位差で設定しても構わない。
【００１０】（第２の実施例）本発明の第２の実施例
は、複数の連続したビットで構成されたビットグループ
を複数項一括して加算する半導体演算回路である。本実
施例では、入出力を連続した３ビットのグループビット
として取り扱うことで９項までの一括加算を行う半導体
演算回路について示すが、本発明が３ビットのグループ
化に縛られることはなく、例えば２ビットのグループ化
や４ビットのグループ化でもよい。また、９項の一括加
算を例として取り上げるのは、９項一活加算が３ビット
のブロック化による最も効率のよい項数であるためであ
り、従来技術と比較の上では複数項以上の一括加算であ
れば何項の加算でも構わない。
は、複数の連続したビットで構成されたビットグループ
を複数項一括して加算する半導体演算回路である。本実
施例では、入出力を連続した３ビットのグループビット
として取り扱うことで９項までの一括加算を行う半導体
演算回路について示すが、本発明が３ビットのグループ
化に縛られることはなく、例えば２ビットのグループ化
や４ビットのグループ化でもよい。また、９項の一括加
算を例として取り上げるのは、９項一活加算が３ビット
のブロック化による最も効率のよい項数であるためであ
り、従来技術と比較の上では複数項以上の一括加算であ
れば何項の加算でも構わない。
【００１１】３ビットブロック化一括加算回路とは、前
記図２の（ｂ）で示した一括加算回路の入出力のビット
それぞれが、グループ化されたビットに置き換えられた
回路である。このブロック化の効果は１ビットの一括加
算器と比較して出力数を抑圧することができるため、少
ない項数の加算には特に効果を発揮する。図５は、３ビ
ットグループ化手法の効果を示した図である。充分な桁
数のあるデータを９行加算する演算について、全加算器
を用いた場合、ビット一括加算手法を用いた場合、３ビ
ットグループ化手法を用いた場合それぞれについて示し
ている。
記図２の（ｂ）で示した一括加算回路の入出力のビット
それぞれが、グループ化されたビットに置き換えられた
回路である。このブロック化の効果は１ビットの一括加
算器と比較して出力数を抑圧することができるため、少
ない項数の加算には特に効果を発揮する。図５は、３ビ
ットグループ化手法の効果を示した図である。充分な桁
数のあるデータを９行加算する演算について、全加算器
を用いた場合、ビット一括加算手法を用いた場合、３ビ
ットグループ化手法を用いた場合それぞれについて示し
ている。
【００１２】（ａ）従来の全加算器を用いた場合、図中
の四角で囲った部分一つにつき全加算器が一つ必要であ
り、それぞれに加算結果と桁上げ信号が生じるため、１
段目の全加算器では９行の入力をしたところで６行もの
結果が残る。以降図示はしていないが２段目の全加算器
で６行を入力し、４行の結果を得、３段目は４行の入力
をし、という繰り返しにより加算が進んでいくことにな
る。この９行が６行になり、ついで４行になるというの
は全加算器が３入力２出力回路であることに極めて関係
が深く、行数が２／３ずつ減つていくことになる。
の四角で囲った部分一つにつき全加算器が一つ必要であ
り、それぞれに加算結果と桁上げ信号が生じるため、１
段目の全加算器では９行の入力をしたところで６行もの
結果が残る。以降図示はしていないが２段目の全加算器
で６行を入力し、４行の結果を得、３段目は４行の入力
をし、という繰り返しにより加算が進んでいくことにな
る。この９行が６行になり、ついで４行になるというの
は全加算器が３入力２出力回路であることに極めて関係
が深く、行数が２／３ずつ減つていくことになる。
【００１３】（ｂ）前記第１の実施例に示した１ビット
一括加算手法を用いると、この一括加算器が９入力４出
力であるために、９行の入力データを４行にすることが
できる。これは全加算器を用いた場合の６行よりも一括
加算の効果により行数を大きく削減できるため、高速で
加算が実現できる。 （ｃ）本第２の実施例で用いた３ビットのグルーブ化ア
ルゴリズムを用いると、各入力データは３ビットという
グループ単位で用いられるため、３ビットグループ９行
の加算は図中の四角の中の数値すべてが一括して入力さ
れ加算される。例えば、５０１の一括加算により３ビッ
トのグループ化された桁上げ成分５０３と３ビットのグ
ループ化された加算結果５０２が生じることになる。こ
のように３ビット９項の―括加算器は９入力２出力回路
となるために、９行の入力データを一気にたった２行に
減らすことができ、ビットブロック化手法の効果は歴然
としている。
一括加算手法を用いると、この一括加算器が９入力４出
力であるために、９行の入力データを４行にすることが
できる。これは全加算器を用いた場合の６行よりも一括
加算の効果により行数を大きく削減できるため、高速で
加算が実現できる。 （ｃ）本第２の実施例で用いた３ビットのグルーブ化ア
ルゴリズムを用いると、各入力データは３ビットという
グループ単位で用いられるため、３ビットグループ９行
の加算は図中の四角の中の数値すべてが一括して入力さ
れ加算される。例えば、５０１の一括加算により３ビッ
トのグループ化された桁上げ成分５０３と３ビットのグ
ループ化された加算結果５０２が生じることになる。こ
のように３ビット９項の―括加算器は９入力２出力回路
となるために、９行の入力データを一気にたった２行に
減らすことができ、ビットブロック化手法の効果は歴然
としている。
【００１４】図６は、３ビットのグループ化による９行
の一活加算器の回路図である。この回路は大きく分けて
ステージ１と呼ぶ桁上げ信号（０〜７）発生部６０１と
ステージ２と呼ばれる加算結果（０〜７）を出力する部
分６０２で構成される。それぞれのステージの出力結果
は、７本の出力端子６１１〜６１７と６２１〜６２７中
「１」を出力している端子数で与えられる。また、ステ
ージ２の加算結果は（一括加算結果一桁上げ信号×８）
という演算により実現されるために、ステージ２への入
力は一括加算結果と（桁上げ信号＝ステージ１の出力）
を切り替える必要がある。そのためのスイッチ群が「Ｉ
ＮＰＵＴ／ＣＡＲＲＹＳＥＬＥＣＴＯＲ」６０３であ
る。ステージ１とステージ２はどちらもほぼ同様の構成
をとり、図中三角形で示された７つの設定しきい値の異
なる論理決定回路で構成される。
の一活加算器の回路図である。この回路は大きく分けて
ステージ１と呼ぶ桁上げ信号（０〜７）発生部６０１と
ステージ２と呼ばれる加算結果（０〜７）を出力する部
分６０２で構成される。それぞれのステージの出力結果
は、７本の出力端子６１１〜６１７と６２１〜６２７中
「１」を出力している端子数で与えられる。また、ステ
ージ２の加算結果は（一括加算結果一桁上げ信号×８）
という演算により実現されるために、ステージ２への入
力は一括加算結果と（桁上げ信号＝ステージ１の出力）
を切り替える必要がある。そのためのスイッチ群が「Ｉ
ＮＰＵＴ／ＣＡＲＲＹＳＥＬＥＣＴＯＲ」６０３であ
る。ステージ１とステージ２はどちらもほぼ同様の構成
をとり、図中三角形で示された７つの設定しきい値の異
なる論理決定回路で構成される。
【００１５】図７は、前記論理決定回路としてたニュー
ロンＭ０Ｓセンスアンプ型回路を用いた例である。な
お、センスアンプ部は図４に示したものと同じである
が、スイッチとして用いている４つのＭＯＳトランジス
タについて省略している。３ビットをグループ化した９
つの入力データは、フローティングとされた電極７０
１、７０２に上位ビットから４：２：１という結合容量
比をもつように入力端子に与えられる。それにより、フ
ローティング電極に入力データの加算平均で与えられる
アナログ電圧（オフセット電圧があってもよい）が生じ
る。このフローティング電極が、ニューロンＭ０Ｓトラ
ンジスタ７０３、７０４のゲート電極となっており、そ
れぞれのフローティングゲートの電圧の高低により各々
のニューロンＭ０Ｓトランジスタのソース−ドレイン間
のコンダクタンスが変化し、そのコンダクタンスにより
出力ノード７０５、７０６の電位差を生じさせる。
ロンＭ０Ｓセンスアンプ型回路を用いた例である。な
お、センスアンプ部は図４に示したものと同じである
が、スイッチとして用いている４つのＭＯＳトランジス
タについて省略している。３ビットをグループ化した９
つの入力データは、フローティングとされた電極７０
１、７０２に上位ビットから４：２：１という結合容量
比をもつように入力端子に与えられる。それにより、フ
ローティング電極に入力データの加算平均で与えられる
アナログ電圧（オフセット電圧があってもよい）が生じ
る。このフローティング電極が、ニューロンＭ０Ｓトラ
ンジスタ７０３、７０４のゲート電極となっており、そ
れぞれのフローティングゲートの電圧の高低により各々
のニューロンＭ０Ｓトランジスタのソース−ドレイン間
のコンダクタンスが変化し、そのコンダクタンスにより
出力ノード７０５、７０６の電位差を生じさせる。
【００１６】なお、本実施例のセンスアンプ回路は、両
ニューロンＭＯＳトランジスタにデータを入力する構成
をとったが、片側にのみデータを入力するセンスアンプ
でもよく、電圧駆動型のセンスアンプでもよい。また、
論理決定回路は、フローティングゲートの電位に基づき
しきい演算のできる回路ならどのような回路でもよく、
例えばニューロンＭＯＳインバータ回路を用いてもよ
い。
ニューロンＭＯＳトランジスタにデータを入力する構成
をとったが、片側にのみデータを入力するセンスアンプ
でもよく、電圧駆動型のセンスアンプでもよい。また、
論理決定回路は、フローティングゲートの電位に基づき
しきい演算のできる回路ならどのような回路でもよく、
例えばニューロンＭＯＳインバータ回路を用いてもよ
い。
【００１７】図８は、ステージ２での減算を実現するた
めのタイミングチャートである。使用しているダイナミ
ック型センスアンブがリセット、プリチャージ、増幅の
３サイクルの繰り返しで動作する（この動作白体は前記
センスアンプの特許に詳細を述べてある）。ステージ１
の３サイクルに対し、ステージ２は１サイクル遅れて動
作することで内部でパイプラインの処理をしている。
めのタイミングチャートである。使用しているダイナミ
ック型センスアンブがリセット、プリチャージ、増幅の
３サイクルの繰り返しで動作する（この動作白体は前記
センスアンプの特許に詳細を述べてある）。ステージ１
の３サイクルに対し、ステージ２は１サイクル遅れて動
作することで内部でパイプラインの処理をしている。
【００１８】図９は、ステージ１の７つのセンスアンプ
のうち、一括加算結果（０〜６３）に対し、７．５に相
当するしきい値を持っセンスアンプと２３．５に相当す
るセンスアンブ回路についての動作波形である。波形９
０１は、リセットクロック、波形９０２はブリチャージ
クロック、波形９０３は増幅クロックの波形である。波
形９０４、９０５は入力した電圧であり、しきい値７．
５に相当する回路には加算結果７に相当する電圧と加算
結果８になる入力をし、しきい値２３．５に相当するセ
ンスアンプには、加算結果が２３と２４という入力を
し、正しいしきい演算を行っていることを測定してい
る。センスアンブの両出力ノードの測定結果が９０６、
９０７である。プリチャージ時に両出力ノードはＶDDに
なり、次の増幅サイクルで結果の判断、その次のサイク
ルでその結果をラッチしている。すなわち、「０」と
「１」に分かれた部分が結果を示している。「７」を入
力した場合と「８」を入力した場合で出力結果が反転し
ているため、正しく「７．５」をしきい値として演算が
行われていることがわかる。また、「２３．５」のしき
い値についても「２３」と「２４」のそれぞれの入力で
結果が反転していることから正確にしきい演算をしてい
ることがわかる。
のうち、一括加算結果（０〜６３）に対し、７．５に相
当するしきい値を持っセンスアンプと２３．５に相当す
るセンスアンブ回路についての動作波形である。波形９
０１は、リセットクロック、波形９０２はブリチャージ
クロック、波形９０３は増幅クロックの波形である。波
形９０４、９０５は入力した電圧であり、しきい値７．
５に相当する回路には加算結果７に相当する電圧と加算
結果８になる入力をし、しきい値２３．５に相当するセ
ンスアンプには、加算結果が２３と２４という入力を
し、正しいしきい演算を行っていることを測定してい
る。センスアンブの両出力ノードの測定結果が９０６、
９０７である。プリチャージ時に両出力ノードはＶDDに
なり、次の増幅サイクルで結果の判断、その次のサイク
ルでその結果をラッチしている。すなわち、「０」と
「１」に分かれた部分が結果を示している。「７」を入
力した場合と「８」を入力した場合で出力結果が反転し
ているため、正しく「７．５」をしきい値として演算が
行われていることがわかる。また、「２３．５」のしき
い値についても「２３」と「２４」のそれぞれの入力で
結果が反転していることから正確にしきい演算をしてい
ることがわかる。
【００１９】（第３の実施例）本発明の第３の実施例
は、乗算の加算演算を行う回路を、一括加算器を用いる
ことで高速にかつ小さいサイズで実現することを特徴と
する回路である。なお、本発明での一括加算器の使用実
施例はこの乗算器のみ記載しているが、用途としてはそ
の他画像処理などにも用いられ、乗算器に限定されるも
のではない。
は、乗算の加算演算を行う回路を、一括加算器を用いる
ことで高速にかつ小さいサイズで実現することを特徴と
する回路である。なお、本発明での一括加算器の使用実
施例はこの乗算器のみ記載しているが、用途としてはそ
の他画像処理などにも用いられ、乗算器に限定されるも
のではない。
【００２０】１６ビット乗算器の場合、「Ｂｏｏｔｈ
Ｄｅｃｏｄｅｒ」と呼ばれる従来から存在する手法を用
いて筆算を展開すると、図１０のように最大９行に展開
され、これを高速に加算する必要がある。従来の全加算
器はこの加算に５段の全加算器を組み合わせる必要があ
り、速度的、面積的な問題があったが、図７で示した３
ビット９行の一括加算器を図１１のように組み合わせる
（図中ＦＳＵが一括加算器である）ことでたった一段の
一括加算器で回路が実現できる。
Ｄｅｃｏｄｅｒ」と呼ばれる従来から存在する手法を用
いて筆算を展開すると、図１０のように最大９行に展開
され、これを高速に加算する必要がある。従来の全加算
器はこの加算に５段の全加算器を組み合わせる必要があ
り、速度的、面積的な問題があったが、図７で示した３
ビット９行の一括加算器を図１１のように組み合わせる
（図中ＦＳＵが一括加算器である）ことでたった一段の
一括加算器で回路が実現できる。
【００２１】本実施例では、３ビット９項の一括加算器
を用いたため１６ビット乗算器に限定したが、乗算器の
筆算で生じた行数を一段で一括加算できる加算器を用い
ればどのような乗算器にも適応でき、例えば、４ビット
１７項一括加算器を用いれば最大３３ビットの乗算器を
実現できる。６４ビット乗算器は、「Ｂｏｏｔｈ Ｄｅ
ｃｏｄｅｒ」を使用することで、最高３３行の行が生じ
ることから、図７の一括加算器を用いると２段の一括加
算器の組み合わせで計算が実現できる。この組み合わせ
を図ｌ２に示す。このユニットを各３ビットのグループ
毎に配置することで６４ビット乗算器の連続加算部が実
現できる。
を用いたため１６ビット乗算器に限定したが、乗算器の
筆算で生じた行数を一段で一括加算できる加算器を用い
ればどのような乗算器にも適応でき、例えば、４ビット
１７項一括加算器を用いれば最大３３ビットの乗算器を
実現できる。６４ビット乗算器は、「Ｂｏｏｔｈ Ｄｅ
ｃｏｄｅｒ」を使用することで、最高３３行の行が生じ
ることから、図７の一括加算器を用いると２段の一括加
算器の組み合わせで計算が実現できる。この組み合わせ
を図ｌ２に示す。このユニットを各３ビットのグループ
毎に配置することで６４ビット乗算器の連続加算部が実
現できる。
【００２２】また、１段目と２段目の一活加算器間はパ
イプライン処埋ができ、図１３に示すように１段目と２
段目の間は１サイクルのずれで動作する。パイプライン
間のメモリは、センスアンブのラッチ機能を使用してい
ることも特徴とされる。図１４に示したのが、６４ビッ
ト乗算器を構成するために従来の全加算器を用いた場
合、ビットブロック化をしない回路の例としての代表と
して図３の７入力３出力の一括加算器を用いた場合と、
ビットブロック化として３ビット９行の一括加算器を使
用した場合の各パラメータの比較である。速度は、１ミ
クロンの設計ルールの回路についてシミュレーションで
求めた結果である。Ｃａｐ．数はνＭＯＳの容量のサイ
ズを表すもので最小の入力の容量サイズを１としてい
る。７入力３出力の一括加算器を用いた場合、面積も段
数もＣＭＯＳ構成よりは少ないが、低速であるという問
題がある。３ビット９行一括加算回路を用いた場合がバ
イプライン処理により最も高速で実現でき、ＣＭＯＳ全
加算器の場合と比較して約１／３のトランジスタ数で実
現できるが、非常に大きな容量が必要である。ただし、
１容量は１トランジスタよりも小さくてよく、更に３次
元構造容量、高誘電率絶縁膜の採用などのＤＲＡＭで使
用されている様々な技術を適用することでこの容量が占
有する面積は極小化され、ＣＭＯＳ全加算器よりも回路
規模は小さくできる。また、ＣＭＯＳ構成では、３，０
８２個８段もの全加算器を組み合わせるために配置する
配線は膨大な面積に及ぶ。一括加算器では使用する加算
器数が少ない上、定型的パタ一ンの繰り返しであるため
に加算器−加算器間の配線も容易である。
イプライン処埋ができ、図１３に示すように１段目と２
段目の間は１サイクルのずれで動作する。パイプライン
間のメモリは、センスアンブのラッチ機能を使用してい
ることも特徴とされる。図１４に示したのが、６４ビッ
ト乗算器を構成するために従来の全加算器を用いた場
合、ビットブロック化をしない回路の例としての代表と
して図３の７入力３出力の一括加算器を用いた場合と、
ビットブロック化として３ビット９行の一括加算器を使
用した場合の各パラメータの比較である。速度は、１ミ
クロンの設計ルールの回路についてシミュレーションで
求めた結果である。Ｃａｐ．数はνＭＯＳの容量のサイ
ズを表すもので最小の入力の容量サイズを１としてい
る。７入力３出力の一括加算器を用いた場合、面積も段
数もＣＭＯＳ構成よりは少ないが、低速であるという問
題がある。３ビット９行一括加算回路を用いた場合がバ
イプライン処理により最も高速で実現でき、ＣＭＯＳ全
加算器の場合と比較して約１／３のトランジスタ数で実
現できるが、非常に大きな容量が必要である。ただし、
１容量は１トランジスタよりも小さくてよく、更に３次
元構造容量、高誘電率絶縁膜の採用などのＤＲＡＭで使
用されている様々な技術を適用することでこの容量が占
有する面積は極小化され、ＣＭＯＳ全加算器よりも回路
規模は小さくできる。また、ＣＭＯＳ構成では、３，０
８２個８段もの全加算器を組み合わせるために配置する
配線は膨大な面積に及ぶ。一括加算器では使用する加算
器数が少ない上、定型的パタ一ンの繰り返しであるため
に加算器−加算器間の配線も容易である。
【００２３】本実施例では、３ビット９項の一括加算器
を用いたが、一括加算する手法を用いれば何ビットのブ
ロック化したものでもブロック化していないものでも構
わない。
を用いたが、一括加算する手法を用いれば何ビットのブ
ロック化したものでもブロック化していないものでも構
わない。
【００２４】
【発明の効果】請求項１に係わる発明によれば、一括加
算手法を採用することで多項の加算演算処理が高速にか
つ簡易に処理できる。請求項２に係わる発明によれば、
1ビットのデータを高速にかつ簡易に加算でき、また、
各入力に重みがないために使用するアナログ信号をデジ
タル信号に変換する回路のしきい演算精度要求がゆるく
てよい。
算手法を採用することで多項の加算演算処理が高速にか
つ簡易に処理できる。請求項２に係わる発明によれば、
1ビットのデータを高速にかつ簡易に加算でき、また、
各入力に重みがないために使用するアナログ信号をデジ
タル信号に変換する回路のしきい演算精度要求がゆるく
てよい。
【００２５】請求項３に係わる発明によれば、連続した
ビット列をまとめて処理するために出力される行数が抑
制され少ない出力数の一括加算が実現でき、高速加算に
寄与できる。請求項４に係わる発明によれば、容量結合
による電圧の加算平均が実現できるために簡潔な回路で
加算が実現できる。
ビット列をまとめて処理するために出力される行数が抑
制され少ない出力数の一括加算が実現でき、高速加算に
寄与できる。請求項４に係わる発明によれば、容量結合
による電圧の加算平均が実現できるために簡潔な回路で
加算が実現できる。
【００２６】請求項５に係わる発明によれば、加算平均
された入力がＭＯＳ型のトランジスタにより容易に演算
ができる。請求項６に係わる発明によれば、スイッチを
介してフローティング電極に蓄えられた剰余電荷をなく
すことができるために高い信頼性を持ちかつ多入力の―
括加算器が実現できる。また、スイッチの機能により、
フローティングゲート上の減算機能が実現できるために
簡潔な回路構成が実現される。
された入力がＭＯＳ型のトランジスタにより容易に演算
ができる。請求項６に係わる発明によれば、スイッチを
介してフローティング電極に蓄えられた剰余電荷をなく
すことができるために高い信頼性を持ちかつ多入力の―
括加算器が実現できる。また、スイッチの機能により、
フローティングゲート上の減算機能が実現できるために
簡潔な回路構成が実現される。
【００２７】請求項７に係わる発明によれば、ポジティ
ブフィードバックのかかる回路構成のために出力が必ず
バイナリの「０」もしくは「１」が出力されるための次
段への接続に精度の間題が解決される。また、クロック
制御が容易であるためにパイプライン処理に適してお
り、高速化にされに寄与できる。
ブフィードバックのかかる回路構成のために出力が必ず
バイナリの「０」もしくは「１」が出力されるための次
段への接続に精度の間題が解決される。また、クロック
制御が容易であるためにパイプライン処理に適してお
り、高速化にされに寄与できる。
【図１】データ、ビットデータ、ビットグループの概念
を示す図である。
を示す図である。
【図２】加算器の概念図を示し、図２（ａ）は従来使用
されてきた全加算器、図２（ｂ）は実施例に係る一活加
算器である。
されてきた全加算器、図２（ｂ）は実施例に係る一活加
算器である。
【図３】本発明の第1の実施例を示す回路の構成図であ
る。
る。
【図４】ニューロンＭＯＳ論理決定回路として使用でき
るセンスアンプ型ニューロンＭＯＳ論値回路の回路図。
るセンスアンプ型ニューロンＭＯＳ論値回路の回路図。
【図５】９行のデータの加算において基本素子による出
力行数の違い。（ａ）全加算器を使用した場合、（ｂ）
１ビット一括加算器を使用した場合、（ｃ）３ビットグ
ループ化手法を用いた一括加算器の場合。
力行数の違い。（ａ）全加算器を使用した場合、（ｂ）
１ビット一括加算器を使用した場合、（ｃ）３ビットグ
ループ化手法を用いた一括加算器の場合。
【図６】３ビットグループ化したデータを９行加算する
一括加算器の回路図。
一括加算器の回路図。
【図７】図６の一括加算器の論理決定回路においてセン
スアンプ型ニューロンＭＯＳ回路を使用した場合の回路
図。
スアンプ型ニューロンＭＯＳ回路を使用した場合の回路
図。
【図８】図６の一括加算器のステージ１とステージ２の
間のタイミングチャート。
間のタイミングチャート。
【図９】図６の一括加算器のステージ１の回路の一部の
動作測定図。
動作測定図。
【図１０】１６ビット乗算器の筆算。
【図１１】１６ビット乗算器の一括加算器の組み合わ
せ。
せ。
【図１２】３３行の加算を行う一括加算器の組み合わ
せ。
せ。
【図１３】図１２の回路のタイミングチャート。
【図１４】６４ビット乗算器の加算部の基本素子別のバ
ラメータ。
ラメータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 誠 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 小谷 光司 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号
Claims (7)
- 【請求項１】 ２進表現された複数のデータを加算する
回路において、 前記複数のデータを同時に入力するための端子と、 前記複数のデータのビットすべてに対し一括して加算演
算を行い、その加算結果と一次の関係のあるアナログも
しくは多値信号を発生する手段と、 前記アナログもしくは多値信号をデジタル信号に変換す
る手段と、を備えたことを特徴とする半導体演算回路。 - 【請求項２】前記複数のデータがそれぞれ１ビットの信
号で構成され、それを４項以上一括して加算することを
特徴とする前記請求項１記載の半導体演算回路。 - 【請求項３】複数の連続したビットで構成されたビット
グループを複数項一括して加算することを特徴とした前
記請求項１記載の半導体演算回路。 - 【請求項４】前記アナログ信号を発生する手段として、
電気的にフローティングとされた電極と、前記電極と所
定の大きさの容量を介して接続された複数の入力端子を
有し、前記入力端子に前記データの所定のビット信号を
入力する手段を有したことを特徴とする請求項１ないし
請求項３のいずれか１項記載の半導体演算回路。 - 【請求項５】 前記電極により、オン・オフ状態の制御
されるＭＯＳ型トランジスタを少なくともｌつ有したこ
とを特徴とする請求項２ないし請求項４のいずれか１項
記載の半導体演算回路。 - 【請求項６】前記電極が少なくともｌつのスイッチを介
して、所定の電位をもった信号線と接続する手段を有し
たことを特徴とする請求項２ないし請求項５のいずれか
１項記載の半導体演算回路。 - 【請求項７】第１のインバータ回路の出力が第２のイン
バータ回路の入力と第１の接点において接続され、前記
第２のインバータの出カが前記第１のインバータの入力
と第２の接点において接続され、前記電極に生じる電圧
信号に基づき、前記第１の接点及び第２の接点間に電位
差を生じせしめる演算回路を用いたことを特徴とする請
求項２ないし請求項６のいずれか１項記載の半導体演算
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08594896A JP3706869B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体演算回路 |
| US08/806,744 US5917742A (en) | 1996-03-13 | 1997-02-27 | Semiconductor arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08594896A JP3706869B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244875A true JPH09244875A (ja) | 1997-09-19 |
| JP3706869B2 JP3706869B2 (ja) | 2005-10-19 |
Family
ID=13872994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08594896A Expired - Fee Related JP3706869B2 (ja) | 1996-03-13 | 1996-03-13 | 半導体演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5917742A (ja) |
| JP (1) | JP3706869B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| JP2004159314A (ja) * | 2002-10-15 | 2004-06-03 | Sony Corp | メモリ装置、動きベクトルの検出装置および検出方法 |
| US8073058B2 (en) | 2002-10-15 | 2011-12-06 | Sony Corporation | Memory device and device and method for detecting motion vector |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456992B1 (en) * | 1995-03-24 | 2002-09-24 | Tadashi Shibata | Semiconductor arithmetic circuit |
| EP0872794A2 (en) * | 1997-04-16 | 1998-10-21 | Yozan Inc. | Computational circuit for adding multi-valued numbers |
| JPH11306268A (ja) * | 1998-04-17 | 1999-11-05 | Sunao Shibata | 半導体演算装置 |
| US20240428062A1 (en) * | 2023-06-26 | 2024-12-26 | Flashsilicon Incorporation | Neuron metal oxide semiconductor devices and circuits fabricated with cmos logic process technology |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140920A (en) * | 1976-08-27 | 1979-02-20 | Signetics Corporation | Multivalued integrated injection logic circuitry and method |
| US4390962A (en) * | 1980-03-25 | 1983-06-28 | The Regents Of The University Of California | Latched multivalued full adder |
-
1996
- 1996-03-13 JP JP08594896A patent/JP3706869B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-27 US US08/806,744 patent/US5917742A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| JP2004159314A (ja) * | 2002-10-15 | 2004-06-03 | Sony Corp | メモリ装置、動きベクトルの検出装置および検出方法 |
| US8073058B2 (en) | 2002-10-15 | 2011-12-06 | Sony Corporation | Memory device and device and method for detecting motion vector |
Also Published As
| Publication number | Publication date |
|---|---|
| US5917742A (en) | 1999-06-29 |
| JP3706869B2 (ja) | 2005-10-19 |
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