JPH09244895A - パニック・トラップ・システム - Google Patents

Abstract

(57)【要約】 【課題】 命令の順序外実行の不正確な結果からプロセ
ッサを回復するパニック・トラップ・システム及び方法
を提供する。 【解決手段】 ＩＦＥＴＣＨは、命令をＩＣＡＣＨＥか
ら取出し、パニック・トラップ・インジケータ（ＰＴ
Ｉ）と命令を関連付ける。命令終了後、ＰＴＩを持つ命
令の取出しを再開する。ＡＱＵＥＵＥとＭＱＵＥＵＥ
は、命令を受取り、順序外実行する。ＭＱＵＥＵＥとト
ラップ・インジケータ・ロジックは、データ・アドレス
を受け取るＡＲＢＳＬＯＴＳとに関連付けられる。ＣＣ
Ｃハザード分解システムが、ＰＴＩをセットし、システ
ム・インタフェース制御が、引退メカニズムにＰＴＩを
転送する。パリティ・エラー時、引退メカニズムでトラ
ップ・ベクトル・ゼネレータが、命令を消去し、パニッ
ク・トラップを起こした命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ・プロセッサ・アーキテクチャに関連する。特に、プ
ロセッサの命令の実行順序が狂っているときに、不正確
な処理からリカバリするためのパニック・トラップ・シ
ステムと方法に関する。また、パニック・トラップ・シ
ステムと方法は、タイミングと同期を図るためにも使用
される。

【０００２】

【従来の技術】コンピュータ・プロセッサ（演算処理装
置）は、一般に、システムのオペレーションを実行する
制御装置と、計算型のオペレーションを実行する算術論
理演算装置（ＡＬＵ）を含む。プロセッサのデザイン
は、レジスタ・セット、これらのレジスタ間の通信経
路、及びこれらが稼働する方法を指示し制御する手段の
選択によって決定される。通常、プロセッサは、メイン
・メモリの中に保持されている一連の命令から成るプロ
グラムによって稼働される。各々の命令は、ビット群で
あり、通常、プロセッサによって実行されるオペレーシ
ョンを指定する１又は複数のワードの長さである。

【０００３】一般に、プロセッサの基本サイクルは、以
下のステップから成る。 （ａ）命令をメイン・メモリから命令レジスタに取り出
す。 （ｂ）命令を復号する（すなわち、命令が示す実行すべ
きことを決定する。各命令が、実行されるオペレーショ
ンとそのオペレーションが使用するデータを示す）。 （ｃ）命令によって指定されたオペレーションを実行す
る。 （ｄ）次の命令の位置を決定する。通常、次の命令が、
現在の命令の直後に続いている。

【０００４】しかしながら、複数のスカラ・オペレーシ
ョンが平行して実行されるスーパースカラ・プロセッサ
のような高性能なプロセッサにおいて、プロセッサが、
混乱した順序またはプロセッサを操作しているソフトウ
ェアによって定義された順序と一致していない順序で命
令を実行するように設計される場合がある。これらのシ
ステムでは、プログラムによって定義された順序で命令
が発生したときではなく、命令が実行されることができ
るときに、命令は実行される。更に、順序の混乱した命
令の実行の後、プログラムにその結果を渡す前に、命令
順序に対応させて、最終的に再処理される。

【０００５】キャッシュ・メモリは、しばしばパフォー
マンスを最適化するために、コンピュータのプロセッサ
に関連して、使われている。キャッシュ・メモリは、コ
ンピュータのプロセッサとメイン・メモリの間に置かれ
た高速バッファである。プロセッサで使用される現在の
データと命令が、キャッシュ・メモリに移され、それに
よって、２つの利益を生じる。第１に、プロセッサのメ
モリ使用要求のための平均のアクセス時間が減少し、プ
ロセッサのスループットが増加する。第２に、それによ
って、利用可能なメモリ・バンド幅によるプロセッサの
使用が減り、システム・バス上の他の装置が、プロセッ
サのじゃまをすることなくメモリを使用できるようにな
る。キャッシュ・メモリは、メイン・メモリからプロセ
ッサへの命令とデータの転送スピードをアップさせるた
めに使用される。メイン・メモリ・サイクル・タイムが
一般的にプロセッサ・クロッキング率より遅いので、こ
のキャッシュ機能が重要となる。

【０００６】プロセッサがデータ・キャッシュをデータ
・ラインのためにアクセスするとき、プロセッサはアド
レスをキャッシュに転送する。キャッシュが、アドレス
からキャッシュ・インデックスを解析して、要求された
データ・ラインを含む記憶領域を選択するためにそれを
使用する。キャッシュが、実ページ番号（ＲＰＮ）であ
り、領域と状態インジケータに対応し、タグに対応する
データ・ラインが有効であるか否かを示す、タグを出力
する。

【０００７】一般的に、キャッシュと関連するサポート
回路は、状態インジケータとタグを受け取る。状態イン
ジケータが無効データを示すとき、サポート回路がプロ
セッサに「ミス」表示を転送し、その場合には、プロセ
ッサがデータ・ラインのためにメイン・メモリをアクセ
スしなければならない。状態インジケータが有効なデー
タを示すとき、キャッシュが要求されたデータ・ライン
を現在記憶しているか否かを決定するために、サポート
回路はタグとアドレスの残余とを比較する。キャッシュ
がタグの比較によって決められるような要求されたデー
タ・ラインを持たないとき、サポート回路が、プロセッ
サに「ミス」表示を転送する。その場合、プロセッサ
が、メイン・メモリをデータ・ラインのためにアクセス
しなければならない。キャッシュがタグの比較によって
決められるような要求されたデータ・ラインを持つと
き、サポート回路が、プロセッサに「ヒット」表示を転
送して、要求されたデータ・ラインを読出すためにプロ
セッサにプロンプトを出す。

【０００８】命令の順序外実行を行うプロセッサにおい
て、命令の不正確な実行処理のために不正確な結果が生
じる場合がある。また、命令がそれが依存する命令より
先に実行されるとき、不正確な結果が生成じ、例えば、
記憶（ストア）命令に依存するロード命令によって、ス
トア命令が転送される場合を考える。一般に、「ロー
ド」命令はストレージ（キャッシュ又はメイン・メモ
リ）からレジスタへのデータ転送要求であるのに、「ス
トア」命令はレジスタからストレージへのデータ転送要
求である。ロード命令がストア命令の前に処理される場
合、ロード命令は無効データを送信する。従って、スト
ア命令は、正しい結果を得るためにロード命令の前に実
行される。順序外命令を実行するスーパースカラ・プロ
セッサにおいて、不正確な結果が得られた場合、不正確
な結果を認識して、そこから回復するためのメカニズム
が必要である。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は、順序外命令を実行するスーパースカラ・プロセッサ
において、不正確な結果が得られた場合、不正確な結果
を認識して、そこから回復するためのメカニズムを提供
することである。

【００１０】また、本発明の他の目的は、スーパースカ
ラ・プロセッサ及び順序外命令を実行するプロセッサの
パフォーマンスを改善することである。

【００１１】更に、本発明の他の目的は、命令の不正確
な順序の実行からプロセッサを回復するためのシステム
と方法を提供することである。

【００１２】即ち、本発明の目的は、命令の順序外実行
から生成された不正確な結果からプロセッサを回復する
のに使われ、更には、タイミングと同期を図るパニック
・トラップ・システム及び方法を提供することである。

【００１３】

【課題を解決するための手段】パニック・トラップ（pa
nic trap）・システムは、以下の構造から成る。

【００１４】命令フェッチ・メカニズム（ＩＦＥＴＣ
Ｈ）は、命令を命令キャッシュ（ＩＣＡＣＨＥ）から取
り出す。ＩＦＥＴＣＨは、タイミングや同期を取るため
にパニック・トラップ・インジケータと命令を関連付け
る。パニック・トラップ・インジケータとは、プロセッ
サを操作しているソフトウェアには発生しない非構造的
な信号である。命令が終了したならば、このパニック・
トラップ・インジケータは、最終的に、パニック・トラ
ップ・インジケータを持っている命令から順に取出しを
再開する。

【００１５】２つの待ち行列は、命令をＩＦＥＴＣＨか
ら受け取る。ＡＬＵ（算術論理演算装置）命令待ち行列
（ＡＱＵＥＵＥ）は、ＡＬＵで示される命令を受け取っ
て、順序外命令を実行する。各々の命令は、それぞれの
命令レジスタの内でＡＱＵＥＵＥに置かれる。メモリ命
令待ち行列（ＭＱＵＥＵＥ）は、データ・キャッシュ
（ＤＣＡＣＨＥ）かメイン・メモリで示される命令を受
け取って、順序外命令を実行する。ＭＱＵＥＵＥは、命
令レジスタを含み、メモリ命令と命令実行の結果に応じ
たデータ・アドレスを受け取るアドレス・リオーダ・バ
ッファ・スロット（ＡＲＢＳＬＯＴＳ）と関連付けられ
る。

【００１６】トラップ・インジケータ・ロジックは、メ
モリ命令の構造的に不正確な実行を認識し、パニック・
トラップ・インジケータを実行後の命令と関連付けるた
めの各ＡＲＢＳＬＯＴと関連する。実行されたロード命
令が実行されていないストア命令に依存する場合が、命
令の構造的に不正確な実行の一例を示す場面である。パ
ニック・トラップ・インジケータ・ロジックは、この場
面を決定し、発見した場合にパニック・トラップ・イン
ジケータを発生する依存ロジックを持つ。

【００１７】ＡＲＢＳＬＯＴは、さらに、命令が可干渉
性チェック信号を基に転送されたデータに影響を与える
場合を決定するキャッシュ可干渉性チェック（ＣＣＣ）
ハザード分解システムを含む。ＣＣＣハザード分解シス
テムは、パニック・トラップ・インジケータをセットす
ることができる。

【００１８】システム・インタフェースへのアクセスを
制御するシステム・インタフェース制御は、同期信号や
遠隔装置からの外部割込の受信に基づいて、パニック・
トラップ・インジケータを起動することがある。この場
合、システム・インタフェース制御が、実行後の引退し
（RETIRE）た命令を担当して、パニック・トラップ・イ
ンジケータと命令とを関係付ける引退メカニズムにパニ
ック・トラップ・インジケータを転送する。

【００１９】命令に応じてキャッシュ・アクセスに関係
付けられたパリティ・エラーが生じた場合、ＤＣＡＣＨ
Ｅはパニック・トラップを起動することがある。ＤＣＡ
ＣＨＥは、パニック・トラップ・インジケータを引退メ
カニズムに提供することによってパニック・トラップを
発生する。

【００２０】命令がＡＱＵＥＵＥかＭＱＵＥＵＥの中で
実行された後、命令は引退メカニズムによって引退させ
られる。引退処理の間、パニック・トラップ・インジケ
ータを認識しながら、引退メカニズムに関連するトラッ
プ・ベクトル・ゼネレータが、ＡＱＵＥＵＥやＭＱＵＥ
ＵＥからの命令を消去し、ＩＦＥＴＣＨに再び読出しを
させ、パニック・トラップを引き起こした命令から順に
実行する。

【００２１】また、本発明はいくつかの新しい方法を提
供している。最初の方法は、プロセッサを命令の順序外
実行で処理された不正確な結果から回復することを許可
し、特に、実行段階の間のパニック・トラップの関係を
管理する。

【００２２】第１の方法の概要を次に示す。再処理メカ
ニズムの中で命令を集め、順序外命令を実行する。命令
の構造的に不正確な実行を認識し、命令と関連するパニ
ック・トラップ・インジケータを発生する。発生したパ
ニック・トラップ・インジケータは不正確な実行を示し
ている。実行後の命令を引退させるとき、発生したパニ
ック・トラップ・インジケータを認識し、再処理メカニ
ズムを除去して、無効な命令から順に読出しを再び始め
る。

【００２３】第２の方法は、読出段階の間、順序外命令
を実行し、特に、命令と関連付けられたパニック・トラ
ップを示すプロセッサで、不正確な実行結果を生じた命
令から回復を可能とする。第２の方法の概要を次に示
す。命令を読出し、命令が読出しの間、無効であること
を決める。パニック・トラップ・インジケータを無効な
命令と関連付け、他の命令によって無効な命令を再処理
メカニズムに置く。再処理メカニズムの中で順序外命令
を実行する。そして、実行後の命令を引退させるとき、
パニック・トラップ・インジケータを認識し、再処理メ
カニズムを除去して、無効な命令から順に再び読出し始
める。

【００２４】３番目の方法は、順序外命令を実行するプ
ロセッサと関連するデータ・キャッシュによって発見さ
れたパリティ・エラーからの回復を可能とする。第３の
方法の概要を次に示す。再処理メカニズムの中に命令を
集め、順序外命令を実行する。データ・キャッシュに対
するアクセスを含んでいる命令を実行し、パリティ・エ
ラーがアクセス中に起こったかを決める。プロセッサで
パニック・トラップを生成し、データ・キャッシュから
トラップ・ベクトル・ゼネレータへ転送する。再処理メ
カニズムを除去して、その命令で命令の実行を再び始め
る。

【００２５】前述した目的を達成することに加えて、本
発明は、次の他の特徴を持つ。

【００２６】本発明の特徴は、ＩＦＥＴＣＨがタイミン
グと同期目的のためにパニック・トラップ・システムを
使用することができるということである。

【００２７】また、本発明の他の特徴は、ＤＣＡＣＨＥ
がキャッシュ・アクセスに関係するパリティ・エラーを
示し、回復するためにパニック・トラップ・システムを
使用することができるということである。

【００２８】更に、本発明の他の特徴は、システム・イ
ンタフェース制御がタイミングと同期を図るためにパニ
ック・トラップ・システムを使用することができるとい
うことである。

【００２９】また更に、本発明の他の特徴は、パニック
・トラップ・システムのデザインが単純でその処理が信
頼でき、大量生産でコンピュータが安価にできるという
ことである。

【００３０】

【発明の実施の形態】図１には、コンピュータ11内で、
特に、コンピュータ11のプロセッサ14内の命令読出／実
行システム12内で、実行するパニック・トラップ・シス
テム100（図３〜５参照）が表示されている。コンピュ
ータ11は、一般に、プロセッサ14と、プロセッサ14を操
作するソフトウェア（Ｓ／Ｗ）18を持つメイン・メモリ
16と、図中の矢印23で示すようにプロセッサ14と接続す
るデータ・キャッシュ24（ＤＣＡＣＨＥ）と、プロセッ
サ14とメイン・メモリ16を相互に連結させる１又は複数
のバスのようなシステム・インタフェース22とから成
る。

【００３１】オペレーションにおいて、プロセッサ14の
中の命令読出／実行システム12がソフトウェア18を実行
できるように、プロセッサ14の中で現在使用されている
データが、ＤＣＡＣＨＥ24へ移される。それによって、
プロセッサのメモリ要求の平均アクセス時間が減少し、
システム・インタフェース22上の通信量が最少となる。
ここで、新しいパニック・トラップ・システム100を除
く前述のコンピュータ装置とそれらの構成の相互作用は
従来技術として知られている。

【００３２】ＤＣＡＣＨＥ24の一般的なキャッシュ・ラ
インは、タグ、状態インジケータ、及びデータを含む。
キャッシュ・インデックスは、ＤＣＡＣＨＥ24に転送さ
れて、要求されたデータ・ラインを含む記憶域を選択す
るために、ＤＣＡＣＨＥ24によって使用される。キャッ
シュ・インデックスの受信に応じて、ＤＣＡＣＨＥ24
が、タグを出力する。タグは、記憶域に対応している実
ページ番号（ＲＰＮ）であり、状態インジケータは、タ
グに対応しているデータ・ラインが有効であるか無効で
あるかを示し、データは、有効又は無効のどちらかであ
る。一般的に、状態インジケータは次の状態を示す。
「無効（invalid）」は、データが供給されないことを
意味する。「有効共有（valid shared）」は、データが
供給されるが、どこか他の場所にあることを意味する。
「有効プライベイト・クリーン（valid private clea
n）」は、ラインがソール（sole）・コピーを持ち、Ｄ
ＣＡＣＨＥ24がラインにまだ書込んでいないことを意味
する。「有効プライベイト・ダーティ（valid private
dirty）」は、ラインがソール・コピーを持ち、ＤＣＡ
ＣＨＥ24がラインに書込まれる（即ち、メイン・メモリ
16にラインをコピーする必要がある）。

【００３３】ＤＣＡＣＨＥ24と接続しているタグ比較メ
カニズム228（図６）は、状態（ステータス）インジケ
ータとタグを受け取る。状態インジケータが無効データ
を示すとき、タグ比較メカニズム228はプロセッサ14に
「ミス」表示を転送する。その場合、プロセッサ14はメ
イン・メモリ16をデータ・ラインのためにアクセスす
る。状態インジケータが有効データを示すとき、ＤＣＡ
ＣＨＥ24が要求されたデータ・ラインを現在記憶してい
るか否かを決定するために、タグ比較メカニズム228
は、タグとアドレスの残余とを比較する。タグの比較に
よって決定され要求されたデータ・ラインをＤＣＡＣＨ
Ｅ24が持たないとき、タグ比較メカニズム228はプロセ
ッサ14に「ミス」表示を転送する。その場合、プロセッ
サ14はメイン・メモリ16をデータ・ラインのためにアク
セスする。タグ比較によって決定され要求されたデータ
・ラインをＤＣＡＣＨＥ24が持つとき、タグ比較メカニ
ズム228はプロセッサ14に「ヒット」表示を転送し、要
求されたデータ・ラインを読取るためにプロセッサ14に
プロンプトを出す。

【００３４】命令読出／実行システム12の実行を図２の
ブロック図で示す。図２の中で示されるように、命令読
出／実行システム12が、命令をソフトウェア18（図１）
から記憶するための命令キャッシュ（ＩＣＡＣＨＥ）26
を持つ。命令フェッチ・メカニズム（ＩＦＥＴＣＨ）28
が命令キャッシュ26と接続され、最後に、実行のために
キャッシュ26から命令を検索する。ここで、命令ＩＦＥ
ＴＣＨ 28は、一度に４つの命令（各３２ビット）を読
取り、ソート・メカニズム32へ命令を転送する。

【００３５】命令は、ＩＦＥＴＣＨ28から、待ち行列か
保留場所のような適当な再処理メカニズムに送り出され
る。ここで、命令は、ソートされ、算術論理ユニット
（ＡＬＵ）とメモリ待ち行列に（ＭＱＵＥＵＥ）に分配
される。

【００３６】特に、ソート・メカニズム32は、ＩＦＥＴ
ＣＨ28から命令を受取り、各命令が算術論理ユニット
（ＡＬＵ）かメモリかに前もって分別されているかどう
かを決定する。それに応じて、ソート・メカニズム32
が、図２の矢印36aと36bに示すように、それぞれ命令を
ＡＱＵＥＵＥ38aとＭＱＵＥＵＥ38bに分配する。

【００３７】ＡＱＵＥＵＥ38aは、矢印43で示されるよ
うに、算術論理演算装置（ＡＬＵ）42に転送されるそれ
ぞれの命令を記憶するレジスタ41aを持つＡＬＵ命令処
理メカニズム39a（総計２８個）を含む。ＡＱＵＥＵＥ3
8aの命令は、順序付けられて（即ち、データフロー型式
で）実行される。命令が完了すると、ＡＱＵＥＵＥリネ
ーム・レジスタ44aによって結果が獲得され、命令にＡ
ＱＵＥＵＥ38aの中で完了したことを示す印が付けられ
る。ＡＱＵＥＵＥ38aは、ソート・メカニズム32からサ
イクル毎に４つの命令（それぞれ３２ビット）を受信
し、矢印51aによって示されるように引退（RETIRE）メ
カニズム52へ、サイクル毎に２つの命令（それぞれ３２
ビット）を送信する。

【００３８】インタフェース45で示すように、ＡＱＵＥ
ＵＥ38aの制御の下に、ＡＬＵ42がリネーム・レジスタ4
4a、44bと汎用レジスタ46からオペランドを検索するこ
とができる。ＡＬＵ42がオペランドを実行した後、矢印
49で示されるように、実行結果は、ＡＱＵＥＵＥリネー
ム・レジスタ44aに記憶される。ＭＱＵＥＵＥ38bは、命
令処理メカニズム39bを含む。各々の命令処理メカニズ
ム39bは、それぞれのメモリ命令を記憶するレジスタ41b
と、それぞれのアドレスを記憶するアドレス・リオーダ
・バッファ・スロット（ＡＲＢＳＬＯＴ：総計２８個）
48を含む。ＭＱＵＥＵＥ38b中のメモリ命令は、メモリ
に対して「ロード（load）」及び「記憶（store）」と
して類別することができる。「ロード」は、メモリ（キ
ャッシュやメイン・メモリ）からレジスタへデータを伝
送する要求であるのに対して、「記憶」はレジスタから
メモリへデータを伝送する要求である。

【００３９】命令の実行の間、最初の行程は、アドレス
を計算するために定められた数学的オペレーションをオ
ペランドの上で実行することを意味し、２番目の行程
は、計算されたアドレスに基づくデータのためにメモリ
やキャッシュをアクセスすることを意味する。ＭＱＵＥ
ＵＥ38bは、各々の命令と、２つの行程と、順次（即
ち、データフロー型式）メモリ／キャッシュ・アクセス
とを実行する。命令が完了すると、結果がＭＱＵＥＵＥ
リネーム・レジスタ44bによって獲得され、命令にＭＱ
ＵＥＵＥ38bの中で完了したことを示す印が付けられ
る。ＭＱＵＥＵＥ38bは、ソート・メカニズム32からサ
イクル毎に４つの命令（それぞれ３２ビット）を受信
し、矢印51bによって示されるように引退（RETIRE）メ
カニズム52へ、サイクル毎に２つの命令（それぞれ３２
ビット）を送信する。

【００４０】特に、命令実行の最初行程の間、アドレス
はアドレス計算機58で生成される。アドレス計算機58
が、ＭＱＵＥＵＥリネーム・レジスタ44bから検索され
たオペランドに基づいてアドレスを計算し、矢印62で示
されるように、ＭＱＵＥＵＥ38bの中の命令に対応する
ＡＲＢＳＬＯＴ48に（実または仮想）アドレスを渡す。

【００４１】命令による計算の制御は、図２の矢印64で
示される。メモリ命令実行の２番目の行程が遂行される
とき、ＤＣＡＣＨＥ24でロード又は記憶を達成するため
に、矢印54で示されるように、計算されたアドレス（キ
ャッシュ・インデックスを含む）がＤＣＡＣＨＥ24へ転
送される。ここで、可能であれば、２つアドレスが、各
々の各サイクルでＭＱＵＥＵＥ38bからＤＣＡＣＨＥ24
へ転送される。このマルチ・アドレス機能を適応させる
ため、例えば、ＤＣＡＣＨＥ24は、デュアル・ポートで
実行される。これに対して他の例として、奇数と偶数ア
ドレスが、単一移行されたランダム・アクセス・メモリ
（ＲＡＭ）中のそれぞれの奇数と偶数キャッシュ・バン
クに同時に送られるものもある。この詳細は、同じ発明
者によって同日、同時に出願された"Address Aggregati
on System And Method For Increasing Throughput Of
Addresses To A Data Cache From A Processor"に記述
されている。一度、ＤＣＡＣＨＥ24がアドレスを処理す
ると、矢印56に示すように、データ結果はＭＱＵＥＵＥ
リネーム・レジスタ44bに転送される。

【００４２】引退メカニズム52は、実行された命令（即
ち、サイクル毎に２つの３２ビット・ワード）を待ち行
列38a、38bの各々から受け取る。引退メカニズム52は、
構造的状態で命令結果を入れる。ソフトウェア18（図
１）は、結果が引退メカニズム52によって構造的状態に
変換されることに関与しない。引退メカニズム52が、そ
れぞれ矢印73、74によって示されるように、命令の属性
に基づいて命令結果を汎用レジスタ46や制御レジスタ72
に移動することにより、ソフトウェア18によって定義さ
れたプログラム命令の中の待ち行列38a、38bの命令を引
退させ、矢印76a、76bによって示すように命令結果をリ
ネーム・レジスタ44a、44bから汎用レジスタ46に渡す。

【００４３】引退メカニズム52が、キャッシュ24のデー
タ・ラインに結果的に記憶された命令を、引退させると
き、ラインが変わり、メイン・メモリ16でラインを更新
し、メイン・メモリ16に最終的に転送することを示すた
めに、引退メカニズム52が、ラインに応じて状態インジ
ケータを、「ダーティ」とマークする。

【００４４】また、引退メカニズム52は、命令に関係す
る「例外」があるか否かを決定するロジックを持つ。
「例外」は、１又は複数の以前の命令に対応する特別な
状況を示すフラグである。引退メカニズム52は、「例
外」を示した命令に先行する待ち行列38a、38b内の全て
の命令を捨てて、命令フェッチメカニズム28に、もう一
度再処理するために問題となっている命令を検索させる
か、または、特別な状況を扱う特別なソフトウェアを検
索させるかする。

【００４５】パニック・トラップ・システム及び方法 ここで、パニック・トラップ・システム100とそれに関
連する方法を図３〜５を参照して詳述する。一般に、パ
ニック・トラップ・システム100及び方法が、エラーを
認識し、エラーの生じた命令を再実行することによっ
て、命令の不正確な順序外実行からの回復を可能とす
る。それによって、２回目の実行で、正しい結果とな
る。このことは、ソフトウェア18（図１）では見られな
い非構造的なハードウェア信号であるパニック・トラッ
プの概念を利用することによって達成される。

【００４６】パニック・トラップは、以下の構成によっ
て発生する。 （ａ） 命令に関するタイミング又は同期要求時、ＩＦ
ＥＴＣＨ28。 （ｂ）メモリ命令の不正確な順序外実行時、ＭＱＵＥＵ
Ｅ38bのメモリ命令処理メカニズム39bの中のＡＲＢＳＬ
ＯＴ48。 （ｃ）メモリ命令に従うアクセスに関する発見されたパ
リティ・エラー時、ＤＣＡＣＨＥ24。 （ｄ）同期命令（例えば、マルチ・プロセッサ（ＭＰ）
システムの中での）、外部割込み、その他の事象での、
システム・インタフェース22へ（又は、から）のアクセ
スを制御するシステム・インタフェース制御22。

【００４７】特に、ＩＦＥＴＣＨ28は、タイミングや同
期を図るためにパニック・トラップを始める。例えば、
ＩＦＥＴＣＨ28は、命令と関連してパニック・トラップ
をセットすることによって、待ち時間サイクルを挿入す
ることができる。ここで、パニック・トラップ・インジ
ケータ102（１又は複数のビット）は、命令処理メカニ
ズム39a、39bに渡される各命令104と関連する。ＩＦＥ
ＴＣＨ28は、インジケータ102が潜在的に不正確な動作
を引き起こす命令104と関係するパニック・トラップを
発生する。この発生又は非発生に基づき、パニック・ト
ラップ・インジケータ102は、特別な命令104が引退メカ
ニズム52によって最終的に引退するときパニック・トラ
ップを始めるか否かを示めす。パニック・トラップ・イ
ンジケータ102として１又は複数のビットを実行する代
わりに、パニック・トラップ・ロード命令が、引退メカ
ニズム52でパニック・トラップを始めるＩＦＥＴＣＨ28
によって、ＡＱＵＥＵＥ38aに置かれる。

【００４８】命令の実行が不正確な結果を引き起こすと
き、ＡＲＢＳＬＯＴ48自身によるパニック・トラップの
生成に関して、メモリ命令104と関連するパニック・ト
ラップ・インジケータ102が、対応するＡＲＢＳＬＯＴ4
8によって、発生される。発生又は非発生に基づき、パ
ニック・トラップ・インジケータ102は、特別な命令104
が引退メカニズム52によって最終的に引退するときパニ
ック・トラップを始めるか否かを示めす。パニック・イ
ンジケータ102が命令104と関連するＡＲＢＳＬＯＴ48に
よって発生される時の例としては、命令104がストア命
令に従うロード命令であって、ストア命令がロード命令
に先立って実行されなかったという状況がある。この場
合、ロード命令は、無視される無効データを生成する結
果となる。

【００４９】また、矢印106で示されるように、ＤＣＡ
ＣＨＥ24はパニック・トラップ・インジケータ102を引
退メカニズム52に供給する。この事によって、ＤＣＡＣ
ＨＥ24は、ＤＣＡＣＨＥ24への記憶及びＤＣＡＣＨＥ24
からのロードが有効であることを確保するために、パリ
ティ・チェック・ロジックを持つ。特に、ロードの間、
ＤＣＡＣＨＥ24はパリティ・エラーのためにタグとデー
タをチェックし、記憶の間、ＤＣＡＣＨＥ24はパリティ
・エラーのためにタグをチェックする。パリティ・エラ
ーが発見されたならば、ＤＣＡＣＨＥ24は、パニック・
トラップ・インジケータを引退メカニズム52に発生す
る。幾つかのケースでは、パリティ・エラーから回復で
き、他のケース（例えば、ダーティ・データ、タグ・エ
ラー等）では、回復できない。回復ができる場合におい
て、引退メカニズム52によって、パリティ・エラーを発
生した命令の再実行を行い、新しいデータ・ラインがメ
イン・メモリ16から検索されるようになる。回復が可能
でない場合において、最終的にコンピュータ11のオペレ
ーションを停止するトラップ・コードに、引退メカニズ
ム52が、向くことになる。

【００５０】また、矢印112で示すように、プロセッサ1
4に接続されたシステム・インタフェース制御108は、引
退メカニズム52にパニック・トラップ・インジケータを
提供する。システム・インタフェース制御108がシステ
ム・インタフェース22へ（又はから）のアクセスを制御
する。例えば、マルチ・プロセッサ（ＭＰ）システム
で、プロセッサ14がＭＰシステムの他のプロセッサと同
期するように、システム・インタフェース制御108が、
同期命令をシステム・インタフェース22から受け取るこ
とができる。同期命令がシステム・インタフェース制御
108によって受け取られるとき、システム・インタフェ
ース制御108は、パニック・トラップ・インジケータを
引退メカニズム52に発生する。待ち行列38a、38bがフラ
ッシュされたあと、パニック・トラップを得る命令がリ
フェッチされ、フラッシュとリスタート・オペレーショ
ンの結果、プログラムの実行の同期がそのまま続くこと
になる。

【００５１】引退メカニズム52が発生されたパニック・
トラップ・インジケータ102を持つ命令104を引退させる
とき、あるいは、引退メカニズム52が発生されたパニッ
ク・トラップ・インジケータ106、112をＤＣＡＣＨＥ24
又はシステム・インタフェース制御108から受け取ると
き、引退メカニズム52は、トラップ表示をトラップ・ベ
クトル・ゼネレータ114へ知らせる（矢印116）。引退メ
カニズム52は、パニック・トラップが発生されたトラッ
プ・ベクトル・ゼネレータ114に対して指示を出し、パ
ニック・トラップに対応する命令アドレスを転送する。
次に、矢印118、118a、118bによって示されるように、
トラップ・ベクトル・ゼネレータ114は、ＡＱＵＥＵＥ3
8aとＭＱＵＥＵＥ38bの内容を削除する。さらに、矢印1
21で示すように、トラップ・ベクトル・ゼネレータ114
は、命令アドレスをＩＦＥＴＣＨ28へ送る。ＩＦＥＴＣ
Ｈ28は、矢印27で示されるように、新しい命令アドレス
から始まる命令アドレスをＩＣＡＣＨＥ26から検索し、
順序外実行のためにアドレスをＡＱＵＥＵＥ38aとＭＱ
ＵＥＵＥ38bに置く。従って、パニック・トラップにか
けられた命令の命令アドレスで、命令の実行がもう一度
始まる。

【００５２】また、引退メカニズム52は、構造的トラッ
プ（非構造的パニック・トラップでなく）を受け取る場
合がある。例えば、システム・インタフェース制御108
は、外部割込みをシステム・インタフェース22から受け
取る場合がある。この場合、システム・インタフェース
制御108は、外部割込みを扱うためにコードと対応して
いる命令アドレスとともに、引退メカニズム52へトラッ
プ信号を発生する。さらに、引退メカニズム52は、トラ
ップ・ベクトル・ゼネレータ114へ、トラップが発生し
たことを示し、トラップと対応している命令アドレスを
転送する。上述のように、トラップ・ベクトル・ゼネレ
ータ114は、順次に応答する。

【００５３】従来の構造的トラップと同様に非構造的パ
ニック・トラップを生成するための各ＡＲＢＳＬＯＴ48
の内のトラップ・インジケータ・ロジックのオペレーシ
ョンを図４に示す。図４において、トラップ・インジケ
ータ・ロジック122は、構造的トラップ・インジケータ
（Ｔ）122からの構造的トラップ信号123と同様にパニッ
ク・トラップ・インジケータ（Ｐ）102からのパニック
・トラップ信号121を発生できる入力を、受け取る。こ
こで、トラップ・インジケータ102、122は、ラッチ又は
他の適当なロジック記憶装置である。

【００５４】ここで、トラップ・インジケータ・ロジッ
ク122が、記憶・ロード（ＳＴ／ＬＤ）ハザード信号124
（図７のST/LD_HAZARD）とキャッシュ可干渉性チェック
（ＣＣＣ）ハザード信号125（図６のCCC_HAZARD)を受取
る。ハザード信号124、125は、パニック・トラップが発
生される時を示すためにＡＮＤ論理ゲート135に渡され
る信号132を生成するＯＲ論理ゲート128に伝えられる。
また、ＡＮＤ論理ゲート135は、UPDATE信号131を受け取
る否定回路133から、-UPDATE信号134を受け取る。トラ
ップ・インジケータ・ロジック122と対応する命令がそ
のデータ・アドレスを対応するＡＲＢＳＬＯＴ48に示す
とき、UPDATE信号134が、発生する。UPDATE信号134の発
生が、Ｐ信号121を消滅するか、クリアする。UPDATE信
号134の発生は、TLB_TRAP信号141が消滅されている場
合、トラップ信号Ｔ123をクリアし、TLB_TRAP141がトラ
ンジスタ145を通じて発生する場合、トラップ信号123を
セットする。さらに、ＡＮＤ論理ゲート135に与えられ
る-UPDATE信号134が、クリア処理の後に発生し、ハザー
ド信号124、125が、命令が有効な間に獲得され、ＡＮＤ
論理ゲート135からの信号136が発生する。

【００５５】ＡＮＤ論理ゲート135からの信号136は、ト
ランジスタ137、138に作用する。トランジスタ137が、
最終的にパニック・トラップを生成し、トランジスタ13
8が、最終的に構造的トラップを生成する。パニック・
トラップに関連して、UPDATE信号123が発生していない
とき、トランジスタ137は、パニック・トラップ信号121
を発生することができる。構造的トラップに関連して、
UPDATE信号123が発生せず、且つ変換ルックアサイド・
バッファ（ＴＬＢ）214（図６）からTLB_TRAP信号141が
発生するとき、トランジスタ138は、構造的トラップ信
号123を発生する。ここで、更に、非構造的パニック・
トラップ信号121の発生は、バイス・バーチャ（vice ve
rsa）を除き、構造的トラップ信号123の発生を引き起こ
さない。

【００５６】ＡＲＢＳＬＯＴ48と関連する命令が、引退
メカニズム52（図３）によって引退されるとき、矢印14
6で示すように、引退信号ＲＥＴ［ｉ］（ここで、ｉは
トラップ・インジケータ・ロジック122を含む特別のＡ
ＲＢＳＬＯＴ48に対応する）によって制御されるような
ドライバ142、144は、パニック・トラップ信号121と構
造的トラップ信号123のそれぞれを引退メカニズム52へ
送り出す。

【００５７】ここで、２８個の引退ポインタRET[27：0]
は、ＡＱＵＥＵＥ38aとＭＱＵＥＵＥ38bの各々のために
生成される。これらの引退ポインタRET[27：0]は、次の
２つの命令が各待ち行列38a、38bの中で引退する場所を
示す。各待ち行列38a、38bに与えられた時間で、前述の
２つの引退ポインタが各々２つの連続的命令処理メカニ
ズム39a、39bに対して発生し、それによって、まだ引退
していない最も古い命令を含む２つの命令処理メカニズ
ム39a、39bを示す。命令が引退するとき、その対応する
ポインタは消滅し、次の最も古いものが発生する。実行
の例として、引退ポインタRET[27:0]は、循環桁移動チ
ェインから２８個のマスタ・スレーブ・ラッチで生成さ
れる。

【００５８】図５は、本発明を実行するために、ロジッ
クの実行が引退メカニズム52と関連することを示す。引
退メカニズム52が、ＡＱＵＥＵＥ38aとＭＱＵＥＵＥ38b
中に引退命令と関連データで構成され、構造的状態にな
る。図５において、引退メカニズム52は、第１の行程52
aと第２の行程52bを含む２つの行程パイプを含む。

【００５９】第１行程52aにおいて、ＡＱＵＥＵＥ38aと
ＭＱＵＥＵＥ38bからの命令データは、構造的トラップ
と非構造的パニック・トラップの表示のために、それぞ
れのＡＱＵＥＵＥとＭＱＵＥＵＥの一部52a'、52a''に
よって、別々に分析される。構造的トラップの概念は、
よく知られている技術である。構造的トラップの例は、
アドレス・カルキュレータ58（図２）の変換ルックアサ
イド・バッファ（ＴＬＢ）214（図６）によって生成さ
れる（ＴＬＢミス、書込違反、調整違反、参照違反な
ど）である。（構造的又はパニック）トラップが発生す
るならば、関連命令は機能停止し、トラップ表示がトラ
ップ・ベクトル・ゼネレータ114に転送される。更に、
第１行程52aは、ＡＱＵＥＵＥ38aとＭＱＵＥＵＥ38bか
らの命令を再処理して、再結合するために、命令と関連
データを分析する。第１行程52aが第２行程52bに情報を
伝送するように、再結合処理が発生する。最終的に、命
令結果は、順に、汎用レジスタ46（図２）や制御レジス
ター72（図２）に転送される。

【００６０】特に、図５の中で示されるように、第１行
程52aが４つのレジスタ148（簡潔にするため148a、148b
の２つのみ示す）を含む。レジスタ148aは命令データを
ＡＱＵＥＵＥ38aから受け取るのに対して、レジスタ148
bは命令データをＭＱＵＥＵＥ38bから受け取る。

【００６１】レジスタ148aが、ＡＬＵオペレーション・
コード（OPCODE）154と、命令アドレス（INSTR_ADDR）1
55と、トラップ・タイプ・インジケータ（T_TYPE：１又
は複数のビット）156と、構造的トラップ・インジケー
タ（Ｔ：１又は複数のビット）157と、パニック・トラ
ップ・インジケータ（Ｐ：１又は複数のビット）102と
を受け取る。T_TYPE156は、構造的トラップのタイプを
示す。RET_INSERT信号152によって記録されるそれぞれ
のトランジスタ159に接続されるそれぞれの入力158を介
して、前述の情報がレジスタ148に置かれる。

【００６２】第１行程52aのＭＱＵＥＵＥ部分におい
て、レジスタ148bは、メモリ・オペレーション・コード
（INSTR_OPCODE）164と、命令アドレス（INSTR_ADDR）1
65と、トラップ・タイプ・インジケータ（T_TYPE：１又
は複数のビット）166と、構造的トラップ・インジケー
タ（Ｔ：１又は複数のビット）167と、パニック・トラ
ップ・インジケータ（Ｐ）102と、データ・アドレス（D
ATA_ADDR）62とを受け取る。前述の情報は、RET_INSERT
152信号によって記録されるそれぞれの入力168とそれぞ
れのトランジスタ169を介して、レジスタ148bに移され
る。

【００６３】ＯＲ論理ゲート172は、パニック・トラッ
プ・インジケータ106、112と同様に、構造的トラップ入
力をＤＣＡＣＨＥ24とシステム・インタフェース制御10
8から受け取るために配置される。このゲート172の結果
は、この引退した命令がトラップに必要か否かを示す。

【００６４】図５において、ＯＲ論理ゲート173が、Ｍ
ＱＵＥＵＥ38bと、ＤＣＡＣＨＥ24と、システム・イン
タフェース制御108とから、パニック・トラップ・イン
ジケータを受け取るために配置されている。このゲート
173の結果は、パニック・トラップ・インジケータ102が
この引退した命令と関連しているか否かを示す。ＤＣＡ
ＣＨＥ24及びシステム・インタフェース制御108からの
パニック・トラップ・インジケータ102は、外部システ
ムによって生成されるので、命令と関係付けることがで
きる。トラップを引退する次のＭＱＵＥＵＥ命令に割り
当てる。構造的トラップ（T_TYPE166で示される）とパ
ニック・トラップとを選択できるならば、パニック・ト
ラップが準備されていることがソフトウェア18に対して
意味があるので、構造的トラップが機能する。

【００６５】他の実施の形態として、INSTR_ADDR155、1
65が、実際の命令アドレスを記憶するルックアップ・テ
ーブルに、ポインタで置換される場合がある。この場合
は、引退メカニズム52の第１行程52a内で、記憶域を節
約する。

【００６６】第２行程52bにおいて、ADVANCE信号174
が、レジスタ148a、148bの内容をそれぞれのレジスタ17
8a-178dに伝送するために、それぞれのトランジスタ176
a-176dに作用する。上述では、レジスタ178a-178dの中
で位置決めされた命令は、プログラム順となっている。
トラップされた命令があるならば、最初のトラップされ
た命令だけが、レジスタ178a、178dの中で許可される。
各々の命令は、命令の順序を示す一組のb4ビット182と
関係付けられる。b4ビット182が引退メカニズム52から
の出力であるとき、b4ビット182は命令を処理するため
に利用される。

【００６７】構造的トラップ・インジケータＴ157、167
が、（図４の構造的又はパニック）トラップが生成され
たか否かを示すトラップ信号187を生成するために、矢
印185で示されるように、ＯＲ論理ゲート184に転送され
る。トラップ信号187は、トラップ・ベクトル・ゼネレ
ータ114へ渡される。

【００６８】トラップ・タイプ・インジケータ156、166
とパニック・トラップ・インジケータ102が結合され、
トラップ・タイプ信号196を生じるために、矢印194で示
されるように、マルチプレクサ（ＭＵＸ）192に伝えら
れる。トラップされた命令が、レジスタ178a-178dの１
つの中にあるとき、他の有効なトラップされた命令は、
他のレジスタ178a-178dのいずれにも存在しない。更
に、トラップされた命令を持っているレジスタ178a-178
dが、T_TYPEとＰを出力するとき、矢印196で示すよう
に、トラップ・ゼネレータ114にこれらのビットを渡す
ために、レジスタ178a-178dは、ＭＵＸ192を制御する。
トラップ・タイプ・インジケータ156、166は、構造的ト
ラップのタイプを識別するトラップ・インジケータＴ15
7、167に対応している。

【００６９】INSTR_ADDR155、165は、トラップ・ベクト
ル・ゼネレータ114のための命令アドレス201を生成する
ために、矢印199で示すように、ＭＵＸ198に伝えられ
る。ＭＵＸ198は、ＭＵＸ192と同時に制御され、従っ
て、トラップされた命令に関連するINSTR_ADDR201がト
ラップ・ベクトル・ゼネレータ114に転送される。

【００７０】発生されたトラップ信号187、トラップ・
タイプ信号196、パニック・トラップ・インジケータ10
2、及び命令アドレス201の受取りに基づいて、トラップ
・ベクトル・ゼネレータ114は、新しい命令アドレス121
を生成して、それをＩＦＥＴＣＨ28（図３）に渡す。ト
ラップが構造的トラップＴであるとき、新しい命令アド
レス121がトラップ・ハンドラ、例えば、ＴＬＢミス・
ハンドラ、外部割込ハンドラなど、のアドレスに対応す
る。トラップが、ＩＦＥＴＣＨ28又は命令処理メカニズ
ム39a、39bからの非構造的パニック・トラップＰである
とき、新しい命令アドレス121は、パニック・トラップ
された命令に対応する。

【００７１】キャッシュ可干渉性チェック（ＣＣＣ）ハ
ザード分解システム キャッシュ可干渉性チェック（ＣＣＣ）ハザード125
（図４）の生成を、図６を基に説明する。各々ＡＲＢＳ
ＬＯＴ48は、ＤＣＡＣＨＥ24から出力されプロセッサ14
で利用可能でないすでに使用されたＣＣＣデータを、ロ
ード命令が持つかどうかを決定するＣＣＣハザード分解
システム202を含む。

【００７２】キャッシュ可干渉性チェックの間、システ
ム・インタフェース22に接続される、遠隔処理装置や遠
隔入出力（Ｉ／Ｏ）装置のような他の装置が、データ・
ラインの独占排他的なコピーを行う。従って、遠隔装置
は、ＤＣＡＣＨＥ24がデータ・ラインのコピーを持つか
否かを決定するために、要求をＤＣＡＣＨＥ24へ送り出
す。ＤＣＡＣＨＥ24がデータ・ラインを持つならば、デ
ータ・ラインの所有権が、ＤＣＡＣＨＥ24からシステム
・インタフェース22に接続される遠隔装置に移される。

【００７３】本発明のＭＱＵＥＵＥ38bにおいて、個別
のＡＲＢＳＬＯＴ48は、ＣＣＣデータ・ラインと対応し
ているアドレス（キャッシュ・インデックスとタグを含
む）を受け取るか否か及びデータ・ラインが存在するか
否かを決定するために、ＤＣＡＣＨＥ24をアクセスする
ことに使用される。ＣＣＣ照会に対するレスポンスが、
システム・インタフェース制御108（最終的には、シス
テム・インタフェース22）に送り出される。レスポンス
は、その状態インジケータと同様に、（存在するなら
ば）データ・ラインを含む。

【００７４】ＣＣＣデータ・ラインのアドレスは、いず
れかのＡＲＢＳＬＯＴ48の命令がＣＣＣデータ・ライン
を使用するか否かを決定するために、ＭＱＵＥＵＥ38b
内の全てのＡＲＢＳＬＯＴ48へ移される。ＣＣＣデータ
・ラインのロードを意味する命令がすでに実行されるな
らば、パニック・トラップは、その対応するパニック・
トラップ・インジケータ102（図４）を介してその命令
に関連付けられる。

【００７５】図６において、ＣＣＣハザード分解システ
ム202は、ヒット（ＨＩＴ）インジケータ206と、キャッ
シュ・インデックス207と、タグ208とを有するレジスタ
204を含む。キャッシュ・インデックス207とタグ208
は、アドレス・カルキュレータ58から受け取られる。ア
ドレス・カルキュレータ58は、リネーム・レジスタ44
a、44bや汎用レジスタ46（図２）からオペランド（Ｏ
Ｐ）212を受け取って、実行する加算機211を含む。加算
機211が、矢印216で示すように、ＡＲＢＳＬＯＴ48及び
変換ルックアサイド・バッファ（ＴＬＢ）214に渡され
る仮想アドレスを生成する。ＴＬＢ214は仮想アドレス2
16に基づいて実アドレス・タグを生成し、矢印218で示
すように、レジスタ204にそれを渡す。

【００７６】レジスタ204のキャッシュ・インデックス2
07は、矢印222で示すように、ＤＣＡＣＨＥ24へアクセ
スするのに使用される。キャッシュ・インデックス222
を受信して、ＤＣＡＣＨＥ24が、タグ224と、状態イン
ジケータ226と、データとを選別して出力するために、
着信キャッシュ・インデックスを使用する。タグ224と
状態インジケータ226は、ヒットかミスかを判断するた
めに、タグ比較メカニズム228に渡される。データは、
ＭＱＵＥＵＥリネーム・レジスタ44bに移される。ま
た、タグ比較メカニズム228が、ＡＲＢＳＬＯＴレジス
タ204から受け取ったタグ208とＤＣＡＣＨＥ24からのタ
グ224を比較する。比較の結果が一致したならば、矢印2
27で示すように、タグ比較メカニズム228が、ヒット・
インジケータ206を通してレジスタ204の中にヒットを発
生する。

【００７７】更に、ＣＣＣハザード分解システム202
が、矢印232で示すように、遠隔ＣＣＣＡＲＢＳＬＯＴ4
8から（キャッシュ・インデックスを持つ）アドレスMIS
S_ADDR231と、ローカルＡＲＢＳＬＯＴレジスタ204から
キャッシュ・インデックス207とを受け取るように構成
された、キャッシュ・インデックス比較メカニズム228
を含む。キャッシュ・インデックスの比較に基づいて、
比較メカニズム228は、ローカルＡＲＢＳＬＯＴ48の中
の命令が、ＣＣＣデータ・ラインを使用したどうかを示
すマッチ信号（MATCH）234を生成する。MATCH信号234
は、ＣＣＣハザード信号125を発生するＡＮＤ論理ゲー
ト236と、ＣＣＣハザード信号125を消滅するＡＮＤ論理
ゲート238とに転送される。

【００７８】ＡＮＤ論理ゲート236は、MATCH信号234
と、ローカルＡＲＢＳＬＯＴ48がキャッシュ・ヒットを
持ち、既にデータを受信しているかどうかを示すDONE信
号239と、ＣＣＣ ＡＲＢＳＬＯＴ48が比較のためにそ
のアドレスMISS_ADDR231を配信したことを示す、ＣＣＣ
ＡＲＢＳＬＯＴ48からのＣＣＣ制御信号（ＣＣＣ-CNT
L）241と、を受け取る。前述の信号の状態に基づいて、
ＡＮＤ論理ゲート236は、信号237を生成して、ＣＣＣハ
ザード信号125を生成するＡＮＤ論理ゲート247にそれを
渡す。

【００７９】DONE信号239は、ＡＮＤ論理ゲート243によ
って生成される。このDONE信号239を生成するために、
ＡＮＤ論理ゲート243は、以下のものを受け取る。 （ａ）ＡＲＢＳＬＯＴ48が他のＡＲＢＳＬＯＴ48の中の
ストア命令に依存するロード命令を持つときを示すスト
ア非依存信号（-DS：図７）242。 （ｂ）ＡＲＢＳＬＯＴ48の中に有効アドレスがあるとき
を示すキャッシュ・アクセス有効信号（CAV）245。 （ｃ）ＤＣＡＣＨＥ24がＡＲＢＳＬＯＴ48の中の命令に
よってアクセスしたときを示す非キャッシュ保留信号
（-CP：図７）246'。 （ｄ）ヒット又はミスがＤＣＡＣＨＥ24で起こったこと
を示すヒット信号（HIT）247。 （ｅ）ローカルＡＲＢＳＬＯＴ48の中の命令がＤＣＡＣ
ＨＥ24には無い現在発生しているミス・データに依存し
ないときを示す非依存ノーミス（onmiss）信号（-DM）2
48。

【００８０】ＡＮＤ論理ゲート238が、キャッシュ・イ
ンデックス比較メカニズム228からのMATCH信号234と、
ＡＮＤ論理ゲート243からのDONE信号239と、最も古い命
令ポインタOLDEST_INSTR237と、を受け取る。ポインタO
LDEST_INSTR237が、ローカルＡＲＢＳＬＯＴ48が最も古
い命令を持って、既にその命令を引退させるために準備
している時を示す。ここで、現在のＡＲＢＳＬＯＴ48と
以前のＡＲＢＳＬＯＴ48とに対応する引退ポインタRET
を考慮することによって、OLDEST_INSTR信号237が生成
される。もし、現在のＡＲＢＳＬＯＴ48に対応する引退
ポインタが存在し、以前のＡＲＢＳＬＯＴ48のそれが消
滅しているならば、現在のＡＲＢＳＬＯＴ48が最も古
く、OLDEST_INSTR信号237が発生する。しかしながら、
もし、現在のＡＲＢＳＬＯＴ48に対応する引退ポインタ
が存在し、また、以前のＡＲＢＳＬＯＴ48のそれも存在
するならば、現在のＡＲＢＳＬＯＴ48が一番古いもので
はなく、OLDEST_INSTR信号237が消滅する。

【００８１】ローカルＡＲＢＳＬＯＴ48の中の命令が、
引退メカニズム52（図３）によって引退するとき、ＡＮ
Ｄ論理ゲート238が、否定回路245によって反転され、Ｃ
ＣＣハザード信号125を消滅するＡＮＤ論理ゲート247に
送り出す、待ち時間信号（WAIT）244を生成する。従っ
て、もし、ＡＲＢＳＬＯＴ48が、引退メカニズム52（図
３）にその命令を始めるために準備するならば、ＣＣＣ
ハザード分解システム202がパニック・トラップを防
ぎ、ＡＲＢＳＬＯＴ48を完了させる。この機能は、不必
要で役に立たないパニック・トラップを防いで、パフォ
ーマンスを最適化する。

【００８２】記憶・ロード（ST/LD）ハザード分解シス
テム 各々ＡＲＢＳＬＯＴ48は、実行されるロード命令がまだ
実行されていないストア命令に依存したデータを利用す
る場合、パニック・トラップを生成する記憶・ロード
（ST/LD）ハザード分解システム252を有し、それを利用
する。ロード命令が、実行されていないストア命令に依
存するデータを使用したとき、データは無効であり、よ
って、ロード命令の結果も無効となり捨てられ、ロード
命令が再実行される。

【００８３】図７において、ＳＴ／ＬＤハザード分解シ
ステム252は、キャッシュ・インデックスの一致がある
か否かを示す比較信号258を得るために、遠隔ＡＲＢＳ
ＬＯＴ48からの遠隔キャッシュ・インデックス253とロ
ーカル・レジスタ204の中のローカル・キャッシュ・イ
ンデックス207とを比較するキャッシュ・インデックス
比較メカニズム228を持つ。一致する場合、それらのそ
れぞれの命令は、同じデータを必要とするオペレーショ
ンを指示する場合がある。後述するように、それらのキ
ャッシュ・インデックスが一致するならば、命令が同じ
データを必要とするか否かを確定するために、更に、そ
れらの相対データ・サイズに関係して、チェックが実行
される。

【００８４】スロット比較メカニズム259は、遠隔ＡＲ
ＢＳＬＯＴ48からの遠隔スロット番号SLOT261受け取っ
て、それを、２つのＡＲＢＳＬＯＴ48の２つの命令がよ
り新しい命令であることを示すYOUNGER信号264を得るた
めに、ローカル・レジスタ204の中のローカル・スロッ
ト番号SLOT263と比較する。命令が、順番にＡＲＢＳＬ
ＯＴ48に置かれ、したがって、スロット番号が、より新
しい命令を含むＡＲＢＳＬＯＴ48の番号を直接意味す
る。

【００８５】ＡＮＤ論理ゲート266は、キャッシュ・イ
ンデックス比較メカニズム254からの比較信号258と、MA
TCH信号269を得るために命令に応じたデータ・サイズが
一致するか否かを示すSIZE_MATCH信号267とを受け取
る。ここで、このデータ・サイズは、１バイト（８ビッ
ト）、ハーフ・ワード（ｈｗ：１６ビット）、１ワード
（３２ビット）、及びダブル・ワード（ｄｗ：６４ビッ
ト）を含む。データが一致する場合、それらが重なれば
よく、データ・サイズが同一である必要はない。図８に
示されるサイズ・マッチ決定メカニズム326によって、S
IZE_MATCH信号267が得られる。MATCH信号269が発生する
とき、キャッシュ・インデックス207、255が一致し、そ
して、それらに対応するデータ・サイズが一致する。

【００８６】ＡＮＤ論理ゲート272は、YOUNGER信号264
と、遠隔ＡＲＢＳＬＯＴ48によってＤＣＡＣＨＥ24に送
られるストア命令があるか否かを示すSTORE_LAUNCH信号
274と、ローカルＡＲＢＳＬＯＴ48の中の命令がロード
命令であるか否かを示すLOAD信号275と、キャッシュ・
インデックスとそれらのデータ・サイズが一致するか否
かを示すＡＮＤ論理ゲート266からのMATCH信号269と、
を受け取る。前述の信号に基づいて、ＡＮＤ論理ゲート
272は、ＡＮＤ論理ゲート278、279に送る信号277を生成
する。信号277によって、ラッチあるいは他の適当なロ
ジック・メカニズムのような依存ストア（ＤＳ）インジ
ケータ281でDS信号315が発生し、若しくは、ＡＲＢＳＬ
ＯＴ48がすでに実行してデータ・アドレスを受け取った
か否かに応じて、ＳＴ／ＬＤハザード信号124（図４）
が発生する。一般に、他のＡＲＢＳＬＯＴ48がＤＣＡＣ
ＨＥ24にアドレスを渡すことを実行するストア命令を持
つとき、ＡＮＤ論理ゲート272は、ロード命令を持つＡ
ＲＢＳＬＯＴ48の中で稼働するようになる。

【００８７】ＡＮＤ論理ゲート278がＡＮＤ論理ゲート2
72からの信号277と否定信号-DONE282を受け取り、DSイ
ンジケータ281でDS信号315を発生するトランジスタ286
に対するアクチュエータ信号284を得る。

【００８８】ＡＮＤ論理ゲート279がＡＮＤ論理ゲート2
72からの信号277と肯定信号DONE288を受け取り、最終的
にパニック・トラップを発生させるST/LD_HAZARD信号12
4（図４）を得る。

【００８９】ＡＮＤ論理ゲート292は、ローカルＡＲＢ
ＳＬＯＴ48の命令が遠隔ＡＲＢＳＬＯＴ48の命令より古
いかどうかを示すスロット比較メカニズム259からのYOU
NGER信号264と、遠隔ＡＲＢＳＬＯＴ48で実行されてい
る命令がロード命令であるかどうかを示すLOAD_LAUNCH
信号294と、ローカルＡＲＢＳＬＯＴ48がストア命令を
含むかどうかを示すSTORE信号295と、対応するデータ・
サイズと同様にキャッシュ・インデックス207、255が一
致するかどうかを示すＡＮＤ論理ゲートロジック266か
らのマッチ信号269と、を受け取る。前述の信号に応じ
て、ＡＮＤ論理ゲート292は、一致がトリガーとなっ
て、同じ遠隔ＡＲＢＳＬＯＴ48の中のＤＳインジケータ
281を介して最終的にDS信号315を発生するASSERT_DS信
号を生成する。HIT_DS信号302を他の遠隔ＡＲＢＳＬＯ
Ｔ48に送り出すドライバ299へASSERT_DS信号298が送ら
れる。ＡＮＤ論理ゲート303と駆動信号305に基づくGRAN
TED_+_2信号307が真であるならば、HIT_DS信号302が、
ＤＳインジケータ281にDS信号315を発生するトランジス
タ304を駆動する。ＤＣＡＣＨＥ24へのアクセスがＡＲ
ＢＳＬＯＴ48に与えられた後に、GRANTED_+_2信号が２
サイクルで発生するという問題がある。従って、ロード
命令がＤＣＡＣＨＥ24で開始され、ローカルＡＲＢＳＬ
ＯＴ48がロード命令に依存するデータに関連するストア
命令を含むとき、ＡＮＤ論理ゲート292は、上述のよう
に稼働する。この場合、ロード命令が始められていて、
データがまだ受け取られていない場合には、パニック・
トラップは必要ない。

【００９０】ＡＮＤ論理ゲート306が、ストア命令が遠
隔ＡＲＢＳＬＯＴ48で引退するときを示す遠隔ＡＲＢＳ
ＬＯＴ48からのSTORE_RETIRE信号308と、（アドレスMIS
S_ADDRのキャッシュ・インデックスがローカル・キャッ
シュ・インデックスと一致するかどうかを示す図６のＡ
ＮＤ論理ゲート228からの）MATCH信号234と、を受け取
る。前述の信号に基づいて、ＡＮＤ論理ゲート306は、
ＤＳインジケータ281によって維持されたDS信号315を最
終的に消滅するDEASSERT_DS信号309を生成する。図７で
示すように、DEASSERT_DS信号309が、ＤＳインジケータ
281によってを生じたDS信号315を消滅するトランジスタ
312に作用する。

【００９１】ＤＳインジケータ281によるDS信号315の発
生は、いつＡＲＢＳＬＯＴ48がその命令を実行しその結
果に対応するデータ・アドレスを受け取るかを示すDONE
信号239の生成に影響する。これについて、ＡＮＤ論理
ゲート243（図６）は、否定回路318でDS信号315の反転
によって生成される-DS信号242、CAV信号245、-CP信号2
461、-DM信号248、及びＨＩＴインジケータ206からHIT
信号247によって、DONE信号239を生成する。DS信号315
が発生されるとき、この信号は、ＤＣＡＣＨＥ24に対す
るアクセス要求からの依存するロード命令を防止する。

【００９２】更に、ストア命令が引退メカニズム52のパ
イプを通じて、スムーズに実行されなかったため、ＡＲ
ＢＳＬＯＴ48がデータを得るためにＤＣＡＣＨＥ24をも
う一度アクセスするとき、ＡＲＢＳＬＯＴ48が、引退メ
カニズム52からHIT_RETRY信号322を受け取る。このHIT_
RETRY信号322は、否定回路323を通じて、ＡＮＤ論理ゲ
ート324へ渡される。ＡＮＤ論理ゲート324も、GRANT_+_
2信号327を受け取る。ＤＣＡＣＨＥアクセスが与えられ
た後、２サイクルでHIT_RETRY信号322が受け取られると
き、ＡＮＤ論理ゲート324は信号325を発生する。信号32
5は、順番に、ＣＰインジケータ327から作用するトラン
ジスタ326に作用する。ＰＣインジケータ327は、それぞ
れＡＲＢＳＬＯＴ48がＤＣＡＣＨＥ24をアクセスしたの
か否かを示すCP信号246を消滅するか発生するために構
成されるラッチか他の適当なロジック装置である。ＣＰ
インジケータ327は、論理ハイ・ボルテージ（high volt
age）に接続され、UPDATE信号123によって作用するトラ
ンジスタ328によって、CP信号246を発生するためにセッ
トされる。さらに、CP信号246は、DONE信号239を生成す
るＡＮＤ論理ゲート243に送出される-CP信号246'を生成
するために、否定回路329に送出される。従って、HIT_R
ETRY信号322が発生するとき、-CP信号246'がＡＮＤ論理
ゲート243に発生せず、DONE信号239が消滅する。

【００９３】図８は、SIZE_MATCH信号267（図７）を生
成する各ＡＲＢＳＬＯＴ48のサイズ一致決定ロジック32
6を示す。一般に、図８のロジック326は、ロード命令
が、それらのそれぞれのデータ・サイズに基づくストア
命令に依存するか否かを決定する。各命令と関連するデ
ータは、次のサイズのいずれかである。１バイト（8ビ
ット）、ハーフ・ワード（１６ビット）、１ワード（３
２ビット）、又はダブル・ワード（６４ビット）。デー
タ・アドレスの重複がある限り、データが異なるサイズ
のとき、ロード・データは記憶データに依存することが
できる。例えば、ロード・バイトが記憶ワードと重複す
るならば、ロード・バイトは、記憶ワードに依存する場
合がある。また例えば、記憶バイトがロード・ハーフ・
ワードの範囲内であるならば、ロード・ハーフ・ワード
は、記憶バイトに依存する場合がある。

【００９４】ＡＲＢＳＬＯＴ48の各々と対応するアドレ
スは、そのサイズを示すSIZE信号（例えば、２ビット）
を含む。サイズの符号化を次に示す。「００」は１バイ
トを意味し、「０１」はハーフ・ワードを意味し、「１
０」は１ワードを意味し、「１１」はダブル・ワードを
意味する。

【００９５】図８において、SIZE_MATCHメカニズム326
は、開始命令に対応するREMOTE_ADDR[62]信号331と、ロ
ーカル命令に対応するLOCAL_ADDR[62]信号256a、334と
を受け取るＸＯＲ論理ゲート328を含む。これらの信号
に基づいて、ＸＯＲ論理ゲート328が、これらのアドレ
ス・ビットが一致するか否かを示す信号332を生成す
る。

【００９６】ＮＡＮＤ論理ゲート334が、遠隔発生信号
と対応しているREMOTE_SIZE[0]信号333と、ローカル命
令と対応しているLOCAL_SIZE[0]信号335とを受け取り、
これらの１つ又は両方のアドレスがハーフ・ワード・サ
イズより大きいサイズで発生したことを示す信号336を
生成する。よって、オーバーラップ（重複）オペレーシ
ョンは、これらの命令のアドレス・ビット[63,62]の一
致を必要としない。

【００９７】ＸＯＲ論理ゲート338が、遠隔発生信号と
対応しているREMOTE_ADDR[63]信号339と、ローカル命令
と対応しているLOCAL_ADDR[63]信号342とを受け取り、
これらのアドレス・ビットが一致するか否かを示す信号
346を生成する。

【００９８】ＮＡＮＤ論理ゲート348が、遠隔発生信号
と対応しているREMOTE_SIZE[1]信号352と、ローカル命
令と対応しているLOCAL_SIZE[1]信号354とを受け取り、
これらの１つ又は両方のアドレスが１バイト・サイズよ
り大きいサイズで発生したことを示す信号356を生成す
る。よって、オーバーラップ（重複）オペレーション
は、この命令のアドレス・ビット[63]の一致を必要とし
ない。

【００９９】ＡＮＤ論理ゲート358は、信号332、336受
け取って、それらの信号から、アドレス・ビット[62]が
一致しないことを示す信号362を生成する。

【０１００】ＡＮＤ論理ゲート364が、信号346、356受
け取って、それらの信号から、アドレス・ビット[63]が
一致するか否かを示す信号366を生成する。

【０１０１】ＮＯＲ論理ゲート368が、信号362、366受
け取って、SIZE_MATCH信号267を生成する。この信号に
より、最適な比較ができるようにデータ・サイズが一致
する。

【０１０２】サイズ一致決定メカニズム326（図８）と
同様に、ＳＴ／ＬＤハザード分解システム252（図７）
の全体的なオペレーションを以下に説明する。

【０１０３】ストア命令が開始されローカルＡＲＢＳＬ
ＯＴ48内でロード命令と一致するとき、ストア命令より
ロード命令が新しいかどうかが確認される。ロード命令
がストア命令より新しくない場合、なにも起きない。ロ
ード命令がストア命令より新しい場合、ロード命令が実
行されていれば、ST/LD_HAZARD信号124が発生し、ロー
ド命令が実行されていないならば、ＤＳインジケータが
発生する。

【０１０４】ロード命令が開始され他のＡＲＢＳＬＯＴ
48内でストア命令と一致するとき、ストア命令を持って
いるＡＲＢＳＬＯＴ48は、ロード命令を持っているＡＲ
ＢＳＬＯＴ48の中で、DS信号315を発生させる。

【０１０５】他のＡＲＢＳＬＯＴ48の中で一致するスト
ア命令が引退するとき、ＤＳインジケータ281によって
発生し消滅するDS信号315は、ＡＲＢＳＬＯＴ48の中の
ロード命令によってクリアされる。DSインジケータがＡ
ＲＢＳＬＯＴ48で消滅するとき、ＡＲＢＳＬＯＴ48は、
ＤＣＡＣＨＥ 24をアクセスできるようになる。

【０１０６】本願発明は、例として次の実施態様を含
む。 （１）プロセッサの順序外命令の実行で生じた不正確な
結果から回復するためのシステムであって、前記プロセ
ッサに接続され、命令を読出すフェッチ・メカニズム
と、前記プロセッサに接続され、前記命令を前記フェッ
チ・メカニズムから受け取り、前記命令を順序外で実行
する再処理メカニズムと、前記再処理メカニズムに接続
され、前記再処理メカニズムの命令の構造的に不正確な
実行を認識し、前記実行の後、前記命令をパニック・ト
ラップ・インジケータと関連付けるパニック・トラップ
論理手段と、前記再処理メカニズムと前記フェッチ・メ
カニズムに接続され、前記再処理メカニズムを消去し、
前記フェッチ・メカニズムに再読出しをさせ、前記パニ
ック・トラップ・インジケータに基づいて前記命令を開
始するトラップ・ベクトル・ゼネレータと、を有する前
記システム。 （２）前記パニック・トラップ論理手段が、ロード命令
がストア命令より先に実行される場合と前記ロード命令
が前記ストア命令によって供給されるデータに依存する
場合とを決定し、前記決定に基づいて前記パニック・ト
ラップインジケータを発生する依存論理手段を有する、
（１）記載のシステム。 （３）更に、命令が、可干渉性チェック信号に基づいて
転送されるデータを必要とする場合を決定するハザード
論理手段を有する（１）記載のシステム。 （４）前記フェッチ・メカニズムが前記パニック・トラ
ップ・インジケータと前記命令の１つとを関連付ける手
段を有する（１）記載のシステム。 （５）更に、前記命令の１つがデータ・キャッシュへの
アクセスの結果パリティ・エラーを生じたことを検出
し、前記パニック・トラップ・インジケータと前記命令
を関連付ける手段を有する（１）記載のシステム。

【０１０７】（６）順序外命令を実行するプロセッサに
おいて、不正確な実行結果を生じる命令から回復するシ
ステムであって、前記プロセッサに接続され、命令を読
出し、パニック・トラップ・インジケータと再実行され
る命令とを関連付けるフェッチ・メカニズムと、前記プ
ロセッサに接続され、前記命令を前記フェッチ・メカニ
ズムから受け取り、前記命令を順序外で実行する再処理
メカニズムと、前記再処理メカニズムと前記フェッチ・
メカニズムに接続され、命令の実行後に該命令を受け取
り、前記再処理メカニズムを消去し、前記フェッチ・メ
カニズムに前記パニック・トラップ・インジケータに基
づいて前記命令を順番に再読出しをさせるトラップ・ベ
クトル・ゼネレータと、を有する前記システム。

【０１０８】（７）順序外命令を実行するプロセッサに
接続されたデータ・キャッシュによって発生したパリテ
ィ・エラーから回復するためのシステムであって、命令
を読出すフェッチ・メカニズムと、前記命令を前記フェ
ッチ・メカニズムから受け取り、前記命令を順序外で実
行し、前記データ・キャッシュへアクセスする再処理メ
カニズムと、アクセス中にパリティ・エラーが発生した
ことを検知し、アクセスによってパリティ・エラーが生
じたときパニック・トラップ・インジケータを生成する
データ・キャッシュと、実行後に前記命令を引退させる
タイミングを操作し、前記パニック・トラップ・インジ
ケータを認識し、前記再処理メカニズムを消去し、前記
フェッチ・メカニズムに再読出しをさせるパニック・ト
ラップゼネレータと、を有する前記システム。

【０１０９】（８）プロセッサにおいて、順序外命令の
実行で生じた不正確な結果から回復するための方法であ
って、再処理メカニズムに命令を集めるステップと、前
記命令を順序外で実行するステップと、命令の構造的に
不正確な実行を認識するステップと、前記命令に応じて
前記不正確な命令を示すパニック・トラップ・インジケ
ータを発生するステップと、実行後前記命令を引退させ
る場合、前記パニック・トラップ・インジケータ認識
し、前記再処理メカニズムを消去し、無効命令を順に再
読出しするステップと、を有する前記方法。

【０１１０】（９）順序外命令を実行するプロセッサに
おいて、不正確な実行結果を生じる命令から回復する方
法であって、命令を読出すステップと、前記読出し中
に、命令が無効であることを決定するステップと、パニ
ック・トラップ・インジケータと前記無効命令とを関連
付けるステップと、前記無効命令を他の命令と共に再処
理メカニズムへ配置するステップと、前記命令を前記再
処理メカニズムの中で順序外に実行するステップと、実
行後に前記命令を引退させる場合、パニック・トラップ
・インジケータを認識し、前記再処理メカニズムを消去
し、前記無効命令を順番に再読出しするステップと、を
有する前記方法。 （１０）順序外命令を実行するプロセッサに接続された
データ・キャッシュによって発生したパリティ・エラー
から回復するための方法であって、再処理メカニズムに
命令を集めるステップと、前記命令を順序外で実行する
ステップと、前記キャッシュにアクセスする命令を実行
するステップと、前記アクセス中にパリティ・エラーが
発生したことを検知するステップと、前記プロセッサに
おいて、前記データ・キャッシュからトラップ・ベクト
ル・ゼネレータへパニック・トラップ・インジケータを
生成して転送するステップと、を有する前記方法。

【０１１１】

【発明の効果】本発明によると、命令の順序外実行から
生成された不正確な結果からプロセッサを回復するのに
使われ、更には、タイミングと同期を図るパニック・ト
ラップ・システム及び方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の新しいパニック・トラップ・システム
及び方法を実行するコンピュータを示すブロック図であ
る。

【図２】図１のプロセッサの命令読出／実行システムの
実行処理を示すブロック図である。

【図３】図１の新しいパニック・トラップ・システムの
実行処理を示すブロック図である。

【図４】図３の各アドレス・リオーダ・バッファ・スロ
ット（ＡＲＢＳＬＯＴ）中のパニック・インジケータを
発生するトラップ・インジケータ・ロジックの実行処理
を示すブロック図である。

【図５】図３の引退メカニズム（ＲＥＴＩＲＥ）の実行
処理を示すブロック図である。

【図６】図４のハザード信号CCC_HAZARD（最終的にパニ
ック・トラップ）を生成するためのキャッシュ可干渉性
チェック（ＣＣＣ）システムを示すブロック図である。

【図７】図４のハザード信号ST/LD_HAZARD（最終的にパ
ニック・トラップ）を生成するための記憶／ロード（ST
/LD）ハザード分解システムの実行処理を示すブロック
図である。

【図８】図７の信号SIZE_MATCHを生成するサイズ・マッ
チ決定メカニズムの実行処理を示すブロック図である。

【符号の説明】

１２ 命令読出／実行システム ２４ データ・キャッシュ ２６ 命令キャッシュ ２８ 命令フェッチ・メカニズム ３２ ソート・メカニズム ３８ａ ＡＬＵ待ち行列 ３８ｂ メモリ待ち行列 ４２ 算術演算論理装置 ４８ アドレス・リオーダ・バッファ・スロット ５２ 引退メカニズム

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサの順序外命令の実行で生じた
   不正確な結果から回復するためのシステムであって、 前記プロセッサに接続され、命令を読出すフェッチ・メ
   カニズムと、 前記プロセッサに接続され、前記命令を前記フェッチ・
   メカニズムから受け取り、前記命令を順序外で実行する
   再処理メカニズムと、 前記再処理メカニズムに接続され、前記再処理メカニズ
   ムの命令の構造的に不正確な実行を認識し、前記実行の
   後、前記命令をパニック・トラップ・インジケータと関
   連付けるパニック・トラップ論理手段と、 前記再処理メカニズムと前記フェッチ・メカニズムに接
   続され、前記再処理メカニズムを消去し、前記フェッチ
   ・メカニズムに再読出しをさせ、前記パニック・トラッ
   プ・インジケータに基づいて前記命令を開始するトラッ
   プ・ベクトル・ゼネレータと、 を有する前記システム。