JPH09244961A - フラッシュａｔａ−ｐｃカード - Google Patents
フラッシュａｔａ−ｐｃカードInfo
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- JPH09244961A JPH09244961A JP5152496A JP5152496A JPH09244961A JP H09244961 A JPH09244961 A JP H09244961A JP 5152496 A JP5152496 A JP 5152496A JP 5152496 A JP5152496 A JP 5152496A JP H09244961 A JPH09244961 A JP H09244961A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Abstract
(57)【要約】
【課題】 データ保持特性に優れたフラッシュＡＴＡ−
ＰＣカードを提供する。 【解決手段】 本発明のフラッシュＡＴＡ−ＰＣカード
は、フラッシュメモリと、外部からの電源電圧の供給の
停止に応じて、既定時間のカウントを開始し、外部から
の電源電圧の供給の開始時にカウント値をリセットする
タイマ手段と、外部からの電源電圧の供給の開始時に、
タイマ手段による既定時間のカウントが終了している場
合、フラッシュメモリに記憶しているデータのリフレッ
シュを行う制御部とを備える。
ＰＣカードを提供する。 【解決手段】 本発明のフラッシュＡＴＡ−ＰＣカード
は、フラッシュメモリと、外部からの電源電圧の供給の
停止に応じて、既定時間のカウントを開始し、外部から
の電源電圧の供給の開始時にカウント値をリセットする
タイマ手段と、外部からの電源電圧の供給の開始時に、
タイマ手段による既定時間のカウントが終了している場
合、フラッシュメモリに記憶しているデータのリフレッ
シュを行う制御部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
を採用し、情報処理装置の外部記憶媒体として使われる
フラッシュＡＴＡ−ＰＣカードに関する。
を採用し、情報処理装置の外部記憶媒体として使われる
フラッシュＡＴＡ−ＰＣカードに関する。
【０００２】
【従来の技術】電気的にデータの消去及び書き込みが可
能な不揮発性メモリとしてフラッシュメモリが一般に知
られている。このフラッシュメモリを採用して、当該メ
モリを外部機器の外部記憶媒体として用いる種々のフラ
ッシュＡＴＡ−ＰＣカードが提案されている。このフラ
ッシュＡＴＡ−ＰＣカードは、接続される外部装置から
のデータの読み出し要求、及び、書き込み要求に応じ
て、フラッシュメモリの所定のセクタにあるデータの読
み出し、及び、書き込みを行う制御回路を備える。上記
フラッシュメモリのメモリセルは、コントロールゲート
とフローティングゲートの二重ゲート構造のメモリトラ
ンジスタから構成される。フラッシュメモリは、電気的
に絶縁されたフローティングゲートへの電子の注入、ま
たは、引き抜きにより、メモリを構成するトランジスタ
のしきい値が変化することを利用して、しきい値の高い
状態に”０”（あるいは”１”）、しきい値の低い状態
に”１”（あるいは”０”）を対応させてデータを記憶
する。上記フローティングゲートへの電子の注入は、ホ
ットエレクトロンを注入する方法と、トンネル現象を利
用する方法がある。また、フローティングゲートからの
電子の引き抜きは、トンネル現象を利用する方法が一般
的である。
能な不揮発性メモリとしてフラッシュメモリが一般に知
られている。このフラッシュメモリを採用して、当該メ
モリを外部機器の外部記憶媒体として用いる種々のフラ
ッシュＡＴＡ−ＰＣカードが提案されている。このフラ
ッシュＡＴＡ−ＰＣカードは、接続される外部装置から
のデータの読み出し要求、及び、書き込み要求に応じ
て、フラッシュメモリの所定のセクタにあるデータの読
み出し、及び、書き込みを行う制御回路を備える。上記
フラッシュメモリのメモリセルは、コントロールゲート
とフローティングゲートの二重ゲート構造のメモリトラ
ンジスタから構成される。フラッシュメモリは、電気的
に絶縁されたフローティングゲートへの電子の注入、ま
たは、引き抜きにより、メモリを構成するトランジスタ
のしきい値が変化することを利用して、しきい値の高い
状態に”０”（あるいは”１”）、しきい値の低い状態
に”１”（あるいは”０”）を対応させてデータを記憶
する。上記フローティングゲートへの電子の注入は、ホ
ットエレクトロンを注入する方法と、トンネル現象を利
用する方法がある。また、フローティングゲートからの
電子の引き抜きは、トンネル現象を利用する方法が一般
的である。
【０００３】
【発明が解決しようとする課題】フラッシュメモリを採
用するフラッシュＡＴＡ−ＰＣカードに対してデータの
書き込み、及び、消去、即ち、メモリトランジスタのフ
ローティングゲートへの電子の注入、及び、引き抜きが
繰り返されると、フローティングゲートと基板間の絶縁
酸化膜が劣化し、フローティングゲートに注入された電
子が経時的にリークして、データ保持特性が低下すると
いう問題がある。
用するフラッシュＡＴＡ−ＰＣカードに対してデータの
書き込み、及び、消去、即ち、メモリトランジスタのフ
ローティングゲートへの電子の注入、及び、引き抜きが
繰り返されると、フローティングゲートと基板間の絶縁
酸化膜が劣化し、フローティングゲートに注入された電
子が経時的にリークして、データ保持特性が低下すると
いう問題がある。
【０００４】本発明の目的は、より長い間、データを正
確に保持するフラッシュＡＴＡ−ＰＣカードを提供する
ことである。
確に保持するフラッシュＡＴＡ−ＰＣカードを提供する
ことである。
【０００５】
【課題を解決するための手段】本発明の第１のフラッシ
ュＡＴＡ−ＰＣカードは、フラッシュメモリと、外部か
らの電源電圧の供給の停止に応じて、既定時間のカウン
トを開始し、外部からの電源電圧の供給の開始後にカウ
ント値をリセットするタイマ手段と、外部からの電源電
圧の供給の開始時に、タイマ手段による既定時間のカウ
ントが終了している場合、フラッシュメモリに記憶して
いるデータのリフレッシュを行う制御部とを備える。即
ち、フラッシュＡＴＡ−ＰＣカードが、既定時間以上の
間、例えば電源電圧を供給するホストに接続されなかっ
た場合、次にホストに接続された時に、フラッシュメモ
リ内のデータをリフレッシュする。
ュＡＴＡ−ＰＣカードは、フラッシュメモリと、外部か
らの電源電圧の供給の停止に応じて、既定時間のカウン
トを開始し、外部からの電源電圧の供給の開始後にカウ
ント値をリセットするタイマ手段と、外部からの電源電
圧の供給の開始時に、タイマ手段による既定時間のカウ
ントが終了している場合、フラッシュメモリに記憶して
いるデータのリフレッシュを行う制御部とを備える。即
ち、フラッシュＡＴＡ−ＰＣカードが、既定時間以上の
間、例えば電源電圧を供給するホストに接続されなかっ
た場合、次にホストに接続された時に、フラッシュメモ
リ内のデータをリフレッシュする。
【０００６】本発明の第２のフラッシュＡＴＡ−ＰＣカ
ードは、フラッシュメモリと、外部からの電源電圧の供
給の停止に応じて、既定時間のカウントを開始し、外部
からの電源電圧の供給の開始後にカウント値をリセット
するタイマ手段と、タイマ手段による既定時間のカウン
トが終了した場合、電源電圧の供給を行う電源と、電源
による電源電圧の供給開始に応じて、フラッシュメモリ
に記憶しているデータのリフレッシュを行う制御手段と
を備える。即ち、フラッシュＡＴＡ−ＰＣカードが、既
定時間以上の間、例えば電源電圧を供給するホストに接
続されなかった場合には、カード内部に備える電源によ
り電源電圧の供給を行い、フラッシュメモリ内のデータ
のリフレッシュを行う。
ードは、フラッシュメモリと、外部からの電源電圧の供
給の停止に応じて、既定時間のカウントを開始し、外部
からの電源電圧の供給の開始後にカウント値をリセット
するタイマ手段と、タイマ手段による既定時間のカウン
トが終了した場合、電源電圧の供給を行う電源と、電源
による電源電圧の供給開始に応じて、フラッシュメモリ
に記憶しているデータのリフレッシュを行う制御手段と
を備える。即ち、フラッシュＡＴＡ−ＰＣカードが、既
定時間以上の間、例えば電源電圧を供給するホストに接
続されなかった場合には、カード内部に備える電源によ
り電源電圧の供給を行い、フラッシュメモリ内のデータ
のリフレッシュを行う。
【０００７】第１または、第２のフラッシュＡＴＡ−Ｐ
Ｃカードにおいて、更に、ＥＣＣ回路を備え、制御手段
は、フラッシュメモリに記憶しているデータのリフレッ
シュとして、当該フラッシュメモリに記憶されている各
セクタのデータをＥＣＣ回路を介して読み出し、訂正可
能な読み出しエラーが検出されたセクタに訂正データを
書き込むことが好ましい。これにより、フラッシュＡＴ
Ａ−ＰＣカードのデータ保持特性を向上する。
Ｃカードにおいて、更に、ＥＣＣ回路を備え、制御手段
は、フラッシュメモリに記憶しているデータのリフレッ
シュとして、当該フラッシュメモリに記憶されている各
セクタのデータをＥＣＣ回路を介して読み出し、訂正可
能な読み出しエラーが検出されたセクタに訂正データを
書き込むことが好ましい。これにより、フラッシュＡＴ
Ａ−ＰＣカードのデータ保持特性を向上する。
【０００８】また、上記好ましい構成のフラッシュＡＴ
Ａ−ＰＣカードにおいて、フラッシュメモリを構成する
トランジスタのコントロールゲートに印加する電圧を低
い値に設定する変圧手段と、制御手段は、フラッシュメ
モリに記憶されている各セクタのデータをＥＣＣ回路を
介して読み取った際に、訂正不可能な読み出しエラーが
検出された場合には、変圧手段にフラッシュメモリを構
成するトランジスタのコントロールゲートに印加する電
圧を通常よりも低い値に設定させた後に、読み出しエラ
ーを生じたセクタのデータを再び読み出し、この際に検
出される読み出しエラーが訂正可能な場合には、当該セ
クタに訂正データを書き込むことが好ましい。これによ
り、フラッシュＡＴＡ−ＰＣカードのデータ保持特性を
更に向上する。
Ａ−ＰＣカードにおいて、フラッシュメモリを構成する
トランジスタのコントロールゲートに印加する電圧を低
い値に設定する変圧手段と、制御手段は、フラッシュメ
モリに記憶されている各セクタのデータをＥＣＣ回路を
介して読み取った際に、訂正不可能な読み出しエラーが
検出された場合には、変圧手段にフラッシュメモリを構
成するトランジスタのコントロールゲートに印加する電
圧を通常よりも低い値に設定させた後に、読み出しエラ
ーを生じたセクタのデータを再び読み出し、この際に検
出される読み出しエラーが訂正可能な場合には、当該セ
クタに訂正データを書き込むことが好ましい。これによ
り、フラッシュＡＴＡ−ＰＣカードのデータ保持特性を
更に向上する。
【０００９】
実施の形態１．図１は、本発明のフラッシュＡＴＡ−Ｐ
Ｃカードの実施の形態１を示す図である。フラッシュＡ
ＴＡ−ＰＣカード１では、当該カード１がホスト２から
引き抜かれてから一定の時間以上経過した後に、再びホ
スト２に差し込まれた場合に、当該フラッシュディスク
１の備えるフラッシュメモリ４の記憶するデータをリフ
レッシュすることを特徴とする。フラッシュディスク１
は、フラッシュディスク制御回路３と、フラッシュメモ
リ４、電源切り換え回路１２、タイマ回路１３、及び、
電池１４で構成される。フラッシュディスク制御回路３
は、カードの電源電圧を供給するホスト２と接続され、
データやコマンドのやりとりを行うためのインターフェ
ース回路５と、インターフェース回路５と接続されるバ
ス制御回路１０と、バス制御回路１０に接続されるＭＰ
Ｕ６、セクタバッファ７、フラッシュメモリ制御回路
８、及び、ＥＣＣ回路１１と、ＭＰＵ６に接続される論
理／物理セクタアドレス変換回路９とからなる。フラッ
シュメモリ制御回路８は、フラッシュメモリ４と接続さ
れ、当該フラッシュメモリ４へのデータの書き込み、及
び、データの読み出しを制御する。ホスト２からインタ
ーフェース回路５を介して所定の論理セクタのデータの
読み出しが要求された場合、ＭＰＵ６は、フラッシュメ
モリ４から論理／物理セクタアドレス変換回路９により
特定されるアドレスの物理セクタのデータを読み出し、
これをホスト２へ出力する。なお、フラッシュＡＴＡ−
ＰＣカード１と、ホスト２との電気的、及び物理的イン
ターフェースは、ＰＣカードＡＴＡ仕様に準拠してい
る。カード１がホスト２から抜き取られ（電気的に切り
離され）、ホスト２から電源電圧の供給が停止した場
合、タイマ回路１３は、カウントを開始する。カード１
がホスト２に接続され、ホスト２から再び電源電圧が供
給されたときに、タイマ回路１３による既定時間のカウ
ントが終了している場合、即ち、カード１が既定時間使
用されていなかった場合、フラッシュメモリ４に記憶し
ているデータのリフレッシュを行う。当該リフレッシュ
は、以下のようにして行われる。まず、フラッシュメモ
リ４内の各セクタのデータをＥＣＣ回路１１を介して読
み出し、読み出したデータがフローティングゲートから
の注入電子のリークにより反転していないかをチェック
する。ここで、訂正可能な読み出しエラーが検出された
セクタに対しては、訂正データの書き込みを行う。な
お、上記タイマ回路１３のカウントする時間は、カード
１の備えるフラッシュメモリ４の製造精度に基づき、デ
ータ保持状態の劣化を調べるのに適当な時間、例えば半
年や１年に設定する。
Ｃカードの実施の形態１を示す図である。フラッシュＡ
ＴＡ−ＰＣカード１では、当該カード１がホスト２から
引き抜かれてから一定の時間以上経過した後に、再びホ
スト２に差し込まれた場合に、当該フラッシュディスク
１の備えるフラッシュメモリ４の記憶するデータをリフ
レッシュすることを特徴とする。フラッシュディスク１
は、フラッシュディスク制御回路３と、フラッシュメモ
リ４、電源切り換え回路１２、タイマ回路１３、及び、
電池１４で構成される。フラッシュディスク制御回路３
は、カードの電源電圧を供給するホスト２と接続され、
データやコマンドのやりとりを行うためのインターフェ
ース回路５と、インターフェース回路５と接続されるバ
ス制御回路１０と、バス制御回路１０に接続されるＭＰ
Ｕ６、セクタバッファ７、フラッシュメモリ制御回路
８、及び、ＥＣＣ回路１１と、ＭＰＵ６に接続される論
理／物理セクタアドレス変換回路９とからなる。フラッ
シュメモリ制御回路８は、フラッシュメモリ４と接続さ
れ、当該フラッシュメモリ４へのデータの書き込み、及
び、データの読み出しを制御する。ホスト２からインタ
ーフェース回路５を介して所定の論理セクタのデータの
読み出しが要求された場合、ＭＰＵ６は、フラッシュメ
モリ４から論理／物理セクタアドレス変換回路９により
特定されるアドレスの物理セクタのデータを読み出し、
これをホスト２へ出力する。なお、フラッシュＡＴＡ−
ＰＣカード１と、ホスト２との電気的、及び物理的イン
ターフェースは、ＰＣカードＡＴＡ仕様に準拠してい
る。カード１がホスト２から抜き取られ（電気的に切り
離され）、ホスト２から電源電圧の供給が停止した場
合、タイマ回路１３は、カウントを開始する。カード１
がホスト２に接続され、ホスト２から再び電源電圧が供
給されたときに、タイマ回路１３による既定時間のカウ
ントが終了している場合、即ち、カード１が既定時間使
用されていなかった場合、フラッシュメモリ４に記憶し
ているデータのリフレッシュを行う。当該リフレッシュ
は、以下のようにして行われる。まず、フラッシュメモ
リ４内の各セクタのデータをＥＣＣ回路１１を介して読
み出し、読み出したデータがフローティングゲートから
の注入電子のリークにより反転していないかをチェック
する。ここで、訂正可能な読み出しエラーが検出された
セクタに対しては、訂正データの書き込みを行う。な
お、上記タイマ回路１３のカウントする時間は、カード
１の備えるフラッシュメモリ４の製造精度に基づき、デ
ータ保持状態の劣化を調べるのに適当な時間、例えば半
年や１年に設定する。
【００１０】以下、フラッシュＡＴＡ−ＰＣカード１の
動作について、より詳しく説明する。ホスト２からフラ
ッシュＡＴＡ−ＰＣカード１が抜き取られ、ホスト２か
らの電源電圧の供給が停止すると、電源切り換え回路１
２は、タイマ回路１３への供給電源を電池１４に切り換
える。これに応じて、タイマ回路１３は、既定時間のカ
ウントを開始する。カード１がホスト２に接続され、ホ
スト２から電源切り換え回路１２への電源電圧の供給が
再開した場合、電源切り換え回路１２は、電池１４によ
るタイマ回路１３への電圧供給を停止する。フラッシュ
ディスク制御回路３内のＭＰＵ６は、ホスト２からの電
源電圧の供給の再開に伴って、カード内部の各回路の初
期化を行う前に、以下の手順でフラッシュメモリ４に記
憶するデータのリフレッシュを行う。図２は、ホスト２
からの電源電圧の供給が再開された際に、ＭＰＵ６の実
行する処理のフローチャートである。タイマ回路１３に
よる既定時間のカウントが終了している場合には（ステ
ップＳ１でＹＥＳ）、当該カードが既定時間（長期間）
使用されていないと判断することができる。そこで、フ
ラッシュメモリ４に記憶するデータのリフレッシュとし
て以下の処理を実行する。まず、変数Ｘの値を０にセッ
トし（ステップＳ２）、セクタアドレスＸのデータの読
み出しを行う（ステップＳ３）。ここで、ＥＣＣ回路１
１により読み出しエラーが検出された場合であって（ス
テップＳ４でＹＥＳ）、当該読み出しエラーが訂正可能
な場合には（ステップＳ５でＹＥＳ）、アドレスＸのセ
クタに訂正データの書き込みを実行する（ステップＳ
６）。一方、当該読み出しエラーが訂正不可能な場合
（ステップＳ５でＮＯ）、エラー終了する。ＥＣＣ回路
１１において読み出しエラーが検出されなかった場合
（ステップＳ４でＮＯ）、及び、ＥＣＣ回路１１により
読み出しエラーが検出されたが訂正できた場合（ステッ
プＳ６）、次のセクタについて調べるため、変数Ｘの値
に１を加算する（ステップＳ７）。変数Ｘの値がフラッ
シュメモリ４の最大セクタ番号Ｘmax以下の場合（ステ
ップＳ８でＮＯ）、ステップＳ３に戻る。また、変数Ｘ
の値が最大セクタ番号Ｘmaxを越えたときには（ステッ
プＳ８でＹＥＳ）、フラッシュメモリ４の全セクタにつ
いてのチェックが終了したと判断して、カウンタ回路１
３のリセットを含むカード内部の各回路の初期化を行う
（ステップＳ９）。上記ステップＳ２〜Ｓ８において実
行するフラッシュメモリに記憶する各セクタのデータの
リフレッシュには、ある程度の時間を要する。そこで、
本例において、タイマ回路１３による既定時間のカウン
トが終了する前に、ホスト２からカード１への電源電圧
の供給が再開された場合、即ち、フラッシュＡＴＡ−Ｐ
Ｃカード１が頻繁に用いられている場合には（ステップ
Ｓ１でＮＯ）、フラッシュメモリ４に記憶するデータの
リフレッシュは行わずに、直ちにフラッシュディスク制
御回路３内の回路の初期化を行う。このように、本例の
フラッシュＡＴＡ−ＰＣカード１は、一定の間カードが
使用されていなかった場合にのみフラッシュメモリ４に
記憶するデータのリフレッシュを行い、日常のカード１
の使用を不必要に妨げることなく、データ保持特性の経
時劣化に伴うデータの消失を有効に防止する。
動作について、より詳しく説明する。ホスト２からフラ
ッシュＡＴＡ−ＰＣカード１が抜き取られ、ホスト２か
らの電源電圧の供給が停止すると、電源切り換え回路１
２は、タイマ回路１３への供給電源を電池１４に切り換
える。これに応じて、タイマ回路１３は、既定時間のカ
ウントを開始する。カード１がホスト２に接続され、ホ
スト２から電源切り換え回路１２への電源電圧の供給が
再開した場合、電源切り換え回路１２は、電池１４によ
るタイマ回路１３への電圧供給を停止する。フラッシュ
ディスク制御回路３内のＭＰＵ６は、ホスト２からの電
源電圧の供給の再開に伴って、カード内部の各回路の初
期化を行う前に、以下の手順でフラッシュメモリ４に記
憶するデータのリフレッシュを行う。図２は、ホスト２
からの電源電圧の供給が再開された際に、ＭＰＵ６の実
行する処理のフローチャートである。タイマ回路１３に
よる既定時間のカウントが終了している場合には（ステ
ップＳ１でＹＥＳ）、当該カードが既定時間（長期間）
使用されていないと判断することができる。そこで、フ
ラッシュメモリ４に記憶するデータのリフレッシュとし
て以下の処理を実行する。まず、変数Ｘの値を０にセッ
トし（ステップＳ２）、セクタアドレスＸのデータの読
み出しを行う（ステップＳ３）。ここで、ＥＣＣ回路１
１により読み出しエラーが検出された場合であって（ス
テップＳ４でＹＥＳ）、当該読み出しエラーが訂正可能
な場合には（ステップＳ５でＹＥＳ）、アドレスＸのセ
クタに訂正データの書き込みを実行する（ステップＳ
６）。一方、当該読み出しエラーが訂正不可能な場合
（ステップＳ５でＮＯ）、エラー終了する。ＥＣＣ回路
１１において読み出しエラーが検出されなかった場合
（ステップＳ４でＮＯ）、及び、ＥＣＣ回路１１により
読み出しエラーが検出されたが訂正できた場合（ステッ
プＳ６）、次のセクタについて調べるため、変数Ｘの値
に１を加算する（ステップＳ７）。変数Ｘの値がフラッ
シュメモリ４の最大セクタ番号Ｘmax以下の場合（ステ
ップＳ８でＮＯ）、ステップＳ３に戻る。また、変数Ｘ
の値が最大セクタ番号Ｘmaxを越えたときには（ステッ
プＳ８でＹＥＳ）、フラッシュメモリ４の全セクタにつ
いてのチェックが終了したと判断して、カウンタ回路１
３のリセットを含むカード内部の各回路の初期化を行う
（ステップＳ９）。上記ステップＳ２〜Ｓ８において実
行するフラッシュメモリに記憶する各セクタのデータの
リフレッシュには、ある程度の時間を要する。そこで、
本例において、タイマ回路１３による既定時間のカウン
トが終了する前に、ホスト２からカード１への電源電圧
の供給が再開された場合、即ち、フラッシュＡＴＡ−Ｐ
Ｃカード１が頻繁に用いられている場合には（ステップ
Ｓ１でＮＯ）、フラッシュメモリ４に記憶するデータの
リフレッシュは行わずに、直ちにフラッシュディスク制
御回路３内の回路の初期化を行う。このように、本例の
フラッシュＡＴＡ−ＰＣカード１は、一定の間カードが
使用されていなかった場合にのみフラッシュメモリ４に
記憶するデータのリフレッシュを行い、日常のカード１
の使用を不必要に妨げることなく、データ保持特性の経
時劣化に伴うデータの消失を有効に防止する。
【００１１】実施の形態２．図３は、本発明のフラッシ
ュＡＴＡ−ＰＣカードの実施の形態２を示す図である。
フラッシュディスク２１は、当該カード２１がホスト２
２から引き抜かれて（電気的に引き離されて）一定の時
間が経過した場合、内部に備える電源３６よりカード内
部へ電源電圧を供給させ、フラッシュメモリ２４に記憶
する各セクタのデータのリフレッシュを行うことを特徴
とする。フラッシュディスク２１は、フラッシュディス
ク制御回路２３と、フラッシュメモリ２４、第１電源切
り換え回路３２、タイマ回路３３、電池３４、第２電源
切り換え回路３５、及び、電源３６で構成される。フラ
ッシュディスク制御回路２３は、ホスト２２と接続さ
れ、データやコマンドのやりとりを行うインターフェー
ス回路２５と、インターフェース回路２５と接続される
バス制御回路３０と、バス制御回路３０に接続されるＭ
ＰＵ２６、セクタバッファ２７、フラッシュメモリ制御
回路２８、及び、ＥＣＣ回路３１と、ＭＰＵ２６に接続
される論理／物理セクタアドレス変換回路２９とからな
る。フラッシュメモリ制御回路２８は、フラッシュメモ
リ２４と接続され、当該フラッシュメモリ２４へのデー
タの書き込み、及び、読み出しを制御する。ホスト２２
からインターフェース回路２５を介して所定の論理セク
タのデータの読み出しが要求された場合、ＭＰＵ２６
は、論理／物理セクタアドレス変換回路２９により特定
されるアドレスの物理セクタのデータをフラッシュメモ
リ２４より読み出し、これをホスト２２へ出力する。フ
ラッシュＡＴＡ−ＰＣカード２１は、図１に示したフラ
ッシュＡＴＡ−ＰＣカード１に、第２電源切り換え回路
３５及びリフレッシュ用の電源３６を追加したものであ
る。フラッシュＡＴＡ−ＰＣカード２１がホスト２２か
ら引き抜かれ、ホスト２２からの電源電圧の供給が停止
すると、第１電源切り換え回路３２は、タイマ回路３３
に供給する電源を電池３４に切り換える。これに応じて
タイマ回路３３は、既定時間のカウントを開始する。フ
ラッシュＡＴＡ−ＰＣカード２１がホスト２２に差し込
まれてホスト２２による電源電圧の供給が再開する前
に、タイマ回路３３における既定時間のカウントが終了
した場合、当該タイマ回路３３は、第２電源切り換え回
路３５に所定の制御信号を出力する。当該制御信号を受
け取った第２電源切り換え回路３５は、カード２１の電
源電圧を電源３６に供給させる。電源３６からの電源電
圧の供給を受けて、ＭＰＵ２６は、各セクタのデータ保
持特性が劣化していないかをＥＣＣ回路３１を用いてチ
ェックし、必要に応じてデータのリフレッシュを行う。
ュＡＴＡ−ＰＣカードの実施の形態２を示す図である。
フラッシュディスク２１は、当該カード２１がホスト２
２から引き抜かれて（電気的に引き離されて）一定の時
間が経過した場合、内部に備える電源３６よりカード内
部へ電源電圧を供給させ、フラッシュメモリ２４に記憶
する各セクタのデータのリフレッシュを行うことを特徴
とする。フラッシュディスク２１は、フラッシュディス
ク制御回路２３と、フラッシュメモリ２４、第１電源切
り換え回路３２、タイマ回路３３、電池３４、第２電源
切り換え回路３５、及び、電源３６で構成される。フラ
ッシュディスク制御回路２３は、ホスト２２と接続さ
れ、データやコマンドのやりとりを行うインターフェー
ス回路２５と、インターフェース回路２５と接続される
バス制御回路３０と、バス制御回路３０に接続されるＭ
ＰＵ２６、セクタバッファ２７、フラッシュメモリ制御
回路２８、及び、ＥＣＣ回路３１と、ＭＰＵ２６に接続
される論理／物理セクタアドレス変換回路２９とからな
る。フラッシュメモリ制御回路２８は、フラッシュメモ
リ２４と接続され、当該フラッシュメモリ２４へのデー
タの書き込み、及び、読み出しを制御する。ホスト２２
からインターフェース回路２５を介して所定の論理セク
タのデータの読み出しが要求された場合、ＭＰＵ２６
は、論理／物理セクタアドレス変換回路２９により特定
されるアドレスの物理セクタのデータをフラッシュメモ
リ２４より読み出し、これをホスト２２へ出力する。フ
ラッシュＡＴＡ−ＰＣカード２１は、図１に示したフラ
ッシュＡＴＡ−ＰＣカード１に、第２電源切り換え回路
３５及びリフレッシュ用の電源３６を追加したものであ
る。フラッシュＡＴＡ−ＰＣカード２１がホスト２２か
ら引き抜かれ、ホスト２２からの電源電圧の供給が停止
すると、第１電源切り換え回路３２は、タイマ回路３３
に供給する電源を電池３４に切り換える。これに応じて
タイマ回路３３は、既定時間のカウントを開始する。フ
ラッシュＡＴＡ−ＰＣカード２１がホスト２２に差し込
まれてホスト２２による電源電圧の供給が再開する前
に、タイマ回路３３における既定時間のカウントが終了
した場合、当該タイマ回路３３は、第２電源切り換え回
路３５に所定の制御信号を出力する。当該制御信号を受
け取った第２電源切り換え回路３５は、カード２１の電
源電圧を電源３６に供給させる。電源３６からの電源電
圧の供給を受けて、ＭＰＵ２６は、各セクタのデータ保
持特性が劣化していないかをＥＣＣ回路３１を用いてチ
ェックし、必要に応じてデータのリフレッシュを行う。
【００１２】図４は、電源３６から電源電圧の供給を受
けた場合にＭＰＵ２６が実行する処理のフローチャート
である。まず、変数Ｘの値を０にセットし（ステップＳ
２０）、セクタアドレスＸのデータの読み出しを行う
（ステップＳ２１）。ここで、フローティングゲートか
ら注入電子のリークしているメモリトランジスタから反
転したデータが読み出されたことがＥＣＣ回路３１によ
って検出された場合であって（ステップＳ２２でＹＥ
Ｓ）、当該読み出しエラーが訂正可能な場合には（ステ
ップＳ２３でＹＥＳ）、アドレスＸのセクタに訂正デー
タの書き込みを実行する（ステップＳ２４）。一方、訂
正不可能な読み出しエラーの場合（ステップＳ２３でＮ
Ｏ）、エラー終了する。読み出しエラーが検出されなか
った場合（ステップＳ２２でＮＯ）、及び、読み出しエ
ラーが発生したが訂正できた場合（ステップＳ２４）、
次のセクタについて調べるため、変数Ｘの値に１を加算
する（ステップＳ２５）。変数Ｘの値がフラッシュメモ
リ４の最大セクタ番号Ｘmax以下の場合（ステップＳ２
６でＮＯ）、ステップＳ２１に戻る。また、変数Ｘの値
が最大セクタ番号Ｘmaxを越えたときには（ステップＳ
２６でＹＥＳ）、フラッシュメモリ４の全セクタについ
てのチェックが終了したと判断して処理を終了する。こ
のように、フラッシュＡＴＡ−ＰＣカード２１では、当
該カード２１が長時間使用されずに、タイマ回路３３に
よる既定時間のカウントが終了した場合、カードの電源
電圧を供給する電源３６を備える。このため、フラッシ
ュＡＴＡ−ＰＣカード２１がタイマ回路３３のカウント
する既定時間よりもずっと長い間、ホスト２２に差し込
まれない場合であっても、上記電源３６を用いてフラッ
シュメモリ２４に記憶されているデータのリフレッシュ
を行うことが可能となる。これにより、カードデータの
消失をより長期間にわたり有効に防止することができ
る。
けた場合にＭＰＵ２６が実行する処理のフローチャート
である。まず、変数Ｘの値を０にセットし（ステップＳ
２０）、セクタアドレスＸのデータの読み出しを行う
（ステップＳ２１）。ここで、フローティングゲートか
ら注入電子のリークしているメモリトランジスタから反
転したデータが読み出されたことがＥＣＣ回路３１によ
って検出された場合であって（ステップＳ２２でＹＥ
Ｓ）、当該読み出しエラーが訂正可能な場合には（ステ
ップＳ２３でＹＥＳ）、アドレスＸのセクタに訂正デー
タの書き込みを実行する（ステップＳ２４）。一方、訂
正不可能な読み出しエラーの場合（ステップＳ２３でＮ
Ｏ）、エラー終了する。読み出しエラーが検出されなか
った場合（ステップＳ２２でＮＯ）、及び、読み出しエ
ラーが発生したが訂正できた場合（ステップＳ２４）、
次のセクタについて調べるため、変数Ｘの値に１を加算
する（ステップＳ２５）。変数Ｘの値がフラッシュメモ
リ４の最大セクタ番号Ｘmax以下の場合（ステップＳ２
６でＮＯ）、ステップＳ２１に戻る。また、変数Ｘの値
が最大セクタ番号Ｘmaxを越えたときには（ステップＳ
２６でＹＥＳ）、フラッシュメモリ４の全セクタについ
てのチェックが終了したと判断して処理を終了する。こ
のように、フラッシュＡＴＡ−ＰＣカード２１では、当
該カード２１が長時間使用されずに、タイマ回路３３に
よる既定時間のカウントが終了した場合、カードの電源
電圧を供給する電源３６を備える。このため、フラッシ
ュＡＴＡ−ＰＣカード２１がタイマ回路３３のカウント
する既定時間よりもずっと長い間、ホスト２２に差し込
まれない場合であっても、上記電源３６を用いてフラッ
シュメモリ２４に記憶されているデータのリフレッシュ
を行うことが可能となる。これにより、カードデータの
消失をより長期間にわたり有効に防止することができ
る。
【００１３】実施の形態３．図５は、本発明のフラッシ
ュＡＴＡ−ＰＣカードの実施の形態３を示す図である。
フラッシュディスク４１は、ホスト４２から引き抜かれ
て一定時間が経過した後に、内蔵する電源５６より電源
電圧の供給を行いフラッシュメモリ４４に記憶する各セ
クタのデータのリフレッシュを行う。ここで、ＥＣＣ回
路５１により訂正不可能な読み出しエラーが検出された
セクタのメモリトランジスタに対して、通常よりも低め
の電源電圧を印加し、当該セクタのデータを再び読み出
す。この電源電圧の制御は、ＭＰＵ４６からの指示に基
づいて、フラッシュメモリ用電源供給回路５７が行う。
読み出したデータから検出される読み出しエラーが訂正
可能な場合、これを訂正する。フラッシュディスク４１
は、フラッシュディスク制御回路４３と、フラッシュメ
モリ４４、第１電源切り換え回路５２、タイマ回路５
３、電池５４、第２電源切り換え回路５５、電源５６、
及び、フラッシュメモリ用電源供給回路５７で構成され
る。フラッシュメモリ用電源供給回路５７は、ＭＰＵ４
６からの制御信号に応じてフラッシュメモリ４４に供給
する電源電圧を通常よりも低い値に設定することができ
る。フラッシュディスク制御回路４３は、ホスト４２と
接続され、データやコマンドのやりとりに使用するイン
ターフェース回路４５と、インターフェース回路４５と
接続されるバス制御回路５０と、バス制御回路５０に接
続されるＭＰＵ４６、セクタバッファ４７、フラッシュ
メモリ制御回路４８、及びＥＣＣ回路５１と、ＭＰＵ４
６に接続される論理／物理セクタアドレス変換回路４９
とからなる。フラッシュメモリ制御回路４８は、フラッ
シュメモリ４４と接続され、当該フラッシュメモリ４４
へのデータの書き込み、及び、データの読み出しを制御
する。ホスト４２からインターフェース回路４５を介し
て所定の論理セクタのデータの読み出しが要求された場
合、ＭＰＵ４６は、論理／物理セクタアドレス変換回路
４９により特定されるアドレスの物理セクタのデータを
フラッシュメモリ４４より読み出し、これをホスト４２
へ出力する。フラッシュＡＴＡ−ＰＣカード４１は、図
３に示したフラッシュＡＴＡ−ＰＣカード２１にフラッ
シュメモリ用の電源供給回路５７を追加したものであ
る。フラッシュＡＴＡ−ＰＣカード４１がホスト４２か
ら引き抜かれ、ホスト４２からの電源電圧の供給が停止
すると、第１電源切り換え回路５２は、タイマ回路５３
に供給する電源を電池５４に切り換える。これに応じて
タイマ回路５３は、既定時間のカウントを開始する。フ
ラッシュＡＴＡ−ＰＣカード４１がホスト４２に差し込
まれてホスト４２による電源電圧の供給が再開する前
に、タイマ回路５３における既定時間のカウントが終了
した場合、当該タイマ回路５３は、第２電源切り換え回
路５５に所定の制御信号を出力する。当該制御信号を受
け取った第２電源切り換え回路５５は、カード４１の電
源電圧を電源５６に供給させる。電源５６からの電源電
圧の供給を受けて、ＭＰＵ４６は、各セクタのデータ保
持特性が劣化していないかをＥＣＣ回路５１を用いてチ
ェックし、必要に応じてデータのリフレッシュを行う。
フローティングゲートからの注入電子のリークによりメ
モリトランジスタのしきい値が低下している場合、通常
よりも低めの電源電圧を印加すれば、正しい非反転デー
タを読み出すことができる場合がある。また、メモリト
ランジスタのコントロールゲートへ印加される電圧は、
フラッシュメモリに供給される電源電圧に比例すると考
えられる。そこで、上記ＥＣＣ回路５１を用いて読み出
しエラーのチェックを行った際に、訂正不可能な読み出
しエラーが発生した場合、ＭＰＵ４６は、フラッシュメ
モリ用の電源供給回路５７に所定の制御信号を送り、フ
ラッシュメモリ４４に対して通常よりも低い電源電圧を
供給させる。そして、再びデータを読み出し、これによ
り正常なデータが読み出された場合には当該読み出され
た正常なデータを訂正データとして上書きし、また訂正
可能な読み出しエラーが検出された場合には、これを訂
正する。
ュＡＴＡ−ＰＣカードの実施の形態３を示す図である。
フラッシュディスク４１は、ホスト４２から引き抜かれ
て一定時間が経過した後に、内蔵する電源５６より電源
電圧の供給を行いフラッシュメモリ４４に記憶する各セ
クタのデータのリフレッシュを行う。ここで、ＥＣＣ回
路５１により訂正不可能な読み出しエラーが検出された
セクタのメモリトランジスタに対して、通常よりも低め
の電源電圧を印加し、当該セクタのデータを再び読み出
す。この電源電圧の制御は、ＭＰＵ４６からの指示に基
づいて、フラッシュメモリ用電源供給回路５７が行う。
読み出したデータから検出される読み出しエラーが訂正
可能な場合、これを訂正する。フラッシュディスク４１
は、フラッシュディスク制御回路４３と、フラッシュメ
モリ４４、第１電源切り換え回路５２、タイマ回路５
３、電池５４、第２電源切り換え回路５５、電源５６、
及び、フラッシュメモリ用電源供給回路５７で構成され
る。フラッシュメモリ用電源供給回路５７は、ＭＰＵ４
６からの制御信号に応じてフラッシュメモリ４４に供給
する電源電圧を通常よりも低い値に設定することができ
る。フラッシュディスク制御回路４３は、ホスト４２と
接続され、データやコマンドのやりとりに使用するイン
ターフェース回路４５と、インターフェース回路４５と
接続されるバス制御回路５０と、バス制御回路５０に接
続されるＭＰＵ４６、セクタバッファ４７、フラッシュ
メモリ制御回路４８、及びＥＣＣ回路５１と、ＭＰＵ４
６に接続される論理／物理セクタアドレス変換回路４９
とからなる。フラッシュメモリ制御回路４８は、フラッ
シュメモリ４４と接続され、当該フラッシュメモリ４４
へのデータの書き込み、及び、データの読み出しを制御
する。ホスト４２からインターフェース回路４５を介し
て所定の論理セクタのデータの読み出しが要求された場
合、ＭＰＵ４６は、論理／物理セクタアドレス変換回路
４９により特定されるアドレスの物理セクタのデータを
フラッシュメモリ４４より読み出し、これをホスト４２
へ出力する。フラッシュＡＴＡ−ＰＣカード４１は、図
３に示したフラッシュＡＴＡ−ＰＣカード２１にフラッ
シュメモリ用の電源供給回路５７を追加したものであ
る。フラッシュＡＴＡ−ＰＣカード４１がホスト４２か
ら引き抜かれ、ホスト４２からの電源電圧の供給が停止
すると、第１電源切り換え回路５２は、タイマ回路５３
に供給する電源を電池５４に切り換える。これに応じて
タイマ回路５３は、既定時間のカウントを開始する。フ
ラッシュＡＴＡ−ＰＣカード４１がホスト４２に差し込
まれてホスト４２による電源電圧の供給が再開する前
に、タイマ回路５３における既定時間のカウントが終了
した場合、当該タイマ回路５３は、第２電源切り換え回
路５５に所定の制御信号を出力する。当該制御信号を受
け取った第２電源切り換え回路５５は、カード４１の電
源電圧を電源５６に供給させる。電源５６からの電源電
圧の供給を受けて、ＭＰＵ４６は、各セクタのデータ保
持特性が劣化していないかをＥＣＣ回路５１を用いてチ
ェックし、必要に応じてデータのリフレッシュを行う。
フローティングゲートからの注入電子のリークによりメ
モリトランジスタのしきい値が低下している場合、通常
よりも低めの電源電圧を印加すれば、正しい非反転デー
タを読み出すことができる場合がある。また、メモリト
ランジスタのコントロールゲートへ印加される電圧は、
フラッシュメモリに供給される電源電圧に比例すると考
えられる。そこで、上記ＥＣＣ回路５１を用いて読み出
しエラーのチェックを行った際に、訂正不可能な読み出
しエラーが発生した場合、ＭＰＵ４６は、フラッシュメ
モリ用の電源供給回路５７に所定の制御信号を送り、フ
ラッシュメモリ４４に対して通常よりも低い電源電圧を
供給させる。そして、再びデータを読み出し、これによ
り正常なデータが読み出された場合には当該読み出され
た正常なデータを訂正データとして上書きし、また訂正
可能な読み出しエラーが検出された場合には、これを訂
正する。
【００１４】図６は、電源５６から電源電圧の供給を受
けた場合にＭＰＵ４６が実行する処理のフローチャート
である。まず、変数Ｘの値を０にセットし（ステップＳ
４０）、セクタアドレスＸのデータの読み出しを行う
（ステップＳ４１）。ここで、フローティングゲートか
ら注入電子のリークしているメモリトランジスタから反
転したデータが読み出されたことがＥＣＣ回路５１によ
って検出された場合であって（ステップＳ４２でＹＥ
Ｓ）、当該読み出しエラーが訂正可能な場合には（ステ
ップＳ４３でＹＥＳ）、当該セクタアドレスＸに訂正デ
ータの書き込みを実行する（ステップＳ４４）。一方、
訂正不可能な読み出しエラーである場合（ステップＳ４
３でＮＯ）、フラッシュメモリ用の電源供給回路５７に
所定の制御信号を送り、通常よりも低い電源電圧をフラ
ッシュメモリ４４に印加させ、再び当該セクタアドレス
Ｘのデータの読み出しを行う（ステップＳ４５）。ここ
で、正常なデータが読み出された場合、または、訂正可
能な読み出しエラーが検出された場合には（ステップＳ
４６でＹＥＳ）、当該セクタアドレスＸに訂正データを
書き込む（ステップＳ４７）。次のアドレスのセクタに
ついて調べるため、フラッシュメモリ用の電源供給回路
５７に所定の制御信号を送り、フラッシュメモリ４４に
供給する電源電圧を元の値に戻す（ステップＳ４８）。
なお、この再度の読み出しによっても訂正できない場合
には（ステップＳ４６でＮＯ）、エラー終了する。ＥＣ
Ｃ回路５１によりエラーが検出されなかった場合（ステ
ップＳ４２でＮＯ）、及び、エラーが検出されたが訂正
できた場合（ステップＳ４４、Ｓ４７）、次のアドレス
のセクタについて調べるため、変数Ｘの値に１を加算す
る（ステップＳ４９）。変数Ｘの値がフラッシュメモリ
４４の最大セクタ番号Ｘmax以下の場合（ステップＳ５
０でＮＯ）、ステップＳ２１に戻る。また、変数Ｘの値
が最大セクタ番号Ｘmaxを越えたときには（ステップＳ
５０でＹＥＳ）、フラッシュメモリ４４の全セクタにつ
いてのチェックが終了したと判断して処理を終了する。
なお、本実施形態においては、フラッシュメモリ４４か
らのデータ読み出し時のコントロールゲート電圧を、電
源供給回路５７がフラッシュメモリ４４に印加する電源
電圧によって制御したが、コントロールゲート電圧制御
端子をフラッシュメモリ４４に設け、フラッシュメモリ
４４の外部よりコントロールゲート電圧を制御可能と
し、当該制御端子をＭＰＵ５６により制御するようにし
ても同様の効果を得ることができる。
けた場合にＭＰＵ４６が実行する処理のフローチャート
である。まず、変数Ｘの値を０にセットし（ステップＳ
４０）、セクタアドレスＸのデータの読み出しを行う
（ステップＳ４１）。ここで、フローティングゲートか
ら注入電子のリークしているメモリトランジスタから反
転したデータが読み出されたことがＥＣＣ回路５１によ
って検出された場合であって（ステップＳ４２でＹＥ
Ｓ）、当該読み出しエラーが訂正可能な場合には（ステ
ップＳ４３でＹＥＳ）、当該セクタアドレスＸに訂正デ
ータの書き込みを実行する（ステップＳ４４）。一方、
訂正不可能な読み出しエラーである場合（ステップＳ４
３でＮＯ）、フラッシュメモリ用の電源供給回路５７に
所定の制御信号を送り、通常よりも低い電源電圧をフラ
ッシュメモリ４４に印加させ、再び当該セクタアドレス
Ｘのデータの読み出しを行う（ステップＳ４５）。ここ
で、正常なデータが読み出された場合、または、訂正可
能な読み出しエラーが検出された場合には（ステップＳ
４６でＹＥＳ）、当該セクタアドレスＸに訂正データを
書き込む（ステップＳ４７）。次のアドレスのセクタに
ついて調べるため、フラッシュメモリ用の電源供給回路
５７に所定の制御信号を送り、フラッシュメモリ４４に
供給する電源電圧を元の値に戻す（ステップＳ４８）。
なお、この再度の読み出しによっても訂正できない場合
には（ステップＳ４６でＮＯ）、エラー終了する。ＥＣ
Ｃ回路５１によりエラーが検出されなかった場合（ステ
ップＳ４２でＮＯ）、及び、エラーが検出されたが訂正
できた場合（ステップＳ４４、Ｓ４７）、次のアドレス
のセクタについて調べるため、変数Ｘの値に１を加算す
る（ステップＳ４９）。変数Ｘの値がフラッシュメモリ
４４の最大セクタ番号Ｘmax以下の場合（ステップＳ５
０でＮＯ）、ステップＳ２１に戻る。また、変数Ｘの値
が最大セクタ番号Ｘmaxを越えたときには（ステップＳ
５０でＹＥＳ）、フラッシュメモリ４４の全セクタにつ
いてのチェックが終了したと判断して処理を終了する。
なお、本実施形態においては、フラッシュメモリ４４か
らのデータ読み出し時のコントロールゲート電圧を、電
源供給回路５７がフラッシュメモリ４４に印加する電源
電圧によって制御したが、コントロールゲート電圧制御
端子をフラッシュメモリ４４に設け、フラッシュメモリ
４４の外部よりコントロールゲート電圧を制御可能と
し、当該制御端子をＭＰＵ５６により制御するようにし
ても同様の効果を得ることができる。
【００１５】
【発明の効果】本発明の第１のフラッシュＡＴＡ−ＰＣ
カードでは、当該カードがホストコンピュータ等、電源
電圧を供給する外部装置にタイマ手段のカウントする既
定時間以上接続されなかった場合にのみ、フラッシュメ
モリに記憶するデータのリフレッシュを行う。これによ
り、頻繁に使用されるカードに不必要なリフレッシュを
行うことなく、ある特定の期間使用されなかったカード
のデータが消失するのを有効に防止することができる。
カードでは、当該カードがホストコンピュータ等、電源
電圧を供給する外部装置にタイマ手段のカウントする既
定時間以上接続されなかった場合にのみ、フラッシュメ
モリに記憶するデータのリフレッシュを行う。これによ
り、頻繁に使用されるカードに不必要なリフレッシュを
行うことなく、ある特定の期間使用されなかったカード
のデータが消失するのを有効に防止することができる。
【００１６】本発明の第２のフラッシュＡＴＡ−ＰＣカ
ードでは、当該カードが長時間使用されなかった場合に
は、内蔵する電源を用いて、フラッシュメモリに記憶す
るデータのリフレッシュを行うことができる。これによ
り、ある特定の期間使用されなかったカードのデータが
消失するのを、より有効に防止することができる。
ードでは、当該カードが長時間使用されなかった場合に
は、内蔵する電源を用いて、フラッシュメモリに記憶す
るデータのリフレッシュを行うことができる。これによ
り、ある特定の期間使用されなかったカードのデータが
消失するのを、より有効に防止することができる。
【００１７】また、より好ましい構成の上記第１または
第２のフラッシュＡＴＡ−ＰＣカードでは、ＥＣＣ回路
により読み取りエラーの検出されたセクタのデータに対
して訂正データを書き込むことで、カードのデータ保持
特性の経時劣化に伴うデータの消失を有効に防止するこ
とができる。また、より好ましい構成の上記フラッシュ
ＡＴＡ−ＰＣカードでは、ＥＣＣ回路によって訂正不可
能なエラーが検出された場合に、通常の読み出し電圧よ
りも低い電源電圧でフラッシュメモリの再読み出しを行
うことにより、訂正された正しいデータを得ることで、
長期間未使用の状態にあるフラッシュＡＴＡ−ＰＣカー
ドのデータ消失を極力抑えデータ保持特性を向上する。
第２のフラッシュＡＴＡ−ＰＣカードでは、ＥＣＣ回路
により読み取りエラーの検出されたセクタのデータに対
して訂正データを書き込むことで、カードのデータ保持
特性の経時劣化に伴うデータの消失を有効に防止するこ
とができる。また、より好ましい構成の上記フラッシュ
ＡＴＡ−ＰＣカードでは、ＥＣＣ回路によって訂正不可
能なエラーが検出された場合に、通常の読み出し電圧よ
りも低い電源電圧でフラッシュメモリの再読み出しを行
うことにより、訂正された正しいデータを得ることで、
長期間未使用の状態にあるフラッシュＡＴＡ−ＰＣカー
ドのデータ消失を極力抑えデータ保持特性を向上する。
【図１】 発明の実施の形態１のフラッシュＡＴＡ−Ｐ
Ｃカードの構成を示す図である。
Ｃカードの構成を示す図である。
【図２】 実施形態１のフラッシュＡＴＡ−ＰＣカード
の備えるＭＰＵの実行する処理のフローチャートであ
る。
の備えるＭＰＵの実行する処理のフローチャートであ
る。
【図３】 発明の実施の形態２のフラッシュＡＴＡ−Ｐ
Ｃカードの構成を示す図である。
Ｃカードの構成を示す図である。
【図４】 実施形態２のフラッシュＡＴＡ−ＰＣカード
の備えるＭＰＵの実行する処理のフローチャートであ
る。
の備えるＭＰＵの実行する処理のフローチャートであ
る。
【図５】 発明の実施の形態３のフラッシュＡＴＡ−Ｐ
Ｃカードの構成を示す図である。
Ｃカードの構成を示す図である。
【図６】 実施形態３のフラッシュＡＴＡ−ＰＣカード
の備えるＭＰＵの実行する処理のフローチャートであ
る。
の備えるＭＰＵの実行する処理のフローチャートであ
る。
１，２１，４１ フラッシュＡＴＡ−ＰＣカード、
２，２２，４２ ホスト、 ３，２３，４３ フラッシ
ュディスク制御回路、 ４，２４，４４ フラッシュメ
モリ、 ５，２５，４５ インターフェース回路、
６，２６，４６ ＭＰＵ、 ７，２７，４７ セクタバ
ッファ、 ８，２８，４８ フラッシュメモリ制御回
路、 ９，２９，４９ 論理／物理セクタアドレス変換
回路、 １０，３０，５０ バス制御回路、 １１，３
１，５１ ＥＣＣ回路、 １２ 電源切り換え回路、
１３，３３，５３ タイマ回路、 １４，３４，５４
電池、３２，５２ 第１電源切り換え回路、 ３５，５
５ 第２電源切り換え回路、３６，５６ 電源、 ５７
フラッシュメモリ用電源供給回路
２，２２，４２ ホスト、 ３，２３，４３ フラッシ
ュディスク制御回路、 ４，２４，４４ フラッシュメ
モリ、 ５，２５，４５ インターフェース回路、
６，２６，４６ ＭＰＵ、 ７，２７，４７ セクタバ
ッファ、 ８，２８，４８ フラッシュメモリ制御回
路、 ９，２９，４９ 論理／物理セクタアドレス変換
回路、 １０，３０，５０ バス制御回路、 １１，３
１，５１ ＥＣＣ回路、 １２ 電源切り換え回路、
１３，３３，５３ タイマ回路、 １４，３４，５４
電池、３２，５２ 第１電源切り換え回路、 ３５，５
５ 第２電源切り換え回路、３６，５６ 電源、 ５７
フラッシュメモリ用電源供給回路
Claims (4)
- 【請求項１】 フラッシュメモリと、 外部からの電源電圧の供給の停止に応じて、既定時間の
カウントを開始し、外部からの電源電圧の供給の開始後
にカウント値をリセットするタイマ手段と、 外部からの電源電圧の供給の開始時に、タイマ手段によ
る既定時間のカウントが終了している場合、フラッシュ
メモリに記憶しているデータのリフレッシュを行う制御
部とを備えることを特徴とするフラッシュＡＴＡ−ＰＣ
カード。 - 【請求項２】 フラッシュメモリと、 外部からの電源電圧の供給の停止に応じて、既定時間の
カウントを開始し、外部からの電源電圧の供給の開始後
にカウント値をリセットするタイマ手段と、 タイマ手段による既定時間のカウントが終了した場合、
電源電圧の供給を行う電源と、 電源による電源電圧の供給開始に応じて、フラッシュメ
モリに記憶しているデータのリフレッシュを行う制御手
段とを備えることを特徴とするフラッシュＡＴＡ−ＰＣ
カード。 - 【請求項３】 請求項１、または、請求項２に記載され
たフラッシュＡＴＡ−ＰＣカードにおいて、 更に、ＥＣＣ回路を備え、 制御手段は、フラッシュメモリに記憶しているデータの
リフレッシュとして、当該フラッシュメモリに記憶され
ている各セクタのデータをＥＣＣ回路を介して読み出
し、訂正可能な読み出しエラーが検出されたセクタに訂
正データを書き込むことを特徴とするフラッシュＡＴＡ
−ＰＣカード。 - 【請求項４】 請求項３に記載されたフラッシュＡＴＡ
−ＰＣカードにおいて、 フラッシュメモリを構成するトランジスタのコントロー
ルゲートに印加する電圧を低い値に設定する変圧手段
と、 制御手段は、フラッシュメモリに記憶されている各セク
タのデータをＥＣＣ回路を介して読み取った際に、訂正
不可能な読み出しエラーが検出された場合には、変圧手
段にフラッシュメモリを構成するトランジスタのコント
ロールゲートに印加する電圧を通常よりも低い値に設定
させた後に、読み出しエラーを生じたセクタのデータを
再び読み出し、この際に検出される読み出しエラーが訂
正可能な場合には、当該セクタに訂正データを書き込む
ことを特徴とするフラッシュＡＴＡ−ＰＣカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152496A JPH09244961A (ja) | 1996-03-08 | 1996-03-08 | フラッシュａｔａ−ｐｃカード |
| DE19636087A DE19636087C2 (de) | 1996-03-08 | 1996-09-05 | Flashspeicher-PC-Karte |
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