JPH09245488A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 インプリントによる強誘電体キャパシタの情
報保持特性の偏り・劣化を防止し、強誘電体メモリの信
頼性を高める。 【解決手段】 二対の切り換えＭＯＳＦＥＴＮ８・Ｎ９
及びＮＡ・ＮＢあるいはＮＣ・ＮＤ及びＮＥ・ＮＦをそ
れぞれ含み、メモリアレイＡＲＹＬ又はＡＲＹＲの各相
補ビット線の非反転及び反転信号線とセンスアンプＳＡ
の対応する単位増幅回路の非反転及び反転入出力ノード
との間を選択的に非反転又は反転接続しうるビット線反
転回路からなるビット線接続切り換え回路ＳＬ及びＳＲ
と、これらのビット線接続切り換え回路による相補ビッ
ト線及び単位増幅回路間の接続が非反転又は反転接続の
いずれにあるかを記憶するためのビット線切り換え状態
記憶回路とを設け、リフレッシュ動作が行われるごと
に、その実質的な論理値を変えることなくメモリセルの
保持データをワード線単位で反転し、書き換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体メモリに
関し、例えば、揮発モード及び不揮発モードで使用可能
なシャドーＲＡＭ（ランダムアクセスメモリ）ならびに
その信頼性の向上に利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】強誘電体キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）を含む強誘電体型
のメモリセルが格子状に配置されてなるメモリアレイを
その基本構成要素とする強誘電体メモリがある。また、
このような強誘電体メモリを、通常動作時は、強誘電体
キャパシタのプレート電位及びビット線のプリチャージ
電位を電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位
として揮発モードで動作させ、電源切断時には、強誘電
体キャパシタのプレート電位を接地電位ＶＳＳとして不
揮発モードで動作させるいわゆるシャドーＲＡＭが、例
えば、特開平７−２１７８４等に記載されている。

【０００３】

【発明が解決しようとする課題】上記シャドーＲＡＭに
おいて、揮発モードによる保持データの読み書きは、強
誘電体キャパシタの分極にともないその電極間容量に蓄
積される電荷を利用して行われるが、この蓄積電荷は、
通常のダイナミック型ＲＡＭと同様、時間とともにリー
クするため、所定周期内でのリフレッシュ動作が必要と
なる。

【０００４】一方、強誘電体キャパシタの情報保持特性
は、周知のように、リフレッシュ動作を含む保持データ
の読み出しや同一データの書き込みに際してその電極間
に同一極性のパルスが印加されることで、いわゆるイン
プリントによる偏りを呈し、あるいは強誘電体劣化によ
る情報量低下を来す。このことは、通常の強誘電体メモ
リは無論のこと、特に所定周期でリフレッシュが行われ
るシャドーＲＡＭでは比較的深刻な問題となり、その信
頼性を低下させる原因となる。

【０００５】この発明の目的は、インプリントによる強
誘電体キャパシタの情報保持特性の偏り・劣化を防止
し、強誘電体メモリの信頼性を高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、強誘電体キャパシタを含む強
誘電体型のメモリセルが格子状に配置されてなるメモリ
アレイをその基本構成要素とし、揮発モード及び不揮発
モードで使用可能なシャドーＲＡＭ等の強誘電体メモリ
に、例えば二対の切り換えＭＯＳＦＥＴをそれぞれ含
み、メモリアレイの各相補ビット線の非反転及び反転信
号線とセンスアンプの対応する単位増幅回路の非反転及
び反転入出力ノードとの間を選択的に非反転又は反転接
続しうるビット線反転回路と、これらのビット線反転回
路による相補ビット線及び単位増幅回路間の接続が非反
転又は反転接続のいずれにあるかを記憶する切り換え状
態記憶回路とを設け、例えばリフレッシュ動作が行われ
るごとに、その実質的な論理値を変えることなくメモリ
セルの保持データをワード線単位で反転し、書き換え
る。

【０００８】上記手段によれば、保持データの実質的な
論理値が変化しない場合でも、強誘電体キャパシタの電
極間に印加されるパルスの極性を所定周期で反転させる
ことがてきるため、インプリントによる強誘電体キャパ
シタの情報保持特性の偏り・劣化を防止し、シャドーＲ
ＡＭ等の信頼性を高めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シャドーＲＡＭ（強誘電体メモリ）の一実施例のブロッ
ク図が示されている。また、図２には、図１のシャドー
ＲＡＭに含まれるメモリアレイ及びその周辺部の一実施
例の部分的な回路図が示され、図３には、図２のメモリ
アレイを構成する強誘電体メモリセルの一実施例の情報
保持特性図が示されている。これらの図をもとに、まず
この実施例のシャドーＲＡＭの構成及び動作の概要なら
びに強誘電体メモリセルの情報保持特性について説明す
る。なお、図２の各回路素子ならびに図１の各ブロック
を構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板面上に形成される。また、以下の回路図において、
そのチャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴはＰチャンネル型であって、矢印の付されな
いＮチャンネルＭＯＳＦＥＴと区別して示される。

【００１０】図１において、この実施例のシャドーＲＡ
Ｍは、シェアドセンス方式を採り、センスアンプＳＡの
両側に配置される一対のメモリアレイＡＲＹＬ及びＡＲ
ＹＲと、これらのメモリアレイに対応して設けられるＸ
アドレスデコーダＸＤＬ及びＸＤＲとを備える。センス
アンプＳＡとメモリアレイＡＲＹＬ及びＡＲＹＲとの間
には、ビット線接続切り換え回路ＳＬ及びＳＲがそれぞ
れ設けられ、メモリアレイＡＲＹＬの左側には、Ｙアド
レスデコーダＹＤが設けられる。

【００１１】メモリアレイＡＲＹＬ及びＡＲＹＲは、い
わゆる２セル・２トランジスタ型アレイとされ、図２に
示されるように、垂直方向に平行して配置されるｍ＋１
本のワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍ
と、水平方向に平行して配置されるｎ＋１組の相補ビッ
ト線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊
（ここで、例えば非反転ビット線ＢＬ０Ｔ及び反転ビッ
ト線ＢＬ０Ｒを、合わせて相補ビット線ＢＬ０＊のよう
に＊を付して表す。また、それが有効とされるとき選択
的にハイレベルとされるいわゆる非反転信号等について
はその名称の末尾にＴを付して表し、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
についてはその名称の末尾にＢを付して表す。以下同
様）とをそれぞれ含む。これらのワード線及び相補ビッ
ト線の交点には、強誘電体キャパシタＣｐ又はＣｎ及び
アドレス選択ＭＯＳＦＥＴＱｐ又はＱｎからなる合計
（ｍ＋１）×（ｎ＋１）対の強誘電体メモリセルが格子
状に配置される。

【００１２】メモリアレイＡＲＹＬ及びＡＲＹＲの同一
列に配置されるｍ＋１対のメモリセルの強誘電体キャパ
シタＣｐ又はＣｎの一方の電極は、その情報蓄積ノード
として、対応するアドレス選択ＭＯＳＦＥＴＱｐ又はＱ
ｎを介して相補ビット線ＢＬ０＊〜ＢＬｎ＊あるいはＢ
Ｒ０＊〜ＢＲｎ＊の非反転信号線又は反転信号線にそれ
ぞれ共通結合される。また、メモリアレイＡＲＹＬ及び
ＡＲＹＲの同一行に配置されるｎ＋１対のメモリセルの
アドレス選択ＭＯＳＦＥＴＱｐ及びＱｎのゲートは、対
応するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍ
にそれぞれ共通結合される。メモリアレイＡＲＹＬ及び
ＡＲＹＲを構成するすべてのメモリセルの強誘電体キャ
パシタの他方の電極つまりプレートには、所定のプレー
ト電圧ＶＰが共通に供給される。なお、プレート電圧Ｖ
Ｐは、電源電圧が投入されシャドーＲＡＭが揮発モード
とされるとき、内部電圧ＨＶＣつまり電源電圧ＶＣＣ及
び接地電位ＶＳＳ間の中間電位とされ、電源電圧が切断
されシャドーＲＡＭが不揮発モードとされると、接地電
位ＶＳＳつまり０Ｖとされる。

【００１３】ところで、メモリアレイＡＲＹＬ及びＡＲ
ＹＲを構成する強誘電体メモリセルは、強誘電体キャパ
シタの電極間に印加される電界と電極間にある強誘電体
の分極との関係において、図３に示されるような情報保
持特性を有する。すなわち、点Ａにある初期の強誘電体
メモリセルは、正方向の電界＋Ｅｐが印加されることで
その状態を点Ｂに移行し、正方向の最大分極＋Ｐｐを生
じる。この分極は、電界が小さくなることで徐々に低下
するが、電界が０となる点Ｃにおいても分極＋Ｐｒが残
留する。一方、強誘電体メモリセルの分極は、逆方向の
電界−Ｅｃが印加される点Ｄを境界として反転し、電界
−Ｅｐが印加される点Ｅにおいて逆方向の最大分極−Ｐ
ｐを生じる。この分極は、電界が小さくなることで徐々
に低下するが、電界が０となる点Ｆにおいても分極−Ｐ
ｒが残留する。そして、正方向の電界＋Ｅｃが印加され
る点Ｇを境界として正転し、上記点Ｂに至る。

【００１４】この実施例において、シャドーＲＡＭが揮
発モードとされるとき、強誘電体メモリセルを構成する
強誘電体キャパシタのプレートには、内部電圧ＨＶＣつ
まり中間電位のプレート電圧ＶＰが供給される。また、
シャドーＲＡＭが揮発モードによる非選択状態とされる
とき、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相
補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲ
ｎ＊は、その非反転及び反転信号線が内部電圧ＨＶＣに
プリチャージされる。さらに、シャドーＲＡＭで揮発モ
ードによる読み出し動作が行われるとき、内部電圧ＨＶ
Ｃにプリチャージされた相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線
の電位は、選択メモリセルの強誘電体キャパシタの電極
間容量に蓄積された電荷が放出されることでわずかに上
昇し、又は下降する。そして、このような相補ビット線
の非反転及び反転信号線における微小読み出し電位は、
後述するように、センスアンプＳＡの対応する単位増幅
回路によってそれぞれ増幅され、ハイレベル又はロウレ
ベルの２値読み出し信号となる。

【００１５】言い換えるならば、この実施例のシャドー
ＲＡＭにおいて揮発モードによる読み出し動作が行われ
るとき、選択されたメモリセルの強誘電体キャパシタの
分極状態は、相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびに
ＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線がプリチャ
ージ状態にある図２の点Ｃ又は点Ｆから増幅後のハイレ
ベルに対応する点Ｂあるいは増幅後のロウレベルに対応
する点Ｅの間を往復するだけであって、読み出し動作に
ともなう分極反転は生じない。このため、強誘電体メモ
リセルの時間あたりの書き換え回数を少なくすることが
でき、これによって強誘電体メモリの耐用期間を長くす
ることができるものである。

【００１６】一方、シャドーＲＡＭで揮発モードによる
同一データの書き込みつまり非反転書き込み動作が行わ
れるとき、選択メモリセルの強誘電体キャパシタの分極
状態は、読み出し動作の場合と同様、相補ビット線ＢＬ
０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊の非反転及
び反転信号線がプリチャージ状態にある図２の点Ｃ又は
点Ｆから増幅後のハイレベルに対応する点Ｂ又はロウレ
ベルに対応する点Ｅとの間を往復するだけであり、書き
込み動作にともなう分極反転は生じない。しかし、論理
値の異なるデータの書き込みつまり反転書き込み動作が
行われるときには、選択メモリセルの強誘電体キャパシ
タの分極状態は、点Ｃから点Ｅあるいは点Ｆから点Ｂに
それぞれ移行し、分極反転をともなうものとなる。

【００１７】図２の説明に戻ろう。ビット線接続切り換
え回路ＳＬは、メモリアレイＡＲＹＬの相補ビット線Ｂ
Ｌ０＊〜ＢＬｎ＊に対応して設けられるｎ＋１個のビッ
ト線反転回路を備え、これらのビット線反転回路のそれ
ぞれは、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び
反転信号線とセンスアンプＳＡの対応する単位増幅回路
の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴならびに反転
入出力ノードＢＳ０Ｂ〜ＢＳｎＢあるいは反転入出力ノ
ードＢＳ０Ｂ〜ＢＳｎＢならびに非反転入出力ノードＢ
Ｓ０Ｔ〜ＢＳｎＴとの間にそれぞれ設けられるＮチャン
ネル型の二対の切り換えＭＯＳＦＥＴＮ８及びＮ９なら
びにＮＡ及びＮＢを含む。このうち、切り換えＭＯＳＦ
ＥＴＮ８及びＮ９のゲートには、後述するビット線切り
換え制御回路ＢＬＣＣからシェアド制御信号ＳＨＴＬが
共通に供給され、切り換えＭＯＳＦＥＴＮＡ及びＮＢの
ゲートには、ビット線切り換え制御回路ＢＬＣＣからシ
ェアド制御信号ＳＨＢＬが共通に供給される。

【００１８】これにより、メモリアレイＡＲＹＬの相補
ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線は、シ
ェアド制御信号ＳＨＴＬがハイレベルとされビット線接
続切り換え回路ＳＬの切り換えＭＯＳＦＥＴＮ８及びＮ
９がオン状態とされるとき、センスアンプＳＡの対応す
る単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎ
Ｔならびに反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢに非反
転接続され、シェアド制御信号ＳＨＢＬがハイレベルと
されビット線接続切り換え回路ＳＬの切り換えＭＯＳＦ
ＥＴＮＡ及びＮＢがオン状態とされるときには、センス
アンプＳＡの対応する単位増幅回路の反転入出力ノード
ＢＳ０Ｂ〜ＢＳｎＢならびに非反転入出力ノードＢＳ０
Ｔ〜ＢＳｎＴに反転接続されるものとなる。

【００１９】同様に、他方のビット線接続切り換え回路
ＳＲは、メモリアレイＡＲＹＲの相補ビット線ＢＲ０＊
〜ＢＲｎ＊に対応して設けられるｎ＋１個のビット線反
転回路を備え、これらのビット線反転回路のそれぞれ
は、相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転及び反転
信号線とセンスアンプＳＡの対応する単位増幅回路の非
反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴならびに反転入出
力ノードＢＳ０Ｂ〜ＢＳｎＢあるいは反転入出力ノード
ＢＳ０Ｂ〜ＢＳｎＢならびに非反転入出力ノードＢＳ０
Ｔ〜ＢＳｎＴとの間にそれぞれ設けられるＮチャンネル
型の二対の切り換えＭＯＳＦＥＴＮＣ及びＮＤならびに
ＮＥ及びＮＦを含む。このうち、切り換えＭＯＳＦＥＴ
ＮＣ及びＮＤのゲートには、ビット線切り換え制御回路
ＢＬＣＣからシェアド制御信号ＳＨＴＲが共通に供給さ
れ、切り換えＭＯＳＦＥＴＮＥ及びＮＦのゲートにはシ
ェアド制御信号ＳＨＢＲが共通に供給される。

【００２０】これにより、メモリアレイＡＲＹＲの相補
ビット線ＢＲ０＊〜ＢＲｎ＊の非反転及び反転信号線
は、シェアド制御信号ＳＨＴＲがハイレベルとされビッ
ト線接続切り換え回路ＳＬの切り換えＭＯＳＦＥＴＮＣ
及びＮＤがオン状態とされるとき、センスアンプＳＡの
対応する単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜
ＢＳｎＴならびに反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢ
に非反転接続され、シェアド制御信号ＳＨＢＲがハイレ
ベルとされビット線接続切り換え回路ＳＲの切り換えＭ
ＯＳＦＥＴＮＥ及びＮＦがオン状態とされるときには、
センスアンプＳＡの対応する単位増幅回路の反転入出力
ノードＢＳ０Ｂ〜ＢＳｎＢならびに非反転入出力ノード
ＢＳ０Ｔ〜ＢＳｎＴに反転接続されるものとなる。な
お、シェアド制御信号ＳＨＴＬ，ＳＨＢＬ，ＳＨＴＲな
らびにＳＨＢＲのハイレベルは、後述するように、電源
電圧ＶＣＣより少なくともＭＯＳＦＥＴＮ８〜ＮＦのし
きい値電圧分以上高い高電圧ＶＣＨされるため、これら
のＭＯＳＦＥＴのしきい値電圧により各相補ビット線の
信号レベルが低下することはない。また、上記説明から
明らかなように、ビット線接続切り換え回路ＳＬ及びＳ
Ｒを構成するＭＯＳＦＥＴＮ８〜ＮＢならびにＮＣ〜Ｎ
Ｆは、いわゆるシェアドセンスのためのシェアドＭＯＳ
ＦＥＴとして兼用されるため、ビット線接続切り換え回
路ＳＬ及びＳＲが設けられることによるシャドーＲＡＭ
のチップサイズの増加は少ない。

【００２１】センスアンプＳＡは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの相補ビット線に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭ
ＯＳＦＥＴＮ１ならびにＰチャンネルＭＯＳＦＥＴＰ２
及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭ
ＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる
単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯ
ＳＦＥＴＮ３及びＮ４と、３個のＮチャンネルＭＯＳＦ
ＥＴＮ５〜Ｎ７が直並列結合されてなるビット線プリチ
ャージ回路とを含む。このうち、単位増幅回路を構成す
るＰチャンネルＭＯＳＦＥＴＰ１及びＰ２のソースは、
コモンソース線ＣＳＰに共通結合され、ＮチャンネルＭ
ＯＳＦＥＴＮ１及びＮ２のソースは、コモンソース線Ｃ
ＳＮに共通結合される。また、ＭＯＳＦＥＴＰ１及びＮ
１の共通結合されたドレインならびにＭＯＳＦＥＴＰ２
及びＮ２の共通結合されたゲートは、それぞれ各単位増
幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳｎＴとな
り、ＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲート
ならびにＭＯＳＦＥＴＰ２及びＮ２の共通結合されたド
レインは、それぞれ各単位増幅回路の反転入出力ノード
ＢＳ０Ｂ〜ＢＳｎＢとなる。

【００２２】これにより、センスアンプＳＡの各単位回
路の単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮ
を介して電源電圧ＶＣＣ又は接地電位ＶＳＳが供給され
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合
されるｎ＋１対のメモリセルから対応する相補ビット線
ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊を介し
てその相補入出力ノードＢＳ０＊〜ＢＳｎ＊に出力され
る微小読み出し信号をそれぞれ増幅して、ハイレベル又
はロウレベルの２値読み出し信号とする。

【００２３】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮ３及びＮ４のドレインは、対応
する単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳ
ｎＴあるいは反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢに結
合される。また、そのソースは、非反転共通データ線Ｃ
ＤＴ又は反転共通データ線ＣＤＢにそれぞれ共通結合さ
れ、その共通結合されたゲートには、Ｙアドレスデコー
ダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳｎが
それぞれ供給される。

【００２４】これにより、センスアンプＳＡの各単位増
幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、対応
するビット線選択信号ＹＳ０〜ＹＳｎのハイレベルを受
けて択一的に相補共通データ線ＣＤ＊に接続され、この
相補共通データ線を介して後述するメインアンプＭＡに
選択的に接続状態とされる。

【００２５】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するＭＯＳＦＥＴＮ５〜Ｎ７の
ゲートには、後述するクロック発生回路ＣＧから内部制
御信号ＰＣが共通に供給され、ＭＯＳＦＥＴＮ６及びＮ
７の共通結合されたソースには、所定のプリチャージ電
圧ＶＣが共通に供給される。なお、内部制御信号ＰＣ
は、シャドーＲＡＭが非選択状態とされるとき電源電圧
ＶＣＣのようなハイレベルとされ、シャドーＲＡＭが選
択状態とされるときには、所定のタイミングで接地電位
ＶＳＳのようなロウレベルとされる。また、プリチャー
ジ電圧ＶＣは、後述するように、シャドーＲＡＭが揮発
モードによる通常動作状態にあるとき、電源電圧ＶＣＣ
及び接地電位ＶＳＳ間の中間電位つまり内部電圧ＨＶＣ
とされ、シャドーＲＡＭが揮発モードへの変換のための
リコールモードとされると所定のタイミングで一時的に
接地電位ＶＳＳのようなロウレベルとされる。

【００２６】これにより、センスアンプＳＡの各単位増
幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊すなわち
メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ
０＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊は、シャド
ーＲＡＭが揮発モードの非選択状態にあるとき、内部電
圧ＨＶＣにプリチャージされ、シャドーＲＡＭがリコー
ルモードとされるときには、所定のタイミングで接地電
位ＶＳＳのようなロウレベルにプリチャージされるもの
となる。なお、シャドーＲＡＭのリコールモードにおけ
る具体的動作については、後で詳細に説明する。

【００２７】図１に戻ろう。メモリアレイＡＲＹＬのワ
ード線ＷＬ０〜ＷＬｍならびにメモリアレイＡＲＹＲの
ワード線ＷＲ０〜ＷＲｍは、その下方において対応する
ＸアドレスデコーダＸＤＬ又はＸＤＲに結合され、択一
的に選択状態とされる。ＸアドレスデコーダＸＤＬ及び
ＸＤＲには、ＸアドレスラッチＸＬから最上位ビットを
除くｉビットの内部アドレス信号Ｘ０〜Ｘｉ−１が共通
に供給され、クロック発生回路ＣＧから内部制御信号Ｘ
ＧＬ及びＸＧＲがそれぞれ供給される。また、Ｘアドレ
スラッチＸＬには、アドレス入力端子Ａ０〜Ａｉからア
ドレスバッファＡＢを介してＸアドレス信号ＡＸ０〜Ａ
Ｘｉが時分割的に供給されるとともに、リフレッシュカ
ウンタＲＦＣからリフレッシュアドレス信号ＲＸ０〜Ｒ
Ｘｉが供給される。ＸアドレスラッチＸＬには、さらに
クロック発生回路ＣＧから内部制御信号ＲＦ及びＸＬが
供給され、リフレッシュカウンタＲＦＣには、クロック
発生回路ＣＧから図示されない内部制御信号ＲＣが供給
される。

【００２８】リフレッシュカウンタＲＦＣは、シャドー
ＲＡＭがリフレッシュモードとされるとき、クロック発
生回路ＣＧから供給される内部制御信号ＲＣに従って歩
進動作を行い、リフレッシュアドレス信号ＲＸ０〜ＲＸ
ｉを形成して、ＸアドレスラッチＸＬに供給する。Ｘア
ドレスラッチＸＬは、シャドーＲＡＭが通常の動作モー
ドとされ内部制御信号ＲＦがロウレベルとされるとき、
アドレス入力端子Ａ０〜ＡｉからアドレスバッファＡＢ
を介して時分割的に入力されるＸアドレス信号ＡＸ０〜
ＡＸｉを内部制御信号ＸＬに従って取り込み、保持す
る。また、シャドーＲＡＭがリフレッシュモードとされ
内部制御信号ＲＦがハイレベルとされるときには、リフ
レッシュカウンタＲＦＣから供給されるリフレッシュア
ドレス信号ＲＸ０〜ＲＸｉを内部制御信号ＸＬに従って
取り込み、保持する。そして、これらのＸアドレス信号
ＡＸ０〜ＡＸｉあるいはリフレッシュアドレス信号ＲＸ
０〜ＲＸｉをもとに、内部アドレス信号Ｘ０〜Ｘｉを形
成する。このうち、最上位ビットの内部アドレス信号Ｘ
ｉは、クロック発生回路ＣＧ及びビット線切り換え制御
回路ＢＬＣＣに供給され、その他の内部アドレス信号Ｘ
０〜Ｘｉ−１は、ＸアドレスデコーダＸＤＬ及びＸＤＲ
に共通に供給される。

【００２９】ＸアドレスデコーダＸＤＬ及びＸＤＲは、
内部制御信号ＸＧＬ又はＸＧＲのハイレベルを受けてそ
れぞれ選択的に動作状態とされ、ＸアドレスラッチＸＬ
から供給される内部アドレス信号Ｘ０〜Ｘｉ−１をデコ
ードして、メモリアレイＡＲＹＬ又はＡＲＹＲの対応す
るワード線を択一的にハイレベルとする。

【００３０】ＹアドレスデコーダＹＤには、Ｙアドレス
ラッチＹＬからｉ＋１ビットの内部アドレス信号Ｙ０〜
Ｙｉが供給され、クロック発生回路ＣＧから内部制御信
号ＹＧが供給される。また、ＹアドレスラッチＹＬに
は、アドレス入力端子Ａ０〜Ａｉからアドレスバッファ
ＡＢを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的
に供給され、クロック発生回路ＣＧから内部制御信号Ｙ
Ｌが供給される。

【００３１】ＹアドレスラッチＹＬは、シャドーＲＡＭ
が選択状態とされるとき、アドレス入力端子Ａ０〜Ａｉ
からアドレスバッファＡＢを介して時分割的に供給され
るＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに
従って取り込み、保持するとともに、これらのＹアドレ
ス信号をもとに内部アドレス信号Ｙ０〜Ｙｉを形成し
て、ＹアドレスデコーダＹＤに供給する。また、Ｙアド
レスデコーダＹＤは、内部制御信号ＹＧのハイレベルを
受けて選択的に動作状態とされ、内部アドレス信号Ｙ０
〜Ｙｉをデコードして、センスアンプＳＡに供給すべき
ビット線選択信号ＹＳ０〜ＹＳｎの対応するビットを択
一的にハイレベルとする。

【００３２】相補共通データ線ＣＤ＊は、その他方にお
いてメインアンプＭＡに結合され、このメインアンプＭ
Ａは、ライトアンプ及びリードアンプを含む。このう
ち、ライトアンプの入力端子は入力バッファＩＢの出力
端子に結合され、その出力端子は相補共通データ線ＣＤ
＊に結合される。また、リードアンプの入力端子は相補
共通データ線ＣＤ＊に結合され、その出力端子は出力バ
ッファＯＢの入力端子に結合される。入力バッファＩＢ
の入力端子はデータ入力端子Ｄｉｎに結合され、出力バ
ッファＯＢの出力端子はデータ出力端子Ｄｏｕｔに結合
される。メインアンプＭＡのライトアンプには、クロッ
ク発生回路ＣＧから内部制御信号ＷＣが供給され、出力
バッファＯＢには内部制御信号ＯＣが供給される。

【００３３】入力バッファＩＢは、シャドーＲＡＭが書
き込みモードで選択状態とされるとき、データ入力端子
Ｄｉｎを介して入力される書き込みデータを取り込み、
メインアンプＭＡのライトアンプに伝達する。このと
き、メインアンプＭＡのライトアンプは、内部制御信号
ＷＣのハイレベルを受けて選択的に動作状態とされ、入
力バッファＩＢから伝達される書き込みデータを所定の
相補書き込み信号に変換した後、相補共通データ線ＣＤ
＊からセンスアンプＳＡを介してメモリアレイＡＲＹＬ
又はＡＲＹＲの選択された１個の強誘電体メモリセルに
書き込む。

【００３４】一方、メインアンプＭＡのリードアンプ
は、シャドーＲＡＭが読み出しモードで選択状態とされ
るとき、メモリアレイＡＲＹＬ又はＡＲＹＲの選択され
た１個の強誘電体メモリセルからセンスアンプＳＡ及び
相補共通データ線ＣＤ＊を介して出力される読み出し信
号をさらに増幅して、出力バッファＯＢに伝達する。こ
のとき、出力バッファＯＢは、内部制御信号ＯＣのハイ
レベルを受けて選択的に動作状態とされ、メインアンプ
ＭＡのリードアンプから伝達される読み出し信号をデー
タ出力端子ＤｏｕｔからシャドーＲＡＭの外部に出力す
る。

【００３５】クロック発生回路ＣＧは、外部のアクセス
装置から起動制御信号として供給されるロウアドレスス
トローブ信号ＲＡＳＢ，カラムアドレスストローブ信号
ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびに出力イ
ネーブル信号ＯＥＢと、ＸアドレスラッチＸＬから供給
される最上位ビットの内部アドレス信号Ｘｉとをもとに
上記各種内部制御信号等を選択的に形成して、各部に供
給する。また、モード切り換え回路ＭＣは、モード制御
信号ＭＯＤ０及びＭＯＤ１を受けてシャドーＲＡＭの動
作モードを選択的に決定し、揮発モードに対応する内部
信号ＶＯＭ，ストアモードに対応する内部信号ＳＴＲＭ
ならびにリコールモードに対応する内部信号ＲＥＣＭを
選択的にハイレベルとする。これらの内部信号ＶＯＭ，
ＳＴＲＭならびにＲＥＣＭは、シャドーＲＡＭの各部に
供給される。

【００３６】この実施例のシャドーＲＡＭは、さらに、
ビット線切り換え制御回路ＢＬＣＣ及びビット線切り換
え状態記憶回路ＢＬＣＭ（切り換え状態記憶回路）を含
む。ビット線切り換え制御回路ＢＬＣＣには、Ｘアドレ
スラッチＸＬから最上位ビットの内部アドレス信号Ｘｉ
が供給されるとともに、クロック発生回路ＣＧから内部
制御信号ＳＨが供給され、ビット線切り換え状態記憶回
路ＢＬＣＭから相補内部信号ＢＬＳ＊が供給される。ビ
ット線切り換え状態記憶回路ＢＬＣＭは、前記ビット線
接続切り換え回路ＳＬ及びＳＲによる相補ビット線の切
り換え状態を記憶し、ビット線切り換え制御回路ＢＬＣ
Ｃは、内部アドレス信号Ｘｉ，内部制御信号ＳＨならび
に相補内部信号ＢＬＳ＊をもとに、シェアド制御信号Ｓ
ＨＴＬ，ＳＨＢＬ，ＳＨＴＲならびにＳＨＢＲを選択的
に形成し、ビット線接続切り換え回路ＳＬ及びＳＲによ
るビット線の反転切り換え動作を制御する。ビット線切
り換え制御回路ＢＬＣＣ及びビット線切り換え状態記憶
回路ＢＬＣＭの具体的構成とビット線の反転切り換え動
作については、後で詳細に説明する。

【００３７】図４には、図１のシャドーＲＡＭの動作モ
ードを説明するための一実施例の概念図が示されてい
る。また、図５には、図１のシャドーＲＡＭに含まれる
ビット線切り換え状態記憶回路ＢＬＣＭ及びビット線切
り換え制御回路ＢＬＣＣの一実施例の回路図が示され、
図６には、図５のビット線切り換え制御回路ＢＬＣＣの
一実施例の動作条件図が示されている。さらに、図７及
び図８には、図１のシャドーＲＡＭの揮発モードにおけ
る書き込み動作及び読み出し動作の一実施例の信号波形
図がそれぞれ示され、図９及び図１０には、そのリフレ
ッシュモードを用いた先頭ワード線及び最終ワード線に
関する反転書き換え動作の一実施例の信号波形図がそれ
ぞれ示されている。加えて、図１１には、図１のシャド
ーＲＡＭのストアモードを用いた最終ワード線に関する
反転修復動作の一実施例の信号波形図が示され、図１２
には、そのリコールモードによる揮発モードへの変換動
作の一実施例の信号波形図が示されている。これらの図
をもとに、この実施例のシャドーＲＡＭに含まれるビッ
ト線切り換え状態記憶回路ＢＬＣＭ及びビット線切り換
え制御回路ＢＬＣＣの具体的構成とシャドーＲＡＭの各
動作モードの概要ならびにシャドーＲＡＭの特徴につい
て説明する。

【００３８】図４において、この実施例のシャドーＲＡ
Ｍは、その電源電圧が投入されているとき、通常のダイ
ナミック型ＲＡＭと同様、強誘電体キャパシタの電極間
容量の蓄積電荷を利用した揮発モードで動作し、電源電
圧が切断されるときには、強誘電体キャパシタの分極を
利用した不揮発モードで動作する。シャドーＲＡＭのア
クセス装置は、通常、例えばモード制御信号ＭＯＤ０及
びＭＯＤ１をともにロウレベルとしてシャドーＲＡＭの
内部信号ＶＯＭをハイレベルとし、シャドーＲＡＭを揮
発モードとする。また、電源電圧が切断される直前に
は、モード制御信号ＭＯＤ０及びＭＯＤ１をそれぞれハ
イレベル及びロウレベルとして内部信号ＳＴＲＭをハイ
レベルとし、シャドーＲＡＭをストアモードとする。さ
らに、電源電圧が再度投入されると、まずモード制御信
号ＭＯＤ０及びＭＯＤ１をそれぞれロウレベル及びハイ
レベルとして内部信号ＲＥＣＭをハイレベルとし、シャ
ドーＲＡＭを一時的にリコールモードとした後、揮発モ
ードに移行する。

【００３９】シャドーＲＡＭが揮発モードとされると
き、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘
電体メモリセルは、前述のように、反転書き込み時を除
いて分極反転が生じない領域で使用され、強誘電体キャ
パシタの電極間容量に蓄積された電荷は、アドレス選択
ＭＯＳＦＥＴのソース領域のＰＮ接合部を介して徐々に
リークする。このため、強誘電体キャパシタのリーク特
性に応じた所定の周期ｔｒｅｆでメモリセルの保持デー
タをワード線単位で読み出し、再書き込みするためのリ
フレッシュ動作が必要となるが、この実施例のシャドー
ＲＡＭでは、少なくともメモリアレイＡＲＹＬ又はＡＲ
ＹＲを構成するワード線ＷＬ０〜ＷＬｍあるいはＷＲ０
〜ＷＲｍに関する一連のリフレッシュ動作が連続して実
行され、これに際して各メモリセルの保持データの反転
書き換えが行われる。反転書き換えを含むシャドーＲＡ
Ｍの具体的動作については、追って説明する。

【００４０】シャドーＲＡＭのビット線切り換え状態記
憶回路ＢＬＣＭは、図５に示されるように、そのトリガ
入力端子Ｔ及びリセット入力端子Ｒに図示されない前段
回路から内部制御信号ＢＬＣ及びＲＳＴをそれぞれ受け
るフリップフロップＢＬＣＦを含む。また、ビット線切
り換え制御回路ＢＬＣＣは、最上位ビットの内部アドレ
ス信号Ｘｉを受けてアレイ選択信号ＡＳＬ及びＡＳＲを
択一的に形成するアレイ選択回路ＡＳＬＣと、ノア（Ｎ
ＯＲ）ゲートＮＯ１及びＮＯ２あるいはＮＯ３及びＮＯ
４がそれぞれ交差結合されてなる２個のラッチとを含
む。なお、ノアゲートＮＯ１〜ＮＯ４は、電源電圧ＶＣ
Ｃより少なくとも強誘電体メモリセルを構成するアドレ
ス選択ＭＯＳＦＥＴのしきい値電圧分以上高い所定の高
電圧ＶＣＨを動作電源とし、その出力信号つまりシェア
ド制御信号ＳＨＴＬ，ＳＨＢＬ，ＳＨＴＲならびにＳＨ
ＢＲのハイレベルは、高電圧ＶＣＨとされる。

【００４１】ビット線切り換え制御回路ＢＬＣＣのノア
ゲートＮＯ１の第１の入力端子及びノアゲートＮＯ２の
第２の入力端子には、ナンド（ＮＡＮＤ）ゲートＮＡ１
の出力信号のインバータＶ１による反転信号つまり反転
内部信号ＳＨＬＢが共通に供給され、ノアゲートＮＯ３
の第１の入力端子及びノアゲートＮＯ４の第２の入力端
子には、ナンドゲートＮＡ２の出力信号のインバータＶ
２による反転信号つまり反転内部信号ＳＨＲＢが共通に
供給される。また、ノアゲートＮＯ１及びＮＯ３の第２
の入力端子には、ビット線切り換え状態記憶回路ＢＬＣ
Ｍを構成するフリップフロップＢＬＣＦの非反転出力信
号つまり非反転内部信号ＢＬＳＴが共通に供給され、ノ
アゲートＮＯ２及びＮＯ４の第３の入力端子には、その
反転出力信号つまり反転内部信号ＢＬＳＢが共通に供給
される。ナンドゲートＮＡ１の一方の入力端子には、ア
レイ選択回路ＡＳＬＣからアレイ選択信号ＡＳＬが供給
され、ナンドゲートＮＡ２の一方の入力端子には、アレ
イ選択信号ＡＳＲが供給される。ナンドゲートＮＡ１及
びＮＡ２の他方の入力端子には、クロック発生回路ＣＧ
から内部制御信号ＳＨが共通に供給される。ノアゲート
ＮＯ１，ＮＯ２，ＮＯ３ならびにＮＯ４の出力信号は、
前記シェアド制御信号ＳＨＴＬ，ＳＨＢＬ，ＳＨＴＲな
らびにＳＨＢＲとして、センスアンプＳＡに供給され
る。

【００４２】ビット線切り換え状態記憶回路ＢＬＣＭの
フリップフロップＢＬＣＦは、内部制御信号ＲＳＴのハ
イレベルへの立ち上がりを受けてリセット状態とされ、
内部制御信号ＢＬＣの立ち上がりを受けてその状態がリ
セット状態からセット状態あるいはセット状態からリセ
ット状態へと交互に反転する。

【００４３】一方、ビット線切り換え制御回路ＢＬＣＣ
のアレイ選択回路ＡＳＬＣは、内部アドレス信号Ｘｉが
ロウレベルとされるときメモリアレイＡＲＹＬに対応す
るアレイ選択信号ＡＳＬを択一的にハイレベルとし、内
部アドレス信号Ｘｉがハイレベルとされるときにはメモ
リアレイＡＲＹＲに対応するアレイ選択信号ＡＳＲを択
一的にハイレベルとする。なお、内部制御信号ＳＨは、
シャドーＲＡＭが非選択状態とされるときロウレベルと
され、選択状態とされるときには所定のタイミングでハ
イレベルとされる。また、シャドーＲＡＭが非選択状態
とされるとき、アレイ選択信号ＡＳＬ及びＡＳＲはとも
にロウレベルとされる。

【００４４】これらのことから、ビット線切り換え状態
記憶回路ＢＬＣＭのフリップフロップＢＬＣＦがリセッ
ト状態つまりビット線反転が行われない状態でシャドー
ＲＡＭが非選択状態とされるとき、非反転内部信号ＢＬ
ＳＴ，内部制御信号ＳＨならびにアレイ選択信号ＡＳＬ
及びＡＳＲは、図６に示されるように、ともにロウレベ
ル（Ｌ）とされ、反転内部信号ＢＬＳＢはハイレベル
（Ｈ）とされる。このため、シェアド制御信号ＳＨＴＬ
及びＳＨＴＲがともに高電圧ＶＣＨのようなハイレベル
とされ、シェアド制御信号ＳＨＢＬ及びＳＨＢＲはとも
に接地電位ＶＳＳのようなロウレベルとされる。シャド
ーＲＡＭが非選択状態とされるとき、ビット線切り換え
状態記憶回路ＢＬＣＭのフリップフロップＢＬＣＦがセ
ット状態つまりビット線反転が行われる状態にあると、
非反転内部信号ＢＬＳＴはハイレベルに変化し、反転内
部信号ＢＬＳＢはロウレベルに変化する。したがって、
シェアド制御信号ＳＨＴＬ及びＳＨＴＲはともにロウレ
ベルとされ、シェアド制御信号ＳＨＢＬ及びＳＨＢＲが
高電圧ＶＣＨのハイレベルとされる。

【００４５】次に、ビット線切り換え状態記憶回路ＢＬ
ＣＭのフリップフロップＢＬＣＦがリセット状態つまり
ビット線反転が行われない状態でシャドーＲＡＭが選択
状態とされ、内部制御信号ＳＨがハイレベルとされる
と、シェアド制御信号ＳＨＴＬ及びＳＨＴＲはメモリア
レイＡＲＹＬ及びＡＲＹＲの選択状態に応じて選択的に
その一方がロウレベルに変化する。すなわち、メモリア
レイＡＲＹＬが指定されアレイ選択信号ＡＳＬがハイレ
ベルとされると、メモリアレイＡＲＹＲに対応するシェ
アド制御信号ＳＨＴＲがロウレベルとされ、メモリアレ
イＡＲＹＬに対応するシェアド制御信号ＳＨＴＬはハイ
レベルのままとされる。また、メモリアレイＡＲＹＲが
指定されアレイ選択信号ＡＳＲがハイレベルとされる
と、メモリアレイＡＲＹＬに対応するシェアド制御信号
ＳＨＴＬがロウレベルとされ、メモリアレイＡＲＹＲに
対応するシェアド制御信号ＳＨＴＲはハイレベルのまま
とされる。同様に、ビット線切り換え状態記憶回路ＢＬ
ＣＭのフリップフロップＢＬＣＦがセット状態つまりビ
ット線反転が行われる状態でシャドーＲＡＭが選択状態
とされ内部制御信号ＳＨがハイレベルとされるとき、メ
モリアレイＡＲＹＬが指定されアレイ選択信号ＡＳＬが
ハイレベルとされるとシェアド制御信号ＳＨＢＲがロウ
レベルとされ、シェアド制御信号ＳＨＢＬはハイレベル
のままとされる。また、メモリアレイＡＲＹＲが指定さ
れアレイ選択信号ＡＳＲがハイレベルとされると、シェ
アド制御信号ＳＨＢＬがロウレベルとされ、メモリアレ
イＡＲＹＲに対応するシェアド制御信号ＳＨＢＲはハイ
レベルのままとされる。

【００４６】ロウアドレスストローブ信号ＲＡＳＢがハ
イレベルとされシャドーＲＡＭが揮発モードの非選択状
態にあるとき、クロック発生回路ＣＧは、図７に示され
るように、センスアンプＳＡに対する内部制御信号ＰＣ
をハイレベルとする。また、ビット線切り換え状態記憶
回路ＢＬＣＭのフリップフロップＢＬＣＦは、例えば初
期状態としてリセット状態にあり、その非反転出力信号
つまり非反転内部信号ＢＬＳＴはロウレベルとされ、そ
の反転出力信号つまり反転内部信号ＢＬＳＢはハイレベ
ルとされる。シェアド制御信号ＳＨＴＬ及びＳＨＴＲ
は、非反転内部信号ＢＬＳＴと図示されない内部制御信
号ＳＨのロウレベルを受けてともに高電圧ＶＣＨのよう
なハイレベルとされ、シェアド制御信号ＳＨＢＬ及びＳ
ＨＢＲは、反転内部信号ＢＬＳＢのハイレベルを受けて
ともに接地電位ＶＳＳのようなロウレベルとされる。こ
れにより、センスアンプＳＡの各単位回路では、内部制
御信号ＰＣのハイレベルを受けて、プリチャージＭＯＳ
ＦＥＴＮ５〜Ｎ７が一斉にオン状態となる。また、メモ
リアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊
〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊は、シェアド制
御信号ＳＨＴＬ及びＳＨＴＲのハイレベルを受けて、セ
ンスアンプＳＡの対応する単位増幅回路に非反転接続さ
れ、内部電圧ＨＶＣにプリチャージされる。

【００４７】次に、シャドーＲＡＭは、ロウアドレスス
トローブ信号ＲＡＳＢのロウレベルを受けて選択的に選
択状態とされる。アドレス入力端子Ａ０〜Ａｉには、ロ
ウアドレスストローブ信号ＲＡＳＢの立ち下がりに同期
して、メモリアレイＡＲＹＬのワード線ＷＬ０つまりロ
ウアドレスｒａ０を指定すべくＸアドレス信号ＡＸ０〜
ＡＸｉが供給され、カラムアドレスストローブ信号ＣＡ
ＳＢの立ち下がりに同期して、ビット線選択信号ＹＳ０
つまりカラムアドレスｃａ０を指定すべくＹアドレス信
号ＡＹ０〜ＡＹｉが供給される。ライトイネーブル信号
ＷＥＢは、カラムアドレスストローブ信号ＣＡＳＢの立
ち下がりに同期してロウレベルとされ、データ入出力端
子Ｄｉｎには書き込みデータｗｄが供給される。

【００４８】シャドーＲＡＭでは、まずロウアドレスス
トローブ信号ＲＡＳＢの立ち下がりを受けて内部制御信
号ＰＣがロウレベルとされ、センスアンプＳＡのビット
線プリチャージ回路によるプリチャージ動作が停止され
る。また、図示されない内部制御信号ＳＨがハイレベル
とされ、指定されないメモリアレイＡＲＹＲに対応する
シェアド制御信号ＳＨＴＲだけがロウレベルとされる。
これにより、メモリアレイＡＲＹＲを構成する相補ビッ
ト線ＢＲ０＊〜ＢＲｎ＊は、センスアンプＳＡの対応す
る単位増幅回路との間の非反転接続を断たれ、フローテ
ィング状態とされる。シャドーＲＡＭでは、さらに所定
のタイミングで指定されたメモリアレイＡＲＹＬのワー
ド線ＷＬ０が択一的に高電圧ＶＣＨのような選択レベル
とされ、その相補ビット線ＢＬ０＊〜ＢＬｎ＊には、ワ
ード線ＷＬ０に結合されるｎ＋１対の強誘電体メモリセ
ルの電極間容量の蓄積電荷に応じた微小読み出し信号が
相補的に出力される。これらの微小読み出し信号は、コ
モンソース線ＣＳＰに電源電圧ＶＣＣが供給されコモン
ソース線ＣＳＮに接地電位ＶＳＳが供給されることで、
センスアンプＳＡの対応する単位増幅回路によってそれ
ぞれ増幅され、ハイレベル又はロウレベルの２値読み出
し信号とされる。

【００４９】一方、カラムアドレスストローブ信号ＣＡ
ＳＢがロウレベルとされると、シャドーＲＡＭでは、カ
ラムアドレスｃａ０に対応するビット線選択信号ＹＳ０
が択一的にハイレベルとされ、やや遅れてメインアンプ
ＭＡのライトアンプに対する内部制御信号ＷＣがハイレ
ベルとされる。センスアンプＳＡでは、ビット線選択信
号ＹＳ０のハイレベルを受けて、メモリアレイＡＲＹＬ
の対応する相補ビット線ＢＬ０＊が相補共通データ線Ｃ
Ｄ＊に接続される。また、相補共通データ線ＣＤ＊に
は、内部制御信号ＷＣのハイレベルを受けて、メインア
ンプＭＡのライトアンプから書き込みデータｗｄに対応
する書き込み信号が供給される。これにより、相補ビッ
ト線ＢＬ０＊に確立された２値読み出し信号は、書き込
みデータｗｄに対応すべく例えば反転され、そのままワ
ード線ＷＬ０との交点に結合された一対の強誘電体メモ
リセルの強誘電体キャパシタの電極間容量に、分極反転
をともないつつ書き込まれる。なお、他の相補ビット線
ＢＬ１＊〜ＢＬｎ＊では、その非反転及び反転信号線に
確立された２値読み出し信号がそのままワード線ＷＬ０
との交点に配置された残りｎ対の強誘電体メモリセルの
強誘電体キャパシタの電極間容量に再書き込みされる。
これらの再書き込みが、強誘電体キャパシタの分極反転
をともなわないものであることは、前述の通りである。

【００５０】次に、図８により、シャドーＲＡＭの揮発
モードによる読み出し動作を説明する。なお、揮発モー
ドによる読み出し動作は、前記図７の書き込み動作と同
じ部分が多いため、これと異なる部分についてのみ説明
を追加する。

【００５１】図８において、シャドーＲＡＭでは、カラ
ムアドレスストローブ信号ＣＡＳＢの立ち下がりを受け
てビット線選択信号ＹＳ０が択一的にハイレベルとさ
れ、やや遅れて出力バッファＯＢに対する内部制御信号
ＯＣがハイレベルとされる。センスアンプＳＡでは、ビ
ット線選択信号ＹＳ０のハイレベルを受けて、メモリア
レイＡＲＹＬの対応する相補ビット線ＢＬ０＊が相補共
通データ線ＣＤ＊に接続され、その非反転及び反転信号
線に確立された２値読み出し信号が、相補共通データ線
ＣＤ＊を介してメインアンプＭＡのリードアンプに出力
される。この２値読み出し信号は、メインアンプＭＡの
リードアンプによりさらに増幅された後、内部制御信号
ＯＣがハイレベルとされることで、出力バッファＯＢか
らデータ出力端子Ｄｏｕｔを介して外部のアクセス装置
に出力される。なお、相補ビット線ＢＬ０＊〜ＢＬｎ＊
の非反転及び反転信号線に確立された２値読み出し信号
は、そのままワード線ＷＬ０との交点に配置されたｎ＋
１対の強誘電体メモリセルの強誘電体キャパシタの電極
間容量に再書き込みされる。

【００５２】ところで、シャドーＲＡＭが揮発モードで
動作するとき、メモリアレイＡＲＹＬ及びＡＲＹＲを構
成する強誘電体メモリセルの強誘電体キャパシタの電極
間容量に蓄積された電荷は、前述のように、そのアドレ
ス選択ＭＯＳＦＥＴＱｐ又はＱｎのＰＮ接合部を介して
徐々にリークするため、例えば６４ｍｓ（ミリ秒）程度
の周期ｔｒｅｆをもって、保持データのリフレッシュ動
作を繰り返す必要がある。また、これらのリフレッシュ
動作では、上記読み出し動作の場合と同様な強誘電体メ
モリセルに対する再書き込みが行われるが、これらの再
書き込みは、強誘電体キャパシタの分極反転はともなわ
ないものの、強誘電体キャパシタの電極間に同一極性の
パルスを繰り返し印加する結果となり、インプリントに
よる強誘電体メモリセルの情報保持特性の偏りや劣化を
招く原因となる。

【００５３】これに対処するため、この実施例のシャド
ーＲＡＭでは、前記図４で示したように、リフレッシュ
動作に際して強誘電体メモリセルの保持データをワード
線単位で強制的に反転して書き換えるいわゆる反転書き
換えを行うことで、強誘電体キャパシタに対する同一極
性のパルス印加を防止している。このとき、ビット線切
り換え状態記憶回路ＢＬＣＭのフリップフロップＢＬＣ
Ｆは、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット
線ＢＬ０＊〜ＢＬｎ＊あるいはＢＲ０＊〜ＢＲｎ＊とセ
ンスアンプＳＡの対応する単位増幅回路の非反転入出力
ノードＢＳ０Ｔ〜ＢＳｎＴならびに反転入出力ノードＢ
Ｓ０Ｂ〜ＢＳｎＢとの間の接続が非反転又は反転接続の
いずれにあるかを記憶すべく作用する。また、この実施
例のシャドーＲＡＭでは、前記のように、少なくともメ
モリアレイＡＲＹＬ又はＡＲＹＲのｍ＋１本のワード線
ＷＬ０〜ＷＬｍあるいはＷＲ０〜ＷＲｍに関する一連の
リフレッシュが連続して実行され、リフレッシュの最中
に相補ビット線及びセンスアンプ間の接続状態が反転し
ないように配慮される。

【００５４】したがって、ビット線切り換え状態記憶回
路ＢＬＣＭのフリップフロップＢＬＣＦは、最終ワード
線を除くワード線ＷＬ０〜ＷＬｍ−１ならびにＷＲ０〜
ＷＲｍ−１に関するリフレッシュ動作が終了した段階で
いちいちもとのセット状態又はリセット状態に戻される
が、最終ワード線ＷＬｍ又はＷＲｍに関するリフレッシ
ュ動作が終了した時点ではもとの状態に戻されない。こ
の結果、強誘電体メモリセルの保持データは、反転書き
換えによって物理的には反転されるが、その実質的な論
理値が変化されることはない。

【００５５】一方、ビット線切り換え状態記憶回路ＢＬ
ＣＭを構成するフリップフロップＢＬＣＦは、言わば揮
発性メモリであるため、これによる接続状態の記憶は、
シャドーＲＡＭの電源電圧が切断されることによって消
滅する。このため、この実施例では、シャドーＲＡＭの
電源電圧が接続される直前に、全ワード線に関し、メモ
リアレイ及びセンスアンプ間の接続を初期状態つまり非
反転接続状態に戻すためのストアモードを実施すること
がその仕様として規定される。以下、図９及び図１０に
より、リフレッシュモードによるメモリアレイＡＲＹＬ
の先頭ワード線ＷＬ０及び最終ワード線ＷＬｍに関する
反転書き換え動作をそれぞれ説明し、図１１により、ス
トアモードによるメモリアレイＡＲＹＬの最終ワード線
ＷＬｍに関する反転修復動作を説明する。なお、ストア
モードは、仕様を統一するため、電源電圧切断直前にビ
ット線切り換え状態記憶回路ＢＬＣＭのフリップフロッ
プＢＬＣＦの状態に関係なく実施されるが、シャドーＲ
ＡＭは、このフリップフロップＢＬＣＦがセット状態つ
まりメモリアレイ及びセンスアンプ間の接続が反転接続
状態にある場合に限って選択的に反転修復動作を実行す
る。

【００５６】図９において、シャドーＲＡＭが非選択状
態とされるとき、ビット線切り換え状態記憶回路ＢＬＣ
ＭのフリップフロップＢＬＣＦは、例えばリセット状態
とされ、その非反転及び反転出力信号つまり非反転内部
信号ＢＬＳＴ及び反転内部信号ＢＬＳＢは、それぞれロ
ウレベル及びハイレベルとされる。また、図示されない
内部制御信号ＳＨのロウレベルを受けて、シェアド制御
信号ＳＨＴＬ及びＳＨＴＲがともに高電圧ＶＣＨのよう
なハイレベルとされ、シェアド制御信号ＳＨＢＬ及びＳ
ＨＢＲはともにロウレベルとされる。

【００５７】シャドーＲＡＭは、カラムアドレスストロ
ーブ信号ＣＡＳＢがロウアドレスストローブ信号ＲＡＳ
Ｂに先立ってロウレベルとされることで、いわゆるＣＢ
Ｒリフレッシュ動作を開始する。このとき、アドレス入
力端子Ａ０〜Ａｉには、ワード線を指定するためのＸア
ドレス信号が入力されず、リフレッシュ動作の対象とな
るワード線は、リフレッシュカウンタＲＦＣから出力さ
れるリフレッシュアドレス信号ＲＸ０〜ＲＸｉによって
自律的に指定される。

【００５８】シャドーＲＡＭでは、ロウアドレスストロ
ーブ信号ＲＡＳＢの立ち下がりを受けてまず内部制御信
号ＰＣがロウレベルとされるとともに、シェアド制御信
号ＳＨＴＲが、図示されない内部制御信号ＳＨ及びアレ
イ選択信号ＡＳＬのハイレベルを受けてロウレベルとさ
れ、シェアド制御信号ＳＨＴＬはハイレベルのままとさ
れる。また、やや遅れてリフレッシュアドレス信号ＲＸ
０〜ＲＸｉによって指定される例えばワード線ＷＬ０が
択一的に高電圧ＶＣＨの選択レベルとされ、少し遅れて
コモンソース線ＣＳＰ及びＣＳＮに電源電圧ＶＣＣ及び
接地電位ＶＳＳがそれぞれ供給される。ビット線切り換
え状態記憶回路ＢＬＣＭのフリップフロップＢＬＣＦの
トリガ信号となる内部制御信号ＢＬＣは、メモリアレイ
ＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊において２
値読み出し信号の論理値が確立されるであろう所定のタ
イミングで一時的にハイレベルとされる。そして、ロウ
アドレスストローブ信号ＲＡＳＢ及びカラムアドレスス
トローブ信号ＣＡＳＢがハイレベルに戻されシャドーＲ
ＡＭが非選択状態とされると、まず内部制御信号ＰＣが
ハイレベルに戻され、やや遅れてフリップフロップＢＬ
ＣＦに対する内部制御信号ＢＬＣが再度一時的にハイレ
ベルとされる。

【００５９】これにより、メモリアレイＡＲＹＬの相補
ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信号線
が、センスアンプＳＡの対応する単位増幅回路の非反転
及び反転入出力ノードに非反転接続され、ワード線ＷＬ
０に結合されるｎ＋１対の強誘電体メモリセルの微小読
み出し信号が２値読み出し信号として相補ビット線ＢＬ
０＊〜ＢＬｎ＊上にそれぞれ確立される。また、２値読
み出し信号の論理値が確定した時点で内部制御信号ＢＬ
Ｃが一時的にハイレベルとされると、ビット線切り換え
状態記憶回路ＢＬＣＭのフリップフロップＢＬＣＦがセ
ット状態からリセット状態に反転され、その非反転及び
反転出力信号つまり非反転内部信号ＢＬＳＴ及び反転内
部信号ＢＬＳＢのレベルが反転する。したがって、シェ
アド制御信号ＳＨＴＬがロウレベルとなり、シェアド制
御信号ＳＨＢＬがハイレベルとなって、メモリアレイＡ
ＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊とセンスアン
プＳＡの各単位増幅回路の相補入出力ノードとの間の接
続は反転接続に切り換わる。この結果、メモリアレイＡ
ＲＹＬのワード線ＷＬ０に結合されるｎ＋１対の強誘電
体メモリセルには、これまでの保持データとは反対の論
理値を有するデータが一斉に再書き込みされ、反転書き
換え動作が実現される。

【００６０】シャドーＲＡＭが非選択状態とされると、
まず内部制御信号ＰＣがハイレベルに戻され、メモリア
レイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊のプリ
チャージ動作が再開される。また、シェアド制御信号Ｓ
ＨＴＲがハイレベルとされ、メモリアレイＡＲＹＲの相
補ビット線ＢＲ０＊〜ＢＲｎ＊もセンスアンプＳＡの対
応する単位回路に接続されて、ビット線プリチャージ回
路によるプリチャージ動作を受ける。そして、内部制御
信号ＢＬＣが再度一時的にハイレベルとされると、ビッ
ト線切り換え状態記憶回路ＢＬＣＭのフリップフロップ
ＢＬＣＦがリセット状態に戻され、内部信号ＢＬＳＴ及
びＢＬＳＢはそれぞれロウレベル及びハイレベルに戻さ
れる。これにより、メモリアレイ及びセンスアンプ間の
接続は、ワード線ＷＬ０に関するリフレッシュ動作の開
始前の状態に戻され、シャドーＲＡＭは次のワード線Ｗ
Ｌ１に関するリフレッシュ動作の開始を待つ。

【００６１】一方、メモリアレイＡＲＹＬの最終ワード
線ＷＬｍに関するリフレッシュ動作は、図１０に示され
るように、上記先頭ワード線ＷＬ０に関するリフレッシ
ュ動作と同様に進められるが、フリップフロップＢＬＣ
Ｆのトリガ信号となる内部制御信号ＢＬＣは、リフレッ
シュ動作が終了した後には再度一時的にハイレベルとさ
れない。したがって、フリップフロップＢＬＣＦは、例
えばセット状態のままとされ、シェアド制御信号ＳＨＴ
Ｌ及びＳＨＴＲに代わってシェアド制御信号ＳＨＢＬ及
びＳＨＢＲがハイレベルのまま残される。このため、メ
モリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０
＊〜ＢＬｎ＊ならびにＢＲ０＊〜ＢＲｎ＊は、センスア
ンプＳＡの対応する単位増幅回路の非反転及び反転入出
力ノードと反転接続された形で、シャドーＲＡＭに対す
るアクセスを待つ。

【００６２】以上の説明から明らかなように、最終ワー
ド線ＷＬｍに関するリフレッシュ動作つまり反転書き換
え動作が終了した時点で、メモリアレイＡＲＹＬを構成
するすべての強誘電体メモリセルの保持データは反転さ
れている。しかし、シェアド制御信号ＳＨＢＬ及びＳＨ
ＢＲがハイレベルとされメモリアレイ及びセンスアンプ
間が反転接続されることで、センスアンプＳＡの各単位
増幅回路の相補入出力ノードからみた選択メモリセルの
保持データはもとの論理レベルのままであり、その実質
的な論理値が反転書き換えにより変化することはない。

【００６３】以上のように、この実施例のシャドーＲＡ
Ｍは、通常揮発モードで使用され、所定の周期ｔｒｅｆ
をもって保持データのリフレッシュ動作を必要とする
が、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する強誘
電体メモリセルの物理的な保持データは、リフレッシュ
動作が行われるごとに反転して再書き込みされるため、
保持データの実質的な論理値が反転されない場合でも、
強誘電体メモリセルの強誘電体キャパシタの電極間に同
一極性のパルスが印加されることはない。この結果、イ
ンプリントによる強誘電体キャパシタの情報保持特性の
偏り・劣化を防止し、シャドーＲＡＭ等の信頼性を高め
ることができるものである。

【００６４】なお、シャドーＲＡＭの電源電圧が切断さ
れると、ビット線切り換え状態記憶回路ＢＬＣＭのフリ
ップフロップＢＬＣＦはその動作電源を断たれ、メモリ
アレイ及びセンスアンプ間の接続状態を記憶することが
できない。このため、この実施例では、電源切断の直前
にアクセス装置から全ワード線に関するストアモードを
実行し、メモリアレイ及びセンスアンプ間の接続状態を
リセット状態つまり非反転接続状態に戻す。すなわち、
アクセス装置は、前記モード制御信号ＭＯＤ０及びＭＯ
Ｄ１をそれぞれハイレベル及びロウレベルとし内部信号
ＳＴＲＭをハイレベルとしてシャドーＲＡＭをストアモ
ードに設定し、メモリアレイＡＲＹＬ及びＡＲＹＲのワ
ード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍに関する
ＣＢＲリフレッシュ動作を実行する。このとき、シャド
ーＲＡＭは、図１１に示されるように、フリップフロッ
プＢＬＣＦがセット状態にあることを条件に、前記図９
及び図１０と同様な反転書き換え動作による反転修復を
行う。これにより、メモリアレイ及びセンスアンプ間の
接続は、いかなる場合も非反転接続状態とされ、次に電
源電圧が投入された後も正常に動作することができる。

【００６５】一方、電源電圧が切断されシャドーＲＡＭ
が不揮発モードで使用されるとき、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲを構成する強誘電体メモリセルは、その
強誘電体キャパシタの分極状態が前記図３の点Ｃ又は点
Ｆのいずれにあるかをもって論理“１”又は“０”のデ
ータを選択的に保持し、揮発モードにおいて強誘電体キ
ャパシタの電極間容量に蓄積された電荷は完全に放出さ
れた状態となる。したがって、電源電圧が再び投入され
シャドーＲＡＭが不揮発モードから揮発モードに移行す
る場合には、各強誘電体メモリセルの強誘電体キャパシ
タの分極状態をそれぞれ識別し電極間容量に蓄積電荷と
して再書き込みするためのリコールモードを全ワード線
について実行する必要がある。このとき、アクセス装置
は、モード制御信号ＭＯＤ０及びＭＯＤ１をそれぞれロ
ウレベル及びハイレベルとして内部信号ＲＥＣＭをハイ
レベルとし、シャドーＲＡＭをリコールモードに設定し
た後、メモリアレイＡＲＹＬ及びＡＲＹＲのワード線Ｗ
Ｌ０〜ＷＬｍならびにＷＲ０〜ＷＲｍに関する一連のＣ
ＢＲリフレッシュ動作を繰り返す。

【００６６】シャドーＲＡＭでは、図１２に例示される
ように、ロウアドレスストローブ信号ＲＡＳＢの立ち下
がりを受けてまず図示されない内部制御信号ＳＨがハイ
レベルとされ、例えばシェアド制御信号ＳＨＴＬをハイ
レベルとしたままシェアド制御信号ＳＨＴＲがロウレベ
ルとされる。また、やや遅れてメモリアレイＡＲＹＬの
指定されたワード線ＷＬ０が一時的に選択レベルとされ
た後、すぐ非選択レベルに戻され、これを受けてセンス
アンプＳＡのビット線プリチャージ回路に供給されるプ
リチャージ電圧ＶＣが一時的に中間電位つまり内部電圧
ＨＶＣから例えば接地電位ＶＳＳに引き下げられる。そ
して、このプリチャージ電圧ＶＣが接地電位ＶＳＳとさ
れる間に、内部制御信号ＰＣがロウレベルとされた後、
メモリアレイＡＲＹＬのワード線ＷＬ０が再度選択レベ
ルとされる。

【００６７】メモリアレイＡＲＹＬでは、ワード線ＷＬ
０が最初に選択レベルとされた時点で、このワード線Ｗ
Ｌ０に結合されるｎ＋１対の強誘電体メモリセルのアド
レス選択ＭＯＳＦＥＴＱｐ及びＱｎがオン状態となり、
その強誘電体キャパシタの情報蓄積ノードが相補ビット
線ＢＬ０＊〜ＢＬｎ＊のプリチャージレベルつまり内部
電圧ＨＶＣにセットされる。これにより、不揮発モード
においてフローティング状態にあった各メモリセルの情
報蓄積ノードは、相補ビット線ＢＬ０＊〜ＢＬｎ＊の非
反転及び反転信号線のレベルと同じ内部電圧ＨＶＣに確
定され、各メモリセルの強誘電体キャパシタの電極間に
かる電界はゼロとなる。

【００６８】ここで、メモリアレイＡＲＹＬのワード線
ＷＬ０が非選択レベルとされ、プリチャージ電圧ＶＣが
接地電位ＶＳＳに変化されると、メモリアレイＡＲＹＬ
の相補ビット線ＢＬ０＊〜ＢＬｎ＊の非反転及び反転信
号線はともに接地電位ＶＳＳつまり０Ｖにプリチャージ
される。そして、この状態でワード線ＷＬ０が再度選択
レベルとされると、ワード線ＷＬ０に結合されるｎ＋１
対の強誘電体メモリセルの強誘電体キャパシタの両電極
間にはＨＶＣを絶対値とする逆方向の電界が印加され、
各強誘電体メモリセルの状態は、それが例えば論理
“１”のデータを保持する場合には図３の点Ｃから点Ｅ
へ移行し、また例えば論理“０”のデータを保持する場
合には点Ｆから点Ｅへと移行する。

【００６９】この結果、例えば、論理“１”のデータを
保持するメモリセル対のうち非反転ビット線ＢＬ０Ｔ〜
ＢＬｎＴ側に結合されるメモリセルでは、点Ｃから点Ｅ
への分極反転をともなうため、比較的大きな負電荷の移
動が必要となって対応する非反転ビット線の電位が比較
的大きく上昇するが、反転ビット線ＢＬ０Ｂ〜ＢＬｎＢ
側に結合されるメモリセルでは、分極反転をともなわな
い点Ｆから点Ｅへの移行であるため、負電荷の移動量は
少なく、対応する反転ビット線の電位上昇も比較的小さ
い。同様に、論理“０”のデータを保持するメモリセル
対のうち反転ビット線Ｂ０ＬＢ〜ＢＬｎＢ側に結合され
るメモリセルでは、点Ｃから点Ｅへの分極反転をともな
うため、比較的大きな負電荷の移動が必要となり、対応
する反転ビット線の電位は比較的大きく上昇するが、非
反転ビット線ＢＬ０Ｔ〜ＢＬｎＴ側に結合されるメモリ
セルでは、分極反転をともなわない点Ｆから点Ｅへの移
行であるため、対応する非反転ビット線の電位上昇も小
さい。

【００７０】相補ビット線ＢＬ０＊〜ＢＬｎ＊における
これらの電位差は、コモンソース線ＣＳＰ及びＣＳＮに
それぞれ電源電圧ＶＣＣ及び接地電位ＶＳＳが供給され
ることで、センスアンプＳＡの対応する単位増幅回路に
よってそれぞれ増幅され、ハイレベル又はロウレベルの
２値読み出し信号とされた後、ワード線ＷＬ０に結合さ
れるｎ＋１対の強誘電体メモリセルの強誘電体キャパシ
タの電極間容量に再書き込みされる。これにより、シャ
ドーＲＡＭは、電極間容量の蓄積電荷を利用した揮発モ
ードに移行することができ、強誘電体メモリセルの分極
反転数を少なくして、シャドーＲＡＭの耐用期間を長く
することができる。

【００７１】図１３には、この発明が適用されたシャド
ーＲＡＭに含まれるメモリアレイ及びその周辺部の第２
の実施例の部分的な回路図が示されている。なお、この
実施例のシャドーＲＡＭは、前記図１ないし図１２の実
施例を基本的に踏襲するものであるため、これと異なる
部分についてのみ説明を追加する。

【００７２】図１３において、この実施例のシャドーＲ
ＡＭは、相補共通データ線ＣＤ＊つまりセンスアンプＳ
Ａと相補共通データ線ＣＤＳ＊つまりはメインアンプＭ
Ａとの間に設けられる共通データ線切り換え回路ＳＣ
（共通データ線反転回路）を備え，前記実施例のビット
線接続切り換え回路ＳＬ及びＳＲは、シェアド制御信号
ＳＨＬ又はＳＨＲを受けるシェアドＭＯＳＦＥＴＮＫ及
びＮＬあるいはＮＭ及びＮＮに置き換えられる。共通デ
ータ線切り換え回路ＳＣは、相補共通データ線ＣＤ＊の
非反転及び反転信号線と相補共通データ線ＣＤＳ＊の非
反転及び反転信号線つまりはメインアンプＭＡの非反転
及び反転入出力ノードとの間にそれぞれ設けられそのゲ
ートに図示されない共通データ線切り換え制御回路から
共通データ線切り換え制御信号ＳＣＴを受けるＮチャン
ネルＭＯＳＦＥＴＮＧ及びＮＨと、相補共通データ線Ｃ
Ｄ＊の非反転及び反転信号線と相補共通データ線ＣＤＳ
＊の反転及び非反転信号線つまりはメインアンプＭＡの
反転及び非反転入出力ノードとの間にそれぞれ設けられ
そのゲートに共通データ線切り換え制御信号ＳＣＢを受
けるＮチャンネルＭＯＳＦＥＴＮＩ及びＮＪとを含む。
なお、この実施例のシャドーＲＡＭは、さらに図示され
ない共通データ線切り換え状態記憶回路（切り換え状態
記憶回路）を含み、共通データ線切り換え制御回路は、
この共通データ線切り換え状態記憶回路の出力信号を受
けて選択的に共通データ線切り換え制御信号ＳＣＴ及び
ＳＣＢを形成する。

【００７３】これにより、相補共通データ線ＣＤ＊の非
反転及び反転信号線は、共通データ線切り換え制御信号
ＳＣＴがハイレベルとされることで、相補共通データ線
ＣＤＳ＊の非反転及び反転信号線つまりはメインアンプ
ＭＡの非反転及び反転入出力ノードに非反転接続され、
共通データ線切り換え制御信号ＳＣＢがハイレベルとさ
れることで、相補共通データ線ＣＤＳ＊の反転及び非反
転信号線つまりはメインアンプＭＡの反転及び非反転入
出力ノードに反転接続されるものとなる。この結果、メ
モリアレイＡＲＹＬ又はＡＲＹＲの順次選択される１個
のメモリセルを単位として、保持データの反転書き換え
が可能となり、前記実施例と同様な効果を得ることがで
きるものとなる。なお、本実施例の場合、ビット線接続
切り換え回路としてシャドーＲＡＭに追加すべきＭＯＳ
ＦＥＴの数は飛躍的に少なくなるが、保持データの反転
書き換えに要する時間は比較的長くなる。

【００７４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）強誘電体キャパシタを含む強誘電体型のメモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素とし、揮発モード及び不揮発モードで使用可能な
シャドーＲＡＭ等の強誘電体メモリに、例えば二対の切
り換えＭＯＳＦＥＴをそれぞれ含み、メモリアレイの各
相補ビット線の非反転及び反転信号線とセンスアンプの
対応する単位増幅回路の非反転及び反転入出力ノードと
の間を選択的に非反転又は反転接続しうるビット線反転
回路と、これらのビット線反転回路による相補ビット線
及び単位増幅回路間の接続が非反転又は反転接続のいず
れにあるかを記憶する切り換え状態記憶回路とを設け、
例えばリフレッシュ動作が行われるごとに、その実質的
な論理値を変えることなくメモリセルの保持データをワ
ード線単位で反転し、書き換えることで、保持データの
実質的な論理値が変化しない場合でも、強誘電体キャパ
シタの電極間に印加されるパルスの極性を所定周期で反
転させることができるという効果が得られる。

【００７５】（２）上記（１）項により、インプリント
による強誘電体キャパシタの情報保持特性の偏り・劣化
を防止することができるという効果が得られる。 （３）上記（１）項及び（２）項により、シャドーＲＡ
Ｍを含む強誘電体メモリの信頼性を高めることができる
という効果が得られる。 （４）上記（１）項ないし（３）項において、ビット線
反転回路を構成する切り換えＭＯＳＦＥＴをシェアドセ
ンス用のシェアドＭＯＳＦＥＴとして兼用することで、
ビット線接続切り換え回路が設けられることによるシャ
ドーＲＡＭのチップサイズの増加を抑制することができ
るという効果が得られる。

【００７６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シャドーＲＡＭは、シェアドセンス
方式を採ることを必須条件とはしない。また、メモリア
レイＡＲＹＬ及びＡＲＹＲは、その直接周辺回路を含め
て複数のメモリマットに分割することができる。さら
に、シャドーＲＡＭは、例えば×４ビット，×８ビット
あるいは×１６ビット等、任意のビット構成を採りうる
し、そのブロック構成や起動制御信号及び内部制御信号
の名称，組み合わせ及び有効レベルならびに電源電圧の
極性等は、種々の実施形態を採りうる。

【００７７】図２において、ビット線接続切り換え回路
ＳＬ及びＳＲの切り換えＭＯＳＦＥＴは、Ｐチャンネル
型に置き換えることができるし、その具体的回路構成も
任意である。シャドーＲＡＭは、いわゆる１セル・１ト
ランジスタ型等の各種アレイ構成を採りうるし、メモリ
アレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡ
の具体的構成及びＭＯＳＦＥＴの導電型等も、任意であ
る。

【００７８】図３において、強誘電体メモリセルの情報
保持特性は標準的な例であって、この発明に制約を与え
るものではない。図４において、シャドーＲＡＭの反転
書き換えは、リフレッシュ動作の所定数回に１回だけ実
行してもよい。また、これらの反転書き換えは、リフレ
ッシュ動作とは独立に実行してもよいし、厳密な周期で
行うことを必須条件ともしない。リフレッシュ動作によ
る反転書き換えがどのワード線まで進んだかを記憶する
手段が設けられる場合、リフレッシュ動作の途中で通常
のアクセスを受け付けることができる。図５において、
ビット線切り換え制御回路ＢＬＣＣの具体的構成は、そ
の基本的論理条件が満たされる限りにおいて種々の実施
形態を採りうる。また、切り換え状態記憶回路となるビ
ット線切り換え状態記憶回路ＢＬＣＭのフリップフロッ
プＢＬＣＦは、例えばメモリアレイＡＲＹＬ又はＡＲＹ
Ｒの特定番地にある強誘電体メモリセルをもって代用し
てもよい。この場合、メモリアレイ及びセンスアンプ間
の接続状態は電源電圧切断後も保持されるため、図１１
のようなストアモードを実行する必要はなくなる。図７
ないし図１２において、各起動制御信号，内部制御信号
ならびに内部信号の絶対的な時間関係やレベル等は、こ
れらの実施例による制約を受けないし、その有効レベル
も同様である。図１３において、共通データ線切り換え
回路ＳＣの具体的構成は、この実施例の限りではない。

【００７９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシャ
ドーＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、揮発モードで使用さ
れることのない通常の強誘電体メモリやこれらの強誘電
体メモリを内蔵するシングルチップマイクロコンピュー
タ等にも適用できる。この発明は、少なくとも強誘電体
キャパシタを含む強誘電体メモリセルが格子状に配置さ
れてなるメモリアレイを基本構成要素とする強誘電体メ
モリならびにこれを含む装置又はシステムに広く適用で
きる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体キャパシタを含む
強誘電体型のメモリセルが格子状に配置されてなるメモ
リアレイをその基本構成要素とし、揮発モード及び不揮
発モードで使用可能なシャドーＲＡＭ等の強誘電体メモ
リに、例えば二対の切り換えＭＯＳＦＥＴをそれぞれ含
み、メモリアレイの各相補ビット線の非反転及び反転信
号線とセンスアンプの対応する単位増幅回路の非反転及
び反転入出力ノードとの間を選択的に非反転又は反転接
続しうるビット線反転回路と、これらのビット線反転回
路による相補ビット線及び単位増幅回路間の接続が非反
転又は反転接続のいずれにあるかを記憶する切り換え状
態記憶回路とを設け、例えばリフレッシュ動作が行われ
るごとに、その実質的な論理値を変えることなくメモリ
セルの保持データをワード線単位で反転し、書き換える
ことで、保持データの実質的な論理値が変化しない場合
でも、強誘電体キャパシタの電極間に印加されるパルス
の極性を所定周期で反転させることがてきるため、イン
プリントによる強誘電体キャパシタの情報保持特性の偏
り・劣化を防止し、シャドーＲＡＭ等の信頼性を高める
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたシャドーＲＡＭの一実施
例を示すブロック図である。

【図２】図１のシャドーＲＡＭに含まれるメモリアレイ
及びその周辺部の一実施例を示す部分的な回路図であ
る。

【図３】図２のメモリアレイを構成する強誘電体メモリ
セルの一実施例を示す情報保持特性図である。

【図４】図１のシャドーＲＡＭの動作モードを説明する
ための一実施例を示す概念図である。

【図５】図１のシャドーＲＡＭに含まれるビット線切り
換え状態記憶回路及びビット線切り換え制御回路の一実
施例を示す回路図である。

【図６】図５のビット線切り換え制御回路の一実施例を
示す動作条件図である。

【図７】図１のシャドーＲＡＭの揮発モードによる書き
込み動作の一実施例を示す信号波形図である。

【図８】図１のシャドーＲＡＭの揮発モードによる読み
出し動作の一実施例を示す信号波形図である。

【図９】図１のシャドーＲＡＭのリフレッシュモードに
よる先頭ワード線に関する反転書き換え動作の一実施例
を示す信号波形図である。

【図１０】図１のシャドーＲＡＭのリフレッシュモード
による最終ワード線に関する反転書き換え動作の一実施
例を示す信号波形図である。

【図１１】図１のシャドーＲＡＭのストアモードによる
最終ワード線に関する反転修復動作の一実施例を示す信
号波形図である。

【図１２】図１のシャドーＲＡＭのリコールモードによ
る揮発モードへの変換動作の一実施例を示す信号波形図
である。

【図１３】この発明が適用されたシャドーＲＡＭに含ま
れるメモリアレイ及びその周辺部の第２の実施例を示す
部分的な回路図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ、ＸＬ……Ｘアドレスラッチ、
ＡＢ……アドレスバッファ、ＲＦＣ……リフレッシュカ
ウンタ、ＳＡ……センスアンプ、ＳＬ，ＳＲ……ビット
線接続切り換え回路（ビット線反転回路）、ＢＬＣＣ…
…ビット線切り換え制御回路、ＢＬＣＭ……ビット線切
り換え状態記憶回路、ＹＤ……Ｙアドレスデコーダ、Ｙ
Ｌ……Ｙアドレスラッチ、ＭＡ……メインアンプ、ＩＢ
……入力バッファ、ＯＢ……出力バッファ、ＣＧ……ク
ロック発生回路、ＭＣ……モード切り換え回路。Ｄｉｎ
……データ入力端子、Ｄｏｕｔ……データ出力端子、Ｒ
ＡＳＢ……ロウアドレスストローブ信号入力端子、ＣＡ
ＳＢ……カラムアドレスストローブ信号入力端子、ＷＥ
Ｂ……ライトイネーブル信号入力端子、ＯＥＢ……出力
イネーブル信号入力端子、ＭＯＤ０〜ＭＯＤ１……モー
ド制御信号入力端子、Ａ０〜Ａｉ……アドレス入力端
子。ＷＬ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、Ｂ
Ｌ０＊〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット
線、Ｑｐ，Ｑｎ……アドレス選択ＭＯＳＦＥＴ、Ｃｐ，
Ｃｎ……強誘電体キャパシタ、ＶＰ……プレート電圧、
ＶＣ……プリチャージ電圧、ＢＳ０＊〜ＢＳｎ＊……セ
ンスアンプ相補入出力ノード、ＳＨＬＴ，ＳＨＬＢ，Ｓ
ＨＲＴ，ＳＨＲＢ……シェアド制御信号、ＰＣ……プリ
チャージ制御信号、ＣＳＰ，ＣＳＮ……コモンソース
線、ＹＳ０〜ＹＳｎ……ビット線選択信号、ＣＤ＊……
相補共通データ線。ＶＯＭ（揮発モード）、ＲＥＣＭ
（リコールモード）、ＳＴＲＭ（ストアモード）……モ
ード指定用内部信号、ｔｒｅｆ……リフレッシュ周期。
ＡＳＬＣ……アレイ選択回路、ＡＳＬ，ＡＳＲ……アレ
イ選択信号、ＢＬＣＦ……フリップフロップ。ＳＨＬ，
ＳＨＲ……シェアド制御信号、ＣＤＳ＊……相補共通デ
ータ線、ＳＣ……共通データ線切り換え回路。Ｎ１〜Ｎ
Ｎ……ＮチャンネルＭＯＳＦＥＴ、Ｐ１〜Ｐ２……Ｐチ
ャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２……インバータ、Ｎ
Ａ１〜ＮＡ２……ナンド（ＮＡＮＤ）ゲート、ＮＯ１〜
ＮＯ４……ノア（ＮＯＲ）ゲート。

フロントページの続き (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 成井 誠司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 津幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青木 康伸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 強誘電体キャパシタを含むメモリセルが
   格子状に配置されてなるメモリアレイを具備し、その実
   質的な論理値を変えることなくメモリセルの保持データ
   を反転して書き換えうることを特徴とする強誘電体メモ
   リ。
2. 【請求項２】 上記保持データの反転書き換えは、所定
   の周期で行われるものであることを特徴とする請求項１
   の強誘電体メモリ。
3. 【請求項３】 上記メモリアレイは、直交して配置され
   るワード線及び相補ビット線を含むものであり、上記メ
   モリセルの情報蓄積ノードは、アドレス選択ＭＯＳＦＥ
   Ｔを介して対応する相補ビット線の非反転又は反転信号
   線に結合されるものであって、上記強誘電体メモリは、
   上記相補ビット線に対応して設けられる単位増幅回路を
   含むセンスアンプと、上記相補ビット線の非反転及び反
   転信号線と対応する上記単位増幅回路の非反転及び反転
   入出力ノードあるいは反転及び非反転入出力ノードとの
   間にそれぞれ設けられる二対の切り換えＭＯＳＦＥＴを
   含み相補ビット線の非反転及び反転信号線と対応する単
   位増幅回路の非反転及び反転入出力ノードとの間を選択
   的に非反転又は反転接続しうるビット線反転回路と、上
   記ビット線反転回路による相補ビット線及び単位増幅回
   路間の接続が非反転又は反転接続のいずれにあるかを記
   憶する切り換え状態記憶回路とを具備するものであるこ
   とを特徴とする請求項１又は請求項２の強誘電体メモ
   リ。
4. 【請求項４】 上記強誘電体メモリは、シェアドセンス
   方式を採るものであり、上記センスアンプは、その両側
   に設けられる一対の上記メモリアレイにより共有される
   ものであって、上記ビット線反転回路の切り換えＭＯＳ
   ＦＥＴは、シェアドセンスのためのシェアドＭＯＳＦＥ
   Ｔとして兼用されるものであることを特徴とする請求項
   １，請求項２又は請求項３の強誘電体メモリ。
5. 【請求項５】 上記強誘電体メモリは、揮発モード及び
   不揮発モードを有するシャドーＲＡＭであり、上記保持
   データの反転書き換えは、上記シャドーＲＡＭの揮発モ
   ードにおけるリフレッシュ動作に際してワード線単位で
   行われるものであって、上記リフレッシュ動作は、少な
   くとも上記メモリアレイの一方を構成する所定数のワー
   ド線を単位として連続的に行われるものであることを特
   徴とする請求項１，請求項２，請求項３又は請求項４の
   強誘電体メモリ。
6. 【請求項６】 上記強誘電体メモリは、指定される上記
   相補ビット線が選択的に接続される相補共通データ線
   と、上記相補共通データ線の非反転及び反転信号線とメ
   インアンプの非反転及び反転入出力ノードあるいは反転
   及び非反転入出力ノードとの間にそれぞれ設けられる二
   対の切り換えＭＯＳＦＥＴを含み相補共通データ線の非
   反転及び反転信号線とメインアンプの非反転及び反転入
   出力ノードとの間を選択的に非反転又は反転接続しうる
   共通データ線反転回路と、上記共通データ線反転回路に
   よる相補共通データ線及びメインアンプ間の接続が非反
   転又は反転接続のいずれにあるかを記憶する切り換え状
   態記憶回路とを具備するものであることを特徴とする請
   求項１又は請求項２の強誘電体メモリ。
7. 【請求項７】 上記強誘電体メモリは、その電源切断等
   に先立って、上記ビット線反転回路又は共通データ線反
   転回路による相補ビット線及び単位増幅回路間あるいは
   相補共通データ線及びメインアンプ間の接続を非反転接
   続状態に戻すためのストアモードを有するものであるこ
   とを特徴とする請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６の強誘電体メモリ。