JPH0845285A

JPH0845285A - 半導体記憶装置

Info

Publication number: JPH0845285A
Application number: JP17672894A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Yasushi Sakui; 康司作井; Kazunori Ouchi; 和則大内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-28
Filing date: 1994-07-28
Publication date: 1996-02-16
Anticipated expiration: 2019-10-27
Also published as: JP3581170B2

Abstract

(57)【要約】【目的】チップ面積を増加させることなく、ワード線
の切り替え時に発生する無駄時間を無くすことができ、
高速にページ読み出しを行い得る半導体記憶装置を提供
すること。【構成】ワード線ＷＬとビット線ＢＬの各交差部にメ
モリセルが配置されたメモリセルアレイ１を有する半導
体記憶装置において、アレイ１のワード線選択を行うロ
ウデコーダ４と、アレイ１のビット線選択を行うカラム
デコーダ５と、アレイ１の各ビット線の複数本にそれぞ
れ第１の線トランスファゲート３Ａを介して接続された
複数の第１のセンスアンプ２Ａと、アレイ１の各ビット
線の残りの複数本にそれぞれ第２のトランスファゲート
３Ｂを介して接続された複数の第２のセンスアンプ２Ｂ
と、第１及び第２のトランスファゲート２Ａ，２Ｂを独
立に駆動させるタイミング制御を行う機構とを備えたこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にページ読み出し動作の改良をはかった半導体記
憶装置に関する。

【０００２】

【従来の技術】電気的書き替え可能とした不揮発性半導
体装置（ＥＥＰＲＯＭ）の中で高集積化可能なものとし
て、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。この
装置では、一つのメモリセルは基板上に絶縁膜を介して
浮遊ゲートと制御ゲートを積層したＦＥＴＭＯＳ構造を
有し、複数個のメモリセルが隣接するもの同士でそのソ
ース・ドレインを共有する形で直列接続されてＮＡＮＤ
セルを構成している。

【０００３】ＮＡＮＤセルの一端側ドレインは選択ゲー
トを介してビット線に接続され、他端側ソースはやはり
選択ゲートを介して共通ソース線に接続される。メモリ
セルの制御ゲートは、行方向に連続的に接続されてワー
ド線となる。通常、同一ワード線につながるメモリセル
の集合を１ページと呼び、１組のドレイン側及びソース
側の選択ゲートによって挟まれたページの集合を１ＮＡ
ＮＤブロック又は単に１ブロックと呼ぶ。メモリセルア
レイは通常、ｎ型半導体基板に形成されたｐ型ウエル内
に形成される。

【０００４】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みは、ビット線から遠い方
のメモリセルから順に行う。選択されたメモリセルの制
御ゲートには昇圧された書き込み電位Ｖpp（２０Ｖ程
度）を印加し、他の非選択メモリセルの制御ゲート及び
選択ゲートには中間電位（１０Ｖ程度）を印加し、ビッ
ト線にはデータに応じて０Ｖ（“０”書き込み）又は中
間電位（“１”書き込み）を印加する。このとき、ビッ
ト線の電位は選択メモリセルに伝達される。データ
“０”の時は、選択メモリセルの浮遊ゲートと基板間に
高電圧がかかり、基板から浮遊ゲートに電子がトンネル
注入されてしきい値が正方向に移動する。データ“１”
のときはしきい値は変化しない。

【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対してほぼ同時に行われる。即ち、全ての制
御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された消去電位ＶppE （２０Ｖ程度）を印加
する。これにより、全てのメモリセルにおいて浮遊ゲー
トの電子がウエルに放出され、しきい値が負方向に移動
する。

【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖccとして、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。

【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリ
セルを直列に接続しているためにセル電流が小さく、ビ
ット線の放電には数μｓ要する。よって、ランダムリー
ドには約１０μｓかかる。データは１ページ分、センス
アンプ兼ラッチ回路にラッチされる。ページリードは、
このラッチデータを読み出すだけであるから約１００ｎ
ｓで読める。例えば、ページ長が２５６バイトのもの
で、１ページのデータを読み出すためには、ランダムリ
ード１回とページリード２５５回で、１０＋０．１×２５５〜３５μｓの時間を要する。よって、複数のページにわたるデータ
を読み出す場合には、ページの切り替え部で１０μｓの
ランダムリード動作を必要とする。

【０００８】ページ切り替え時のランダムリード動作を
なくして見かけ上ページリードのサイクルで複数ページ
のデータを読み出す方法として、例えばメモリセルアレ
イとセンスアンプ兼ラッチ回路を２分割してランダムリ
ードとページリードを同時に行う方法がある（特願平４
−１５７８３１号）。２分割したメモリセルアレイの一
方でページ読み出し動作をしている間に、他方でランダ
ムリード動作を行うことによって、ページの切り替わり
点でランダムリード動作を挟むことなくページリードの
タイミングを保ったまま複数のページにわたるデータを
読み出すことができる。

【０００９】この場合、２分割したメモリセルアレイで
ランダムリードのタイミングをずらして動作させるため
に、ワード線に電圧を伝える周辺回路（ロウデコーダな
ど）が増加する。特に、ＥＥＰＲＯＭでは書き込み時に
ワード線に２０Ｖ程度の高電圧を印加するために、ワー
ド線に電圧を伝える周辺回路を構成するトランジスタの
面積は大きい。従ってこの方法では、ワード線に電圧を
伝える周辺回路（ロウデコーダなど）の増加のためにチ
ップ面積が増加するという問題がある。

【００１０】また、メモリセルアレイを分割しない方法
も考えられている（特開平５−２８７８０号）。この場
合、あるワード線ＷＬ0 により選択されたメモリセルの
データがセンスアンプ兼ラッチ回路にラッチされ、その
データをページ読み出ししているのと並行して、ビット
線とセンスアンプ兼ラッチ回路間のトランスファゲート
をオフにして、次に読み出すワード線ＷＬ1 によって選
択されるメモリセルのデータをビット線に読み出す。

【００１１】この場合、ページ切り替え時に、ワード線
ＷＬ0 で選択されたメモリセルのデータが記憶されてい
るセンスアンプ兼ラッチ回路をリセットし、そしてワー
ド線ＷＬ1 で選択されたメモリセルのデータが記憶され
ているビット線の電位をセンスアンプ兼ラッチ回路で検
知及びラッチする時間が必要になる。従って、ページ切
り替え時にデータが途切れるという問題がある。

【００１２】

【発明が解決しようとする課題】このように従来の半導
体記憶装置においては、複数のページにわたるデータを
読み出す際に、ワード線の切り替え時にランダムリード
動作を必要とするため、無駄な時間が入り、読み出しに
時間がかかるという問題があった。また、ワード線の切
り替え時のランダムリード動作をなくすために従来から
提案されている方法ではロウデコーダ部などの周辺回路
が増加するために、チップ面積が増加するという問題が
あった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップ面積を増加させ
ることなく、ワード線の切り替え時に発生する無駄時間
を無くすことができ、高速にページ読み出しを行い得る
半導体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明（請求項１）は、互いに交差する複数本ずつのワード
線とビット線が配設され、これらワード線とビット線の
各交差部にメモリセルが配置されたメモリセルアレイ
と、メモリセルアレイのワード線選択を行う手段と、メ
モリセルアレイのビット線選択を行う手段と、メモリセ
ルアレイの各ビット線にそれぞれビット線トランスファ
ゲートを介して接続された複数のセンスアンプ兼ラッチ
回路とを備えた半導体記憶装置において、ビット線を所
定単位毎に少なくとも２分割し、該分割されたビット線
に対応してビット線トランスファゲートをグループ分け
し、ビット線トランスファゲートの同一グループを同時
に駆動させ、且つ異なるグループを独立に駆動させるタ
イミング制御を行う手段を設けたことを特徴とする。

【００１５】また本発明（請求項２）は、互いに交差す
る複数本ずつのワード線とビット線が配設され、これら
ワード線とビット線の各交差部にメモリセルが配置され
たメモリセルアレイを有する半導体記憶装置において、
メモリセルアレイのワード線選択を行う手段と、メモリ
セルアレイのビット線選択を行う手段と、メモリセルア
レイの各ビット線の複数本にそれぞれ第１のビット線ト
ランスファゲートを介して接続された複数の第１のセン
スアンプ兼ラッチ回路と、メモリセルアレイの各ビット
線の残りの複数本にそれぞれ第２のビット線トランスフ
ァゲートを介して接続された複数の第２のセンスアンプ
兼ラッチ回路と、第１及び第２のビット線トランスファ
ゲートを独立に駆動させるタイミング制御を行う手段と
を備えたことを特徴とする。

【００１６】また本発明（請求項３）は、互いに交差す
る複数本ずつのワード線とビット線が配設され、これら
ワード線とビット線の各交差部にメモリセルが配置され
たメモリセルアレイを有する半導体記憶装置において、
メモリセルアレイのワード線選択を行う手段と、メモリ
セルアレイのビット線選択を行う手段と、メモリセルア
レイの所定単位毎にビット線が少なくとも２分割され、
該分割された第１のビット線にそれぞれ第１のビット線
トランスファゲートを介して接続された複数の第１のセ
ンスアンプ兼ラッチ回路と、分割された第２のビット線
にそれぞれ第２のビット線トランスファゲートを介して
接続された複数の第２のセンスアンプ兼ラッチ回路と、
第１及び第２のビット線トランスファゲートを独立に駆
動させるタイミング制御を行う手段とを備えたことを特
徴とする。

【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１のセンスアンプ兼ラッチ回路と第２のセンスア
ンプ兼ラッチ回路とが交互に配設されていること。 (2) メモリセルは、電気的書き替え可能なＥＥＰＲＯＭ
セルであること。 (3) メモリセルはＦＥＴＭＯＳ構造を有し、複数のメモ
リセルが隣接するもの同士でソース・ドレインを共有す
る形で直列接続されてＮＡＮＤセルを構成すること。 (4) センスアンプ兼ラッチ回路は、少なくとも２本のビ
ット線を共有していること。

【００１８】

【作用】本発明によれば、第１及び第２のトランスファ
ゲートを独立にタイミング制御することにより、ワード
線切り替え時に生じるワード線選択とビット線への読み
出し時間、及びセンスアンプ兼ラッチ回路のリセット、
ビット線の電位の検知及びラッチする時間を、周辺回路
（ロウデコーダなど）の面積を増加させることなくペー
ジ読み出し時間内に取り込める。これによって、最初の
ランダムリード動作を除けば、ページリードのサイクル
で複数ページにわたるデータを読み出すことが可能にな
り、高速なページ読み出しが実現される。

【００１９】また、分割されたセンスアンプ兼ラッチ回
路を交互に配置することにより、ビット線電位を検知す
る際に、ビット線間容量に起因する雑音を低減すること
ができる。

【００２０】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。（実施例１）図１は、本発明の第１の実施例に係わる不
揮発性半導体記憶装置の基本構成を示すブロック図であ
る。図中１は不揮発性メモリセルを配列したメモリセル
アレイ、２はデータ書き込み，読み出しを行うためのラ
ッチ手段としてのセンスアンプ兼ラッチ回路である。こ
のセンスアンプ兼ラッチ回路２は２Ａ，２Ｂに２分割さ
れている。本実施例では、１ページは２５６ビット、セ
ンスアンプ兼ラッチ回路２は１２８ビットずつに分割さ
れているとする。

【００２１】メモリセルアレイとセンスアンプ兼ラッチ
回路を接続するビット線トランスファゲート３も３Ａ，
３Ｂに分割されている。本実施例では１ページが２５６
ビットなので、ビット線トランスファゲートは１２８ビ
ットずつに分割されている。４はワード線線選択を行う
ロウデコーダ、５はビット線選択を行うカラムデコー
ダ、６はアドレスバッファ、７はＩ／Ｏセンスアンプ、
８はデータ入出力バッファである。

【００２２】メモリセルアレイ１は、図２に示すように
配列されている。即ち、複数本のワード線ＷＬi （i=0,
1,〜,m）とこれに交差する複数本のビット線ＢＬj （j=
0,1,〜,255）が設けられ、ビット線とワード線との各交
差部に、ワード線ＷＬi によって選択されてビット線Ｂ
Ｌj との間でデータの授受を行う不揮発性メモリセルＭ
Ｃijが配置されている。そして、各ビット線ＢＬj に
は、読み出し時に読み出し電位ＶR にプリチャージする
ためのｐＭＯＳトランジスタＱj1が設けられている。

【００２３】図３に示すように、ビット線ＢＬj （j=0,
1,〜,127）は、ＴＧ1 によって制御されるｎＭＯＳトラ
ンジスタからなるビット線トランスファゲートＱj2（j=
0,1,〜,127）を介してビット線センスアンプ兼ラッチ回
路２Ａ（ＳＡj ；j=0,1,〜,127）に接続されている。ビ
ット線ＢＬj （j=128,129,〜,255）は、ＴＧ2 によって
制御されるｎＭＯＳトランジスタからなるビット線トラ
ンスファゲートＱj2（j=128,129,〜,255）を介してビッ
ト線センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,12
9,〜,255）に接続されている。

【００２４】センスアンプ兼ラッチ回路は、カラム選択
ゲートＱj3，Ｑj4を介してデータ入出力線Ｉ／Ｏ，／Ｉ
／Ｏに接続されている。制御信号ＲＥＳＥＴＢ1 によっ
てセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,1
27）はリセットされ、制御信号ＲＥＳＥＴＢ2 によって
センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,
〜,255）はリセットされる。

【００２５】ここで、トランスファゲートがＴＧ1 ，Ｔ
Ｇ2 と２セット必要なために、トランスファゲートを駆
動するトランスファゲート駆動回路も２セット必要であ
る。しかし、トランスファゲート駆動回路の負荷である
トランスファゲートの数はセンスアンプ兼ラッチ回路を
分割しない場合に比べて半分なので、トランスファゲー
ト駆動回路の面積はセンスアンプ兼ラッチ回路を分割し
ない場合に比べておよそ半分になり、センスアンプ兼ラ
ッチ回路を分割することによりトランスファゲート駆動
回路が２セット必要になってもパターン面積の増加につ
ながらない。

【００２６】また、図３ではトランスファゲート制御信
号ＴＧ1 ，ＴＧ2 は全てセンスアンプ兼ラッチ回路２Ａ
に接続するビット線上とセンスアンプ兼ラッチ回路２Ｂ
に接続するビット線上を通過しているが、図４のように
制御信号ＴＧ1 はセンスアンプ兼ラッチ回路２Ａに接続
するビット線上のみを通過し、ＴＧ2 はセンスアンプ兼
ラッチ回路２Ｂに接続するビット線上のみを通過するよ
うにトランスファゲートを配置すれば、パターン面積を
低減できる。

【００２７】ここで、３ページにわたって書き込まれた
データを読み出す場合を例にとり、図５のタイミング図
を用いて、本実施例の読み出し動作を説明する。まず、
１ページ目のデータのビット線への読み出し動作が行わ
れる。ビット線をプリチャージする制御信号ＰＲＥＢが
ＶccからＶssになると（時刻ｔ０）、ｐＭＯＳトランジ
スタＱj1（j=0,1,〜,254,255）がオンになり、全てのビ
ット線ＢＬj （j=0,1,〜,255）がＶR までプリチャージ
される。プリチャージ後、制御信号ＰＲＥＢは再びＶss
からＶccになり、ｐＭＯＳトランジスタＱj1がオフにな
って、ビット線ＢＬj はＶR 電位でフローティング状態
になる。

【００２８】次に、ロウアドレスによって選択されたワ
ード線ＷＬ0 がＶssから“Ｈ”レベルＶH になり（時刻
ｔ１）、ワード線ＷＬ0 によって選択されたメモリセル
ＭＣ0jのデータがそれぞれビット線ＢＬj に読み出され
る。論理“０”のメモリセルが読み出されるビット線
は、ＶR 電位を保ち、論理“１”のメモリセルデータが
読み出されているビット線はＶR から放電される。

【００２９】論理“１”のメモリセルデータが読み出さ
れているビット線電位がセンスアンプ兼ラッチの回路し
きい値よりも低くなった時点で、ビット線トランスファ
ゲートの制御信号ＴＧ1 ，ＴＧ2 がＶssからＶccになり
（時刻ｔ２）、ビット線データが２５６ビット、センス
アンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡj ；j=0,1,〜,25
5）に転送される。その後、ワード線ＷＬ0 ，ビット線
トランスファゲート制御信号ＴＧ1 ，ＴＧ2 はＶccから
Ｖssに戻り、センスアンプ兼ラッチ回路２Ａ、２Ｂとビ
ット線は切り離される。

【００３０】１ページ目のデータのビット線への読み出
し動作が終了すると、引き続きセンスアンプ兼ラッチ回
路２Ａにラッチされた１ページ目のデータのページ読み
出しが行われる。まず、カラムアドレスによって選択さ
れたカラム選択線ＣＳＬ0 がＶssからＶccになると（時
刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ0 にラッチさ
れているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送さ
れ、Ｉ／Ｏセンスアンプ７，データ出力バッファ８を通
して出力される。カラムアドレスの変化をカラムアドレ
ス検知回路が検知して、次のカラム選択線ＣＳＬ1 が選
択され、センスアンプ兼ラッチ回路ＳＡ1 に読み出され
ているデータが出力される。以後、順次１２８カラムア
ドレス分のデータが出力される。

【００３１】一方、メモリセルでは１ページ目の前半の
１２８カラムアドレス分のデータのページ読み出しと並
行して、２ページ目のロウアドレスに対するデータのビ
ット線への読み出しを行う。即ち、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssにな
り、ビット線とセンスアンプ兼ラッチ回路間のトランス
ファゲートがオフになった後に、ビット線プリチャージ
信号ＰＲＥＢがＶccからＶssになり（時刻ｔ３）、ビッ
ト線ＢＬj （j=0,1,〜,255）が再びＶR まで充電され
る。

【００３２】ビット線充電後、制御信号ＰＲＥＢは再び
ＶssからＶccになり、ビット線ＢＬj はＶR 電位でフロ
ーティング状態になる。そして、２ページ目のロウアド
レスに対応するワード線ＷＬ1 がＶssからＶH になり
（時刻ｔ４）、メモリセルＭＣ1j（j=0,1,〜,255）のデ
ータがビット線ＢＬj （j=0,1,〜,255）に読み出され
る。ビット線の電位が確定した後に、ワード線ＷＬ1 は
ＶH からＶssになる。

【００３３】１ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２７）読み出したの
ち、引き続き１ページ目の後半の１２８カラムアドレス
分（カラムアドレス１２８〜２５５）のデータのページ
読み出しが行われる（時刻ｔ５）。

【００３４】１ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、センスアンプリセット信号ＲＥＳＥＴＢ1 が
ＶccからＶssになる（時刻ｔ５）。これにより、ワード
線ＷＬ0 で選択されたメモリセルＭＣ0j（j=0,1,〜,12
7）のデータが記憶されているセンスアンプ兼ラッチ回
路２Ａ（ＳＡj ；j=0,1,〜,127）が全てリセットされ
る。２ページ目のデータに対応するビット線ＢＬj （j=
0,1,〜,255）の電位が確定した後に、トランスファゲー
ト制御信号ＴＧ1 がＶssからＶccになり（時刻ｔ６）、
２ページ目の前半の１２８カラムアドレス分のメモリセ
ルＭＣ1j（j=0,1,〜,127）のデータがセンスアンプ兼ラ
ッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）によって検知及
びラッチされる。

【００３５】データラッチ後、ビット線トランスファゲ
ート制御信号ＴＧ1 はＶccからＶssになり、ビット線と
センスアンプ兼ラッチ回路２Ａが切り離される。この
間、上記のように１ページ目の後半の１２８カラムアド
レス分（カラムアドレス１２８〜２５５）のデータのペ
ージ読み出しも並行して行っているのでトランスファゲ
ートＴＧ2 はＶssのままで、２ページ目の後半の１２８
カラムアドレス分のデータの検知及びラッチは行わな
い。

【００３６】１ページ目の後半の１２８カラムアドレス
分のデータのページ読み出しが終了した時には、既に２
ページ目の前半の１２８カラムアドレス分のデータはセ
ンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）
にラッチされているので、ランダムリード動作をする必
要はない。つまり、１ページ目のページ読み出しに引き
続き、カラム選択線ＣＳＬj （j=0,1,〜,127）が順次選
択されて２ページ目の前半の１２８カラムアドレス分の
データが読み出される（時刻ｔ７）。

【００３７】２ページ目の前半の１２８カラムアドレス
分のデータのページ読み出しと並行して、２ページ目の
後半の１２８カラムアドレス分のデータのビット線から
センスアンプ兼ラッチ回路へのデータラッチ、３ページ
目のデータのビット線への読み出しが行われる。

【００３８】まず、２ページ目の後半の１２８カラムア
ドレス分のデータのビット線電位をセンスアンプ兼ラッ
チ回路２Ｂで検知及びラッチを行う。センスアンプリセ
ット信号ＲＥＳＥＴＢ2 がＶccからＶssになり（時刻ｔ
７）、ワード線ＷＬ0 で選択されたメモリセルＭＣ0j
（j=128,129,〜,255）のデータが記憶されているセンス
アンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,255）
が全てリセットされる。そして、トランスファゲート制
御信号ＴＧ2 がＶssからＶccになり（時刻ｔ８）、２ペ
ージ目の後半の１２８カラムアドレス分のメモリセルＭ
Ｃ1j（j=128,129,〜,255）のデータがセンスアンプ兼ラ
ッチ回路２Ｂ（ＳＡj ；j=128,129,〜,255）によって検
知及びラッチされる。データラッチ後、ビット線トラン
スファゲート制御信号ＴＧ2 はＶccからＶssになり、ビ
ット線とセンスアンプ兼ラッチ回路２Ｂが切り離され
る。

【００３９】２ページ目の後半の１２８カラムアドレス
分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチさ
れた後、引き続き３ページ目のロウアドレスに対するデ
ータのビット線への読み出しを行う。即ち、ビット線プ
リチャージチャージ信号ＲＲＥＢがＶccからＶssになり
（時刻ｔ９）、ビット線ＢＬj （j=0,1,〜,255）が再び
ＶR まで充電される。ビット線充電後、制御信号ＰＲＥ
Ｂは再びＶssからＶccになり、ビット線ＢＬj はＶR 電
位でフローティング状態になる。そして、３ページ目の
ロウアドレスに対応するワード線ＷＬ2 がＶssからＶH
になり（時刻ｔ10）、メモリセルＭＣ2j（j=0,1,〜,25
5）のデータがビット線ＢＬj （j=0,1,〜,255）に読み
出される。ビット線の電位が確定した後にワード線ＷＬ
2 はＶH からＶssになる。

【００４０】２ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２）読み出したの
ち、引き続き２ページ目の後半の１２８カラムアドレス
分のページ読み出しを行う（時刻ｔ11）。

【００４１】２ページ目の後半の１２８カラムアドレス
分のページリードと並行して、３ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。センスアンプリセット信号ＲＥＳＥＴＢ1 はＶccか
らＶssになり（時刻ｔ11）、ワード線ＷＬ1 で選択され
たメモリセルＭＣ1j（j=0,1,〜,127）のデータが記憶さ
れているセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,
1,〜,127）が全てリセットされる。

【００４２】その後、３ページ目のデータに対応するビ
ット線ＢＬj （j=0,1,〜,255）の電位が確定した後にト
ランスファゲート制御信号ＴＧ1 がＶssからＶccになり
（時刻ｔ12）、３ページ目の前半の１２８カラムアドレ
ス分のメモリセルＭＣ2j（ｊ＝0,1,〜,127）のデータが
センスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,12
7）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ1 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ａ
が切り離される。

【００４３】２ページ目のデータのページ読み出し終了
後、２ページ目のデータのページ読み出しと同様な手順
で、３ページ目のデータのページ読み出しが行われる
（時刻ｔ13）。（実施例２）図６は、より具体的に本発明をＮＡＮＤセ
ル型ＥＥＰＲＯＭに適用した第２の実施例のメモリセル
アレイの等価回路である。この実施例では８個のメモリ
セルが直列接続され、ＮＡＮＤセルのドレイン側は選択
トランジスタを介してビット線ＢＬj につながり、ソー
ス側はやはり選択トランジスタを介してソース線に接続
されている。

【００４４】図７は、センスアンプ兼ラッチ回路２Ａの
構成図である。図８は、センスアンプ兼ラッチ回路２Ｂ
の構成図である。ビット線センスアンプ兼ラッチ回路Ｓ
Ａjは、クロック同期型の２個のＣＭＯＳインバータＩ
ＮＶ1 ，ＩＮＶ2 を用いて構成されている。

【００４５】図９は、この実施例のＮＡＮＤセル型ＥＥ
ＰＲＯＭの読み出し動作を示すタイミング図である。こ
こで、３ページにわたって書き込まれたデータ（図６で
ワード線ＷＬ00，ＷＬ01，ＷＬ02で選択されるメモリセ
ルのデータ）を読み出す場合を例にとり、図９のタイミ
ング図を用いて、本発明をＮＡＮＤセル型ＥＥＰＲＯＭ
に適用した実施例を説明する。

【００４６】チップイネーブルが“Ｈ”レベルから
“Ｌ”レベルになり、外部入力のロウアドレス、カラム
アドレスがチップ内部に取り込まれることによって、読
み出し動作が始まる。まず、ビット線をプリチャージす
る制御信号ＰＲＥＢがＶccからＶssになり（時刻ｔ
０）、ｐＭＯＳトランジスタＱj1がオンになって、ビッ
ト線ＢＬj がプリチャージされる。ビット線プリチャー
ジ後、制御信号ＰＲＥＢは再びＶssからＶccになり、ｐ
ＭＯＳトランジスタＱj1がオフになって、ビット線ＢＬ
j はＶR 電位でフローティング状態になる。

【００４７】次に、ロウアドレスによって選択されたワ
ード線ＷＬ00がＶssを保ち、同じＮＡＮＤセル内の他の
ワード線ＷＬ01〜ＷＬ07、及びドレイン側，ソース側の
選択ゲートＳＧＤ0 ，ＳＧＳ0 がＶssからＶccになっ
て、選択ワード線ＷＬ00に沿うメモリセルＭＣj00 （j=
0,1,〜,255）のデータがビット線ＢＬj に読み出される
（時刻ｔ１）。メモリセルのしきい値電圧を例えば、論
理“０”で０．５Ｖ〜３．５Ｖ、論理“１”で−０．５
Ｖ以下に設定しておけば、論理“０”のメモリセルが読
み出されるビット線は、ＶR 電位を保ち、論理“１”の
メモリセルデータが読み出されているビット線はＶR か
ら放電される。

【００４８】論理“１”のメモリセルデータが読み出さ
れているビット線電位がセンスアンプ兼ラッチの回路し
きい値よりも低くなった時点で、ビット線トランスファ
ゲートの制御信号ＴＧ1 ，ＴＧ2 がＶssからＶccになり
（時刻ｔ２）、ビット線データが２５６ビット、センス
アンプ兼ラッチ回路２Ａ，２Ｂ（ＳＡj ；j=0,1,〜,25
5）に転送される。その後、ワード線ＷＬ01〜ＷＬ07及
び選択ゲートＳＧＤ0 ，ＳＧＳ0 、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssに戻
り、センスアンプ兼ラッチ回路２Ａ，２Ｂとビット線は
切り離されるが、そのタイミングはセンスアンプ兼ラッ
チ回路２Ａ，２Ｂがセンス動作中でもよいし、センス動
作後でもよい。また、ワード線及び選択ゲート線とビッ
ト線トランスファゲート制御信号ＴＧ1 ，ＴＧ2 のうち
どちらかを先行させてＶccからＶssに戻してもよい。

【００４９】１ページ目のデータのビット線への読み出
し動作が終了すると、引き続きセンスアンプ兼ラッチ回
路２Ａにラッチされた１ページ目のデータのページ読み
出しが行われる。まず、カラムアドレスによって選択さ
れたカラム選択線ＣＳＬ0 がＶssからＶccになると（時
刻ｔ３）、センスアンプ兼ラッチ回路ＳＡ0 にラッチさ
れているデータが入出力線Ｉ／Ｏ，／Ｉ／Ｏに転送さ
れ、Ｉ／Ｏセンスアンプ７、データ入出力バッファ８を
通して出力される。カラムアドレスの変化をカラムアド
レス検知回路が検知して、次のカラム選択線ＣＳＬ1 が
選択され、センスアンプ兼ラッチ回路ＳＡ1 に読み出さ
れているデータが出力される。以後、順次１２８カラム
アドレス分のデータが出力される。

【００５０】一方、メモリセルでは１ページ目の前半の
１２８カラムアドレス分のデータのページ読み出しと並
行して、２ページ目のロウアドレスに対するデータのビ
ット線への読み出しを行う。即ち、ビット線トランスフ
ァゲート制御信号ＴＧ1 ，ＴＧ2 がＶccからＶssになり
ビット線とセンスアンプ兼ラッチ回路間のトランスファ
ゲートがオフになった後に、ビット線プリチャージ信号
ＰＲＥＢがＶccからＶssになり（時刻ｔ３）、ビット線
ＢＬj （j=0,1,〜,255）が再びＶR まで充電される。ビ
ット線充電後、制御信号ＰＲＥＢは再びＶssからＶccに
なり、ビット線ＢＬj はＶR 電位でフローティング状態
になる。

【００５１】次に、ロウアドレスによって選択されたワ
ード線ＷＬ01がＶssを保ち、同じＮＡＮＤセル内の他の
ワード線ＷＬ00，ＷＬ02〜ＷＬ07、及びドレイン側，ソ
ース側の選択ゲートＳＧＤ0 ，ＳＧＳ0 がＶssからＶcc
になって、選択ワード線ＷＬ01に沿うメモリセルＭＣj0
1 （j=0,1,〜,255）のデータ（２ページ目のデータ）が
ビット線ＢＬj に読み出される（時刻ｔ４）。そして、
ビット線の電位が確定した後に、ワード線ＷＬ00，ＷＬ
02〜ＷＬ07及び選択ゲートＳＧＤ0 ，ＳＧＳ0がＶccか
らＶssになる。

【００５２】１ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２７）読み出したの
ち、引き続き１ページ目の後半の１２８カラムアドレス
分（カラムアドレス１２８〜２５５）のデータのページ
読み出しが行われる（時刻ｔ５）。

【００５３】１ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、ＳＥＮ1 、ＲＬＣＨ1 をＶccからＶssにし、
ＳＥＮＢ1 ，ＲＬＣＨＢ1 をＶssからＶccにしてセンス
アンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ1
，ＩＮＶ2 を非活性にする（時刻ｔ５）。そして、Ｓ
ＥＮ1 をＶssからＶcc，ＲＬＣＨＢ1 をＶccからＶssに
してセンスアンプ兼ラッチ回路２Ａをリセットする。こ
れにより、ワード線ＷＬ00で選択されたメモリセルＭＣ
j00 （j=0,1,〜,127）のデータが記憶されているセンス
アンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）が全
てリセットされる。

【００５４】２ページ目のデータに対応するビット線Ｂ
Ｌj （j=0,1,〜,255）の電位が確定した後に、トランス
ファゲート制御信号ＴＧ1 がＶssからＶccになり（時刻
ｔ６）、２ページ目の前半の１２８カラムアドレス分の
メモリセルＭＣj01 （j=0,1,〜,127）のデータがセンス
アンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）によ
って検知及びラッチされる。データラッチ後、ビット線
トランスファゲート制御信号ＴＧ1 はＶccからＶssにな
り、ビット線とセンスアンプ兼ラッチ回路２Ａが切り離
される。この間、上記のように１ページ目の後半の１２
８カラムアドレス分（カラムアドレス１２８〜２５５）
のデータのページ読み出しも並行して行っているのでト
ランスファゲートＴＧ2 はＶssのままで、２ページ目の
後半の１２８カラムアドレス分のデータの検知及びラッ
チは行わない。

【００５５】１ページ目の後半の１２８カラムアドレス
分のデータのページ読み出しが終了した時には、既に２
ページ目の前半の１２８カラムアドレス分のデータはセ
ンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,127）
にラッチされているので、ランダムリード動作をする必
要はない。つまり、１ページ目のページ読み出しに引き
続き、カラム選択線ＣＳＬj （j=0,1,〜,127）が順次選
択されて２ページ目の前半の１２８カラムアドレス分の
データが読み出される（時刻ｔ７）。

【００５６】２ページ目の前半の１２８カラムアドレス
分のデータのページ読み出しと平行して、２ページ目の
後半の１２８カラムアドレス分のデータのビット線から
センスアンプ兼ラッチ回路へのデータラッチ、３ページ
目のデータのビット線への読み出しが行われる。

【００５７】２ページ目の後半の１２８カラムアドレス
分のデータのビット線電位をセンスアンプ兼ラッチ回路
２Ｂで検知及びラッチを行う。まず、ＳＥＮ2 ，ＲＬＣ
Ｈ2をＶccからＶssにし、ＳＥＮＢ2 ，ＲＬＣＨＢ2 を
ＶssからＶccにしてセンスアンプ兼ラッチ回路２Ｂを構
成するインバータＩＮＶ1 ，ＩＮＶ2 を非活性にする
（時刻ｔ７）。そして、ＳＥＮ2 をＶssからＶcc，ＲＬ
ＣＨＢ2 をＶccからＶssにしてセンスアンプ兼ラッチ回
路２Ｂをリセットする。

【００５８】ワード線ＷＬ00で選択されたメモリセルＭ
Ｃj00 （j=128,129,〜,255）のデータが記憶されている
センスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,
〜,255）が全てリセットされる。そして、トランスファ
ゲート制御信号ＴＧ2 がＶssからＶccになり（時刻ｔ
８）、２ページ目の後半の１２８カラムアドレス分のメ
モリセルＭＣj01 （j=128,129,〜,255）のデータがセン
スアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,25
5）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ2 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ｂ
が切り離される。

【００５９】２ページ目の後半の１２８カラムアドレス
分のデータがセンスアンプ兼ラッチ回路２Ｂにラッチさ
れた後、引き続き３ページ目のロウアドレスに対するデ
ータのビット線への読み出しを行う。即ち、ビット線プ
リチャージチャージ信号ＲＲＥＢがＶccからＶssになり
（時刻ｔ９）、ビット線ＢＬj （j=0,1,〜,255）が再び
ＶR まで充電される。ビット線充電後、制御信号ＰＲＥ
Ｂは再びＶssからＶccになり、ビット線ＢＬj はＶR 電
位でフローティング状態になる。次に、ロウアドレスに
よって選択されたワード線ＷＬ02がＶssを保ち、同じＮ
ＡＮＤセル内の他のワード線ＷＬ00，ＷＬ01，ＷＬ03〜
ＷＬ07、及びドレイン側、ソース側の選択ゲートＳＧＤ
0 ，ＳＧＳ0 がＶssからＶccになって、選択ワード線Ｗ
Ｌ02に沿うメモリセルＭＣj02 （j=0,1,〜,255）のデー
タ（３ページ目のデータ）がビット線ＢＬｊに読み出さ
れる（時刻ｔ10）。ビット線の電位が確定した後にワー
ド線ＷＬ00，ＷＬ01，ＷＬ03〜ＷＬ07及び選択ゲートＳ
ＧＤ0 ，ＳＧＳ0 がＶccからＶssになる。

【００６０】２ページ目のデータを最初の１２８カラム
アドレス分（カラムアドレス０〜１２）読み出したの
ち、引き続き２ページ目の後半の１２８カラムアドレス
分のページ読み出しを行う（時刻ｔ11）。

【００６１】２ページ目の後半の１２８カラムアドレス
分のページリードと並行して、２ページ目の最初の１２
８カラムアドレス分のデータに対応するビット線の電位
をセンスアンプ兼ラッチ回路２Ａで検知及びラッチす
る。まず、ＳＥＮ1 ，ＲＬＣＨ1 をＶccからＶssにし、
ＳＥＮＢ1 ，ＲＬＣＨＢ1 をＶssからＶccにしてセンス
アンプ兼ラッチ回路２Ａを構成するインバータＩＮＶ1
，ＩＮＶ2 を非活性にする（時刻ｔ11）。そして、Ｓ
ＥＮ1 をＶssからＶcc，ＲＬＣＨＢ1 をＶccからＶssに
してセンスアンプ兼ラッチ回路２Ａをリセットする。ワ
ード線ＷＬ01で選択されたメモリセルＭＣj01 （j=0,1,
〜,127）のデータが記憶されているセンスアンプ兼ラッ
チ回路２Ａ（ＳＡj ；j=0,1,〜,127）が全てリセットさ
れる。

【００６２】その後、３ページ目のデータに対応するビ
ット線ＢＬj （j=0,1,〜,255）の電位が確定した後にト
ランスファゲート制御信号ＴＧ1 がＶssからＶccになり
（時刻ｔ12）、３ページ目の前半の１２８カラムアドレ
ス分のメモリセルＭＣj02 （j=0,1,〜,127）のデータが
センスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,〜,12
7）によって検知及びラッチされる。データラッチ後、
ビット線トランスファゲート制御信号ＴＧ1 はＶccから
Ｖssになり、ビット線とセンスアンプ兼ラッチ回路２Ａ
が切り離される。

【００６３】２ページ目のデータのページ読み出し終了
後、２ページ目のデータのページ読み出しと同様な手順
で３ページ目のデータのページ読み出しが行われる（時
刻ｔ13）。

【００６４】以上のようにページリードしている間にほ
ぼ同時にランダムリードを行い、更に分割した複数のセ
ンスアンプ兼ラッチ回路でビット線のデータを検知及び
ラッチするタイミングを変えることによって、ページの
切り替わり時にランダムリード動作を挟むことなくペー
ジリードのタイミングを保ったまま複数のページにわた
るデータを読み出すことが可能になる。（変形例）本発明は上記実施例に限られない。上記実施
例はセンスアンプ兼ラッチ回路を２分割したが、例えば
４分割にしてもかまわないし、任意の数に分割してよ
い。また４分割したうちの２個のみが交互にビット線電
位の検知及びラッチを行うようにしてもよく、分割した
もの全てが順に動作する必要もない。

【００６５】また、センスアンプ兼ラッチ回路の分割は
メモリセルアレイ上で物理的に連続のものを１つの分割
単位としなくてもよい。例えば、センスアンプ兼ラッチ
回路２Ａに接続するビット線ＢＬj （j=0,1,〜,127）と
センスアンプ兼ラッチ回路２Ｂに接続するビット線ＢＬ
j （j=128,129,〜,255）を図１０のように交互に配列し
てもよい。

【００６６】図１０では、センスアンプ兼ラッチ回路２
Ａに接続するビット線のビット線間距離は図３の２倍に
なる。従って、ビット線放電後、例えばビット線ＢＬj
（j=0,1,〜,127）の電位をセンスアンプ兼ラッチ回路２
Ａで検知する際には、センスアンプ兼ラッチ回路２Ｂに
接続するビット線ＢＬj （j=128,129,〜,255）の電位の
検知は行わないので、図１０では図３に比べてビット線
間容量に起因する雑音を低減することができる。

【００６７】また、図５，９のタイミングチャートは一
例を示したにすぎない。例えば、メモリセルのデータを
ビット線に読み出すタイミングは任意性を有する。図
５，９では２ページ目のデータのビット線への読み出し
は、１ページ目のデータのカラム選択線ＣＳＬ0 がＶss
からＶccになるタイミングで行い、３ページ目以降のデ
ータのビット線への読み出しは、トランスファゲートＴ
Ｇ2 がＶccからＶssになるタイミングで行っているが、
データのビット線への読み出し開始のタイミングは任意
性を有する。任意のカラムアドレスを検知してもよい。
また、ページリードはカラムアドレスの最下位から順に
行う必要もない。

【００６８】データのビット線への読み出し動作の際
に、図５、図９ではビット線の電位が確定した後、直ち
にワード線をＶccからＶssにしているが、ワード線がＶ
ccからＶssになるタイミングは任意性を有する。例えば
図１１のように、ビット線ＢＬj （j=0,1,〜,127）の電
位をセンスアンプ兼ラッチ回路２Ａ（ＳＡj ；j=0,1,
〜,127）で検知及びラッチした後でもよいし、図１２の
ようにビット線ＢＬj （j=128,129,〜,255）の電位をセ
ンスアンプ兼ラッチ回路２Ｂ（ＳＡj ；j=128,129,〜,2
55）で検知及びラッチした後でもよい。

【００６９】センスアンプ兼ラッチ回路は１ビット線に
１個ではなく、複数のビット線に１個設ける、共有セン
スアンプ方式とすることができる。図１３にセンスアン
プ兼ラッチ回路が２本のビット線を共有した場合の一例
を示した。図１３の例ではビット線とセンスアンプ間の
トランスファゲートを４分割している。図１３ではトラ
ンスファゲート制御信号ＴＧ1 ，ＴＧ2 ，ＴＧ3 ，ＴＧ
4 は全てセンスアンプ兼ラッチ回路２Ａに接続するビッ
ト線上とセンスアンプ兼ラッチ回路２Ｂに接続するビッ
ト線上を通過しているが、図１４のように制御信号ＴＧ
1 ，ＴＧ3 はセンスアンプ兼ラッチ回路２Ａに接続する
ビット線上のみを通過し、ＴＧ2 ，ＴＧ4 はセンスアン
プ兼ラッチ回路２Ｂに接続するビット線上のみを通過す
るようにトランスファゲートを配置すればパターン面積
を低減できる。

【００７０】図１５に、２ページにわたって書き込まれ
たデータを読み出す場合のタイミングチャートの一例を
示した。２本のビット線で１つのセンスアンプ兼ラッチ
回路を共有しているので、１ページ分のデータをページ
読み出しするためには、センスアンプ兼ラッチ回路はそ
れぞれ２回データを出力する必要がある。まず、ビット
線ＢＬ1-0 〜ＢＬ1-63のデータをセンスアンプ兼ラッチ
回路２Ａからページ読み出しを行い、次にビット線ＢＬ
2-64〜ＢＬ2-127 のデータをセンスアンプ兼ラッチ回路
２Ｂからページ読み出しする。次に、再びセンスアンプ
兼ラッチ回路２Ａからビット線ＢＬ3-0 〜ＢＬ3-63のデ
ータをページ読み出し行い、次にビット線ＢＬ4-64〜Ｂ
Ｌ4-127 のデータをセンスアンプ兼ラッチ回路２Ｂから
ページ読み出しする。

【００７１】図１５のようにビット線とセンスアンプ兼
ラッチ回路の間のトランスファゲートのオン、オフのタ
イミングをずらすことによって、複数のビット線を共有
した共有センスアンプ方式でも複数のページ分のデータ
の連続読み出しに際し、ワード線切り替え時に要した無
駄時間がなくなり、見かけ上ページリードのサイクルで
複数ページのデータを読み出すことが可能になる。ワー
ド線をＶccからＶssにするタイミングはＴＧ1 がＶccか
らＶssになった後に行っているが、ＴＧ2 がＶccからＶ
ssになった後でもよいし、ＴＧ3 がＶccからＶssに変化
した後でもよいし、ＴＧ4 がＶccからＶssになった後で
もよい。

【００７２】また、共有センスアンプ方式でも、センス
アンプ兼ラッチ回路の分割はメモリセルアレイ上で物理
的に連続のものを１つの分割単位としなくてもよい。例
えば、センスアンプ兼ラッチ回路２Ａに接続するビット
線ＢＬj （j=0,1,〜,63 ）とセンスアンプ兼ラッチ回路
２Ｂに接続するビット線ＢＬj （j=64,65,〜,127）を図
１６のように交互に配列してもよい。

【００７３】図１６では、センスアンプ兼ラッチ回路２
ＡにトランスファゲートＴＧ1 を介して接続するビット
線同士のビット線間距離は図３の４倍になる。従って、
ビット線放電後、例えばビット線ＢＬ1-j （j=0,1,〜,6
3 ）の電位をセンスアンプ兼ラッチ回路２Ａで検知する
際には、ビット線ＢＬ3-j （j=0,1,〜,63 ），ＢＬ2-j
（j=64,65,〜,127），ＢＬ4-j （j=64,65,〜,127）の電
位の検知は行わないので、図１では図３、図１３に比べ
てビット線間容量に起因する雑音を低減することができ
る。

【００７４】本実施例はセルアレイ及びセンスアンプの
配置が、図３のシングルエンド方式に限らず、オープン
ビット線方式やフォールディドビット線方式でもよい。
図１７にオープンビット線方式の一例を示し、図１８に
フォールディドビット線方式の一例を示した。また、カ
ラムアドレスは、外部入力でもよいし、カラムアドレス
カウンタによって内部カラムアドレスを順次発生させて
もよい。

【００７５】以上のように本発明を電気的に書き替え可
能な不揮発性半導体記憶装置、その中でも特にＮＡＮＤ
セル型ＥＥＰＲＯＭを対象として説明を行ったが、本発
明は電気的に書き替え可能な不揮発性半導体記憶装置に
限らず、ＤＲＡＭ，ＳＲＡＭ，マスクＲＯＭなどに関し
ても有効である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。

【００７６】

【発明の効果】以上説明したように本発明によれば、周
辺回路（ロウデコーダなど）の面積を増加させることな
く、複数の所定単位、例えば複数のページ分のデータの
連続読み出しに際し、ワード線切り替え時に要した無駄
時間がなくなり、見かけ上ページリードのサイクルで複
数ページのデータを読み出すことが可能になって読み出
しの高速化を図ることができる。

【００７７】また、分割されたセンスアンプ兼ラッチ回
路を交互に配置することにより、ビット線電位を検知す
る際に、ビット線間容量に起因する雑音を低減すること
ができる。

【図面の簡単な説明】

【図１】第１の実施例に係わる不揮発性半導体記憶装置
の基本構成を示すブロック図。

【図２】第１の実施例のメモリセルアレイの構成を示す
図。

【図３】第１の実施例のセンスアンプ兼ラッチ部の構成
を示す図。

【図４】第１の実施例のセンスアンプ兼ラッチ部のの構
成の一例を示す図。

【図５】第１の実施例のデータ読み出し動作を説明する
ためのタイミングチャート。

【図６】ＮＡＮＤセル型ＥＥＰＲＯＭに適用した第２の
実施例のメモリセルアレイ構成を示す図。

【図７】第２の実施例における一方のセンスアンプ兼ラ
ッチ回路の回路図。

【図８】第２の実施例における他方のセンスアンプ兼ラ
ッチ回路の回路図。

【図９】第２の実施例のデータ読み出し動作を説明する
ためのタイミングチャート。

【図１０】分割したセンスアンプ兼ラッチ回路を交互に
配置した実施例の構成を示す図。

【図１１】選択ワード線の立ち下げのタイミングについ
て別の方法を示す図。

【図１２】選択ワード線の立ち下げのタイミングについ
て別の方法を示す図。

【図１３】共有センスアンプ方式の実施例の構成を示す
図。

【図１４】共有センスアンプ方式の実施例の構成を示す
図。

【図１５】図１４の実施例の動作を説明するためのタイ
ミング図。

【図１６】共有センスアンプ方式で、分割したセンスア
ンプ兼ラッチ回路を交互に配置した実施例の構成を示す
図。

【図１７】オープンビット線方式の実施例の構成を示す
図。

【図１８】フォールディドビット線方式の実施例の構成
を示す図。

【符号の説明】

１…メモリセルアレイ２（２Ａ，２Ｂ）…センスアンプ兼ラッチ回路３（３Ａ，３Ｂ）…ビット線トランスファゲート４…ロウデコーダ５…カラムデコーダ６…アドレスバッファ７…Ｉ／Ｏセンスアンプ８…データ入出力バッファＢＬ…ビット線ＷＬ…ワード線ＭＣ…メモリセルＴＧ…ビット線トランスファゲートの制御信号

Claims

【特許請求の範囲】

【請求項１】互いに交差する複数本ずつのワード線とビ
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイのワード線選択を行う手段と、前記メモリセルアレイのビット線選択を行う手段と、前記メモリセルアレイの各ビット線にそれぞれビット線
トランスファゲートを介して接続された複数のセンスア
ンプ兼ラッチ回路と、前記ビット線を所定単位毎に少なくとも２分割し、該分
割されたビット線に対応してビット線トランスファゲー
トをグループ分けし、ビット線トランスファゲートの同
一グループを同時に駆動させ、且つ異なるグループを独
立に制御させるタイミング制御を行う手段と、を備えた
ことを特徴とする半導体記憶装置。
【請求項２】互いに交差する複数本ずつのワード線とビ
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイのワード線選択を行う手段と、前記メモリセルアレイのビット線選択を行う手段と、前記メモリセルアレイの各ビット線の複数本にそれぞれ
第１のビット線トランスファゲートを介して接続された
複数の第１のセンスアンプ兼ラッチ回路と、前記メモリセルアレイの各ビット線の残りの複数本にそ
れぞれ第２のビット線トランスファゲートを介して接続
された複数の第２のセンスアンプ兼ラッチ回路と、第１及び第２のビット線トランスファゲートを独立に制
御させるタイミング制御を行う手段と、を備えたことを
特徴とする半導体記憶装置。
【請求項３】互いに交差する複数本ずつのワード線とビ
ット線が配設され、これらワード線とビット線の各交差
部にメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイのワード線選択を行う手段と、前記メモリセルアレイのビット線選択を行う手段と、前記メモリセルアレイの所定単位毎にビット線が少なく
とも２分割され、該分割された第１のビット線にそれぞ
れ第１のビット線トランスファゲートを介して接続され
た複数の第１のセンスアンプ兼ラッチ回路と、前記分割された第２のビット線にそれぞれ第２のビット
線トランスファゲートを介して接続された複数の第２の
センスアンプ兼ラッチ回路と、第１及び第２のビット線トランスファゲートを独立に制
御させるタイミング制御を行う手段と、を備えたことを
特徴とする半導体記憶装置。
【請求項４】第１及び第２のビット線トランスファゲー
トの一方が導通状態にあり、ビット線に読み出されたメ
モリセルのデータのうち、所定単位のデータが第１及び
第２のセンスアンプ兼ラッチ回路の一方に転送されてい
る間に、他方のビット線トランスファゲートが非導通状
態にあり、他方のセンスアンプ兼ラッチ回路に既に読み
出されていた所定単位のデータがページリードされてい
る期間が存在するようなタイミング制御を行う手段を備
えたことを特徴とする請求項２又は３に記載の半導体記
憶装置。
【請求項５】読み出し動作時に第１ページ目のワード線
が選択されるとき、１ページ分の各メモリセルアレイの
データが各ビット線に読み出された後に、第１及び第２
のトランスファゲートをほぼ同時に導通させ、所定単位
のデータを第１及び第２のセンスアンプ兼ラッチ回路に
ほぼ同時に転送させ、読み出し動作時に第２頁目以降のワード線が選択される
とき、該当ページ分の各メモリセルアレイのデータが各
ビット線に読み出された後に、第１のトランスファゲー
トを導通させて所定単位のデータを第１のセンスアンプ
兼ラッチ回路に転送させ、その後に第２のトランスファ
ゲートを導通させて所定単位のデータを第２のセンスア
ンプ兼ラッチ回路に転送させ、第１のセンスアンプ兼ラッチ回路に所定単位のデータを
転送させている間に、第２のセンスアンプ兼ラッチ回路
のデータをページリードする期間が存在し、且つ第２の
センスアンプ兼ラッチ回路に所定単位のデータを転送さ
せている間に、第１のセンスアンプ兼ラッチ回路のデー
タをページリードする期間が存在するようなタイミング
制御を行うことを特徴とする請求項第２又は３に記載の
半導体記憶装置。
【請求項６】前記メモリセルアレイは、第１のセンスア
ンプ兼ラッチ回路を少なくとも２つ以上連続的に配設し
て成る第１のメモリセルアレイブロックと、第２のセン
スアンプ兼ラッチ回路を少なくとも２つ以上連続的に配
設して成る第２のメモリセルアレイブロックとで構成さ
れていることを特徴とする請求項２又は３に記載の半導
体記憶装置。