JPH09246219A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09246219A JPH09246219A JP5471896A JP5471896A JPH09246219A JP H09246219 A JPH09246219 A JP H09246219A JP 5471896 A JP5471896 A JP 5471896A JP 5471896 A JP5471896 A JP 5471896A JP H09246219 A JPH09246219 A JP H09246219A
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Abstract
(57)【要約】
【課題】ＣＭＰ法による平坦化の対象となる基板表面上
の層間絶縁膜のパターンに依存せずに平坦化する方法を
提供する。 【解決手段】半導体基板１０上に形成され、その表面に
粗密な凹凸形状を有し、局所的な範囲において凸部の占
める面積が大きい密領域１０ａと凸部の占める面積が小
さい粗領域１０ｂとが混在する層間絶縁膜１３の表面を
ＣＭＰ法により平坦化する際、層間絶縁膜の表面の粗領
域における所望の凸部の側壁部にのみＣＭＰ法によるポ
リッシングレートが層間絶縁膜より遅いストッパー膜１
４を層間絶縁膜上に形成する工程と、層間絶縁膜の表面
をＣＭＰ法によりポリッシングすると同時にストッパー
膜もポリッシングする工程とを具備する。
の層間絶縁膜のパターンに依存せずに平坦化する方法を
提供する。 【解決手段】半導体基板１０上に形成され、その表面に
粗密な凹凸形状を有し、局所的な範囲において凸部の占
める面積が大きい密領域１０ａと凸部の占める面積が小
さい粗領域１０ｂとが混在する層間絶縁膜１３の表面を
ＣＭＰ法により平坦化する際、層間絶縁膜の表面の粗領
域における所望の凸部の側壁部にのみＣＭＰ法によるポ
リッシングレートが層間絶縁膜より遅いストッパー膜１
４を層間絶縁膜上に形成する工程と、層間絶縁膜の表面
をＣＭＰ法によりポリッシングすると同時にストッパー
膜もポリッシングする工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体基板上の層間絶縁膜の表面を化
学機械研磨（ＣＭＰ；Chemical Mechanical Polishing
）技術により平坦化する方法に関するもので、例えば
埋め込み素子分離（ＳＴＩ；Shallow TrenchIsolatio
n）の平坦化などに使用されるものである。
方法に係り、特に半導体基板上の層間絶縁膜の表面を化
学機械研磨（ＣＭＰ；Chemical Mechanical Polishing
）技術により平坦化する方法に関するもので、例えば
埋め込み素子分離（ＳＴＩ；Shallow TrenchIsolatio
n）の平坦化などに使用されるものである。
【０００２】
【従来の技術】従来、半導体基板上の層間絶縁膜の表面
を平坦化する方法として、（１）多層エッチバック法、
（２）レジストエッチバック法、（３）リフロープロセ
スなどのほかに、（４）ＣＭＰ法が知られている。
を平坦化する方法として、（１）多層エッチバック法、
（２）レジストエッチバック法、（３）リフロープロセ
スなどのほかに、（４）ＣＭＰ法が知られている。
【０００３】前記多層エッチバック法は、層間絶縁膜上
にステップカバレッジのよい絶縁膜を堆積させ、反応性
イオンエッチング（ＲＩＥ；Reactive Ion Etching）法
によるドライエッチングして平坦化する方法である。
にステップカバレッジのよい絶縁膜を堆積させ、反応性
イオンエッチング（ＲＩＥ；Reactive Ion Etching）法
によるドライエッチングして平坦化する方法である。
【０００４】前記レジストエッチバック法は、層間絶縁
膜上にフォトレジストを塗布して層間膜とレジストとを
同じ選択比でＲＩＥ法によりエッチングして平坦化する
方法である。
膜上にフォトレジストを塗布して層間膜とレジストとを
同じ選択比でＲＩＥ法によりエッチングして平坦化する
方法である。
【０００５】前記リフロープロセスは、半導体基板上に
リフロー性を有するボロン・リン・シリケートガラス
（ＢＰＳＧ；Borophosphosilicate Glass ）膜を形成し
た後に熱により粘性流動を起こさせて平坦化する方法で
ある。
リフロー性を有するボロン・リン・シリケートガラス
（ＢＰＳＧ；Borophosphosilicate Glass ）膜を形成し
た後に熱により粘性流動を起こさせて平坦化する方法で
ある。
【０００６】これらの（１）〜（３）の方法では平坦化
に限界があり、これらに代わる方法として（４）のＣＭ
Ｐ法が実用化されている。このＣＭＰ法は、スラリーと
呼ばれる研磨材を半導体基板上の例えば層間絶縁膜上に
流しながら、化学的かつ機械的に層間膜表面を研磨して
平坦化する方法であり、半導体デバイスの微細化が進む
中で新しい平坦化技術として着目されている。
に限界があり、これらに代わる方法として（４）のＣＭ
Ｐ法が実用化されている。このＣＭＰ法は、スラリーと
呼ばれる研磨材を半導体基板上の例えば層間絶縁膜上に
流しながら、化学的かつ機械的に層間膜表面を研磨して
平坦化する方法であり、半導体デバイスの微細化が進む
中で新しい平坦化技術として着目されている。
【０００７】しかし、ＣＭＰ法にもいろいろな問題があ
ることが分かってきた。その一つが平坦化の対象となる
基板表面上の層間絶縁膜のパターンに依存して平坦化の
程度が異なる（パターン依存性を持つ）ことである。
ることが分かってきた。その一つが平坦化の対象となる
基板表面上の層間絶縁膜のパターンに依存して平坦化の
程度が異なる（パターン依存性を持つ）ことである。
【０００８】即ち、図３に示すように、層間絶縁膜３０
の表面に大きさの異なる凸部３１、３２が存在すると、
ＣＭＰ法により平坦化しようとした場合、面積が小さい
方の凸部３１は完全に平坦化されるが、面積が大きい方
の凸部３２は段差が残ってしまう。
の表面に大きさの異なる凸部３１、３２が存在すると、
ＣＭＰ法により平坦化しようとした場合、面積が小さい
方の凸部３１は完全に平坦化されるが、面積が大きい方
の凸部３２は段差が残ってしまう。
【０００９】このように、面積が小さい方の凸部３１の
ような密なパターンと面積が大きい方の凸部３２のよう
な粗なパターンとが混在しているパターンをＣＭＰ法に
より平坦化しようとした場合、密なパターンと粗なパタ
ーンとではポリッシングレートが異なる（密なパターン
のポリッシングレートが粗なパターンのポリッシングレ
ートよりも遅くなる）ので、粗なパターンは完全に平坦
化されるが、密なパターンは段差が残ってしまうので、
均一なポリッシングが不可能であった。
ような密なパターンと面積が大きい方の凸部３２のよう
な粗なパターンとが混在しているパターンをＣＭＰ法に
より平坦化しようとした場合、密なパターンと粗なパタ
ーンとではポリッシングレートが異なる（密なパターン
のポリッシングレートが粗なパターンのポリッシングレ
ートよりも遅くなる）ので、粗なパターンは完全に平坦
化されるが、密なパターンは段差が残ってしまうので、
均一なポリッシングが不可能であった。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ＣＭＰ法は、平坦化の対象となる基板表面上の層間絶縁
膜のパターンに依存して平坦化の程度が異なるという問
題があった。本発明は上記の問題点を解決すべくなされ
たもので、ＣＭＰ法による平坦化の対象となる基板表面
上の層間絶縁膜のパターンに依存せずに平坦化し得る半
導体装置の製造方法を提供することを目的とする。
ＣＭＰ法は、平坦化の対象となる基板表面上の層間絶縁
膜のパターンに依存して平坦化の程度が異なるという問
題があった。本発明は上記の問題点を解決すべくなされ
たもので、ＣＭＰ法による平坦化の対象となる基板表面
上の層間絶縁膜のパターンに依存せずに平坦化し得る半
導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成され、その表面に粗密な
凹凸形状を有し、局所的な範囲において凸部の占める面
積が大きい密領域と凸部の占める面積が小さい粗領域と
が混在する層間絶縁膜の表面をＣＭＰ法により平坦化す
る際、前記層間絶縁膜の表面の粗領域における所望の凸
部の側壁部にのみＣＭＰ法によるポリッシングレートが
前記層間絶縁膜より遅いストッパー膜を前記層間絶縁膜
上に形成する工程と、前記層間絶縁膜の表面をＣＭＰ法
によりポリッシングすると同時に前記ストッパー膜もポ
リッシングする工程とを具備することを特徴とする。
造方法は、半導体基板上に形成され、その表面に粗密な
凹凸形状を有し、局所的な範囲において凸部の占める面
積が大きい密領域と凸部の占める面積が小さい粗領域と
が混在する層間絶縁膜の表面をＣＭＰ法により平坦化す
る際、前記層間絶縁膜の表面の粗領域における所望の凸
部の側壁部にのみＣＭＰ法によるポリッシングレートが
前記層間絶縁膜より遅いストッパー膜を前記層間絶縁膜
上に形成する工程と、前記層間絶縁膜の表面をＣＭＰ法
によりポリッシングすると同時に前記ストッパー膜もポ
リッシングする工程とを具備することを特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、
シリコン基板上に形成され、その表面に粗密な凹凸形状
を有し、局所的な範囲において凸部の占める面積が大き
い密領域と凸部の占める面積が小さい粗領域とが混在す
る層間絶縁膜の表面をＣＭＰ法により平坦化する際、前
記層間絶縁膜の表面の粗領域における所望の凸部の側壁
部にのみＣＭＰ法によるポリッシングレートが無限大の
ストッパー膜を前記層間絶縁膜上に形成する工程と、前
記層間絶縁膜の表面をＣＭＰ法によりポリッシングする
工程と、前記ストッパー膜を除去した後、残存している
前記層間絶縁膜の表面をＣＭＰ法によりポリッシングす
る工程とを具備することを特徴とする。
シリコン基板上に形成され、その表面に粗密な凹凸形状
を有し、局所的な範囲において凸部の占める面積が大き
い密領域と凸部の占める面積が小さい粗領域とが混在す
る層間絶縁膜の表面をＣＭＰ法により平坦化する際、前
記層間絶縁膜の表面の粗領域における所望の凸部の側壁
部にのみＣＭＰ法によるポリッシングレートが無限大の
ストッパー膜を前記層間絶縁膜上に形成する工程と、前
記層間絶縁膜の表面をＣＭＰ法によりポリッシングする
工程と、前記ストッパー膜を除去した後、残存している
前記層間絶縁膜の表面をＣＭＰ法によりポリッシングす
る工程とを具備することを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）乃至（ｃ）は、
本発明の半導体装置の製造方法の第１の実施の形態に係
るシリコン基板上の層間絶縁膜表面に対するＣＭＰ法に
よる平坦化工程を示している。
施の形態を詳細に説明する。図１（ａ）乃至（ｃ）は、
本発明の半導体装置の製造方法の第１の実施の形態に係
るシリコン基板上の層間絶縁膜表面に対するＣＭＰ法に
よる平坦化工程を示している。
【００１４】本例では、図１（ａ）に示すような半導体
基板（例えばシリコン基板）１０上に形成された埋め込
み素子分離（ＳＴＩ）領域のように、表面に粗密な凹凸
形状を有し、局所的な範囲において凸部の占める面積が
大きい密な領域（密領域）と凸部の占める面積が小さい
粗な領域（粗領域）とが混在する第１の層間絶縁膜１３
の表面をＣＭＰ法により平坦化する場合について説明す
る。
基板（例えばシリコン基板）１０上に形成された埋め込
み素子分離（ＳＴＩ）領域のように、表面に粗密な凹凸
形状を有し、局所的な範囲において凸部の占める面積が
大きい密な領域（密領域）と凸部の占める面積が小さい
粗な領域（粗領域）とが混在する第１の層間絶縁膜１３
の表面をＣＭＰ法により平坦化する場合について説明す
る。
【００１５】なお、上記埋め込み素子分離領域を形成す
る際には、シリコン基板１０上にシリコン酸化膜１１と
ポリシュストッパー用の第１の多結晶シリコン膜１２と
を順次形成し、フォトレジスト（図示せず）を塗布して
パターニングし、このレジストパターンをマスクとして
ＲＩＥ法により前記第１の多結晶シリコン膜１２とシリ
コン酸化膜１１とシリコン基板１０とを順次エッチング
加工する。この場合、基板１０上の例えばメモリセル形
成領域１０ａには凹凸形状のパターンが規則的に密に並
び、上記メモリセル形成領域から少し離れた配線領域１
０ｂには凸形状の孤立配線パターンが存在するように形
成する。
る際には、シリコン基板１０上にシリコン酸化膜１１と
ポリシュストッパー用の第１の多結晶シリコン膜１２と
を順次形成し、フォトレジスト（図示せず）を塗布して
パターニングし、このレジストパターンをマスクとして
ＲＩＥ法により前記第１の多結晶シリコン膜１２とシリ
コン酸化膜１１とシリコン基板１０とを順次エッチング
加工する。この場合、基板１０上の例えばメモリセル形
成領域１０ａには凹凸形状のパターンが規則的に密に並
び、上記メモリセル形成領域から少し離れた配線領域１
０ｂには凸形状の孤立配線パターンが存在するように形
成する。
【００１６】次に、前記レジストパターンを除去し、Ｌ
ＰＣＶＤ（減圧気相成長）法により基板上全面に第１の
層間絶縁膜１３となるＴＥＯＳ（Traethylorthosilicat
e 、ＳｉＯ4 Ｃ8 Ｈ2 Ｏ）膜を隙間なく堆積させる。
ＰＣＶＤ（減圧気相成長）法により基板上全面に第１の
層間絶縁膜１３となるＴＥＯＳ（Traethylorthosilicat
e 、ＳｉＯ4 Ｃ8 Ｈ2 Ｏ）膜を隙間なく堆積させる。
【００１７】なお、前記第１の多結晶シリコン膜１２は
後工程で行うＣＭＰに対するストッパー材となるが、こ
の第１の多結晶シリコン膜１２に限らず、ＣＭＰに際し
て前記第１の層間絶縁膜１３に対して同程度の選択比を
有する窒化シリコン膜も使用することができる。
後工程で行うＣＭＰに対するストッパー材となるが、こ
の第１の多結晶シリコン膜１２に限らず、ＣＭＰに際し
て前記第１の層間絶縁膜１３に対して同程度の選択比を
有する窒化シリコン膜も使用することができる。
【００１８】前記第１の層間絶縁膜１３の表面に対する
ＣＭＰに際しては、予め、図１（ｂ）に示すように、前
記第１の層間絶縁膜１３の表面の粗領域において基板の
表面方向に対して例えば６０度以上の角度をなす段差を
有する凸部の側壁部にのみ、ＣＭＰ法によるポリッシン
グレートが第１の層間絶縁膜１３より遅いストッパー膜
１４を形成する。
ＣＭＰに際しては、予め、図１（ｂ）に示すように、前
記第１の層間絶縁膜１３の表面の粗領域において基板の
表面方向に対して例えば６０度以上の角度をなす段差を
有する凸部の側壁部にのみ、ＣＭＰ法によるポリッシン
グレートが第１の層間絶縁膜１３より遅いストッパー膜
１４を形成する。
【００１９】このストッパー膜１４を形成するには、ま
ず、ＣＭＰ法によるポリッシングレートが第１の層間絶
縁膜１３より遅い第２の層間絶縁膜（例えば第２の多結
晶シリコン膜）を第１の層間絶縁膜１３上に形成する。
次に、所望の凸部の側壁部上にのみ第２の層間絶縁膜を
残すようにエッチングする。この際、例えば次の
（１）、（２）に述べるような方法がある。
ず、ＣＭＰ法によるポリッシングレートが第１の層間絶
縁膜１３より遅い第２の層間絶縁膜（例えば第２の多結
晶シリコン膜）を第１の層間絶縁膜１３上に形成する。
次に、所望の凸部の側壁部上にのみ第２の層間絶縁膜を
残すようにエッチングする。この際、例えば次の
（１）、（２）に述べるような方法がある。
【００２０】（１）全ての凸部の側壁部にのみ第２の層
間絶縁膜を残すようにＲＩＥ法により第２の層間絶縁膜
をエッチングする。次に、基板上にフォトレジストを塗
布し、ストッパー膜１４を形成したい所望の凸部の側壁
部上（メモリセル形成領域１０ａのエッジ部上および孤
立配線パターンのエッジ部上）にのみレジストを残すよ
うにパターンを形成し、このレジストパターンをエッチ
ングマスクとしてＲＩＥ法あるいはＣＤＥ法により第２
の層間絶縁膜を選択的に除去した後にレジストパターン
を除去する。
間絶縁膜を残すようにＲＩＥ法により第２の層間絶縁膜
をエッチングする。次に、基板上にフォトレジストを塗
布し、ストッパー膜１４を形成したい所望の凸部の側壁
部上（メモリセル形成領域１０ａのエッジ部上および孤
立配線パターンのエッジ部上）にのみレジストを残すよ
うにパターンを形成し、このレジストパターンをエッチ
ングマスクとしてＲＩＥ法あるいはＣＤＥ法により第２
の層間絶縁膜を選択的に除去した後にレジストパターン
を除去する。
【００２１】（２）基板上にフォトレジストを塗布し、
メモリセル形成領域１０ａのエッジ部上および孤立配線
パターン上にのみレジストを残すようにパターンを形成
し、このレジストパターンをエッチングマスクとしてＲ
ＩＥ法あるいはＣＤＥ法により第２の層間絶縁膜を選択
的に除去する。次に、前記レジストパターンを除去した
後、ストッパー膜１４を形成したい所望の凸部の側壁部
上（メモリセル形成領域１０ａのエッジ部上および孤立
配線パターンのエッジ部上）にのみ第２の層間絶縁膜を
残すようにＲＩＥ法により第２の層間絶縁膜を選択的に
除去する。
メモリセル形成領域１０ａのエッジ部上および孤立配線
パターン上にのみレジストを残すようにパターンを形成
し、このレジストパターンをエッチングマスクとしてＲ
ＩＥ法あるいはＣＤＥ法により第２の層間絶縁膜を選択
的に除去する。次に、前記レジストパターンを除去した
後、ストッパー膜１４を形成したい所望の凸部の側壁部
上（メモリセル形成領域１０ａのエッジ部上および孤立
配線パターンのエッジ部上）にのみ第２の層間絶縁膜を
残すようにＲＩＥ法により第２の層間絶縁膜を選択的に
除去する。
【００２２】上記したようにストッパー膜１４を形成し
た後、第１の層間絶縁膜１３の表面をＣＭＰ法によりポ
リッシングすると同時にストッパー膜１４もポリッシン
グする。この際、ポリッシングレート比は、第１の層間
絶縁膜１３：ストッパー膜１４＝５：１であるので、ス
トッパー膜１４が存在しない従来例に比べて孤立配線パ
ターンのポリッシングレートが遅くなり、第１の層間絶
縁膜１３の表面の粗領域のポリッシングレートと密領域
のポリッシングレートとがほぼ等しくなる。
た後、第１の層間絶縁膜１３の表面をＣＭＰ法によりポ
リッシングすると同時にストッパー膜１４もポリッシン
グする。この際、ポリッシングレート比は、第１の層間
絶縁膜１３：ストッパー膜１４＝５：１であるので、ス
トッパー膜１４が存在しない従来例に比べて孤立配線パ
ターンのポリッシングレートが遅くなり、第１の層間絶
縁膜１３の表面の粗領域のポリッシングレートと密領域
のポリッシングレートとがほぼ等しくなる。
【００２３】これにより、図１（ｃ）に示すように、均
一なポリッシングが可能になり、ＣＭＰ法による平坦化
の対象となる基板表面上の層間絶縁膜１３のパターンに
依存せずに平坦化することが可能になる。
一なポリッシングが可能になり、ＣＭＰ法による平坦化
の対象となる基板表面上の層間絶縁膜１３のパターンに
依存せずに平坦化することが可能になる。
【００２４】上記したようなＣＭＰ法による平坦化工程
によれば、まず、層間絶縁膜１３の表面の粗領域におけ
る所望の凸部の側壁部にのみ、ＣＭＰ法によるポリッシ
ングレートが層間絶縁膜１３より遅いストッパー膜１４
を形成し、この後にＣＭＰ法によるポリッシングを行
う。
によれば、まず、層間絶縁膜１３の表面の粗領域におけ
る所望の凸部の側壁部にのみ、ＣＭＰ法によるポリッシ
ングレートが層間絶縁膜１３より遅いストッパー膜１４
を形成し、この後にＣＭＰ法によるポリッシングを行
う。
【００２５】この際、層間絶縁膜１３の表面の粗領域の
ポリッシングレートと密領域のポリッシングレートとが
ほぼ等しくなるので、図１（ｃ）に示したように均一な
ポリッシングが可能になる。つまり、ＣＭＰ法による平
坦化の対象となる基板表面上の層間絶縁膜１３のパター
ンに依存せずに平坦化することが可能になる。
ポリッシングレートと密領域のポリッシングレートとが
ほぼ等しくなるので、図１（ｃ）に示したように均一な
ポリッシングが可能になる。つまり、ＣＭＰ法による平
坦化の対象となる基板表面上の層間絶縁膜１３のパター
ンに依存せずに平坦化することが可能になる。
【００２６】なお、前記ストッパー膜１４は、多結晶シ
リコン膜に限らず、ＣＭＰ法におけるポリッシングレー
トが前記多結晶シリコン膜とほぼ同じ窒化シリコン膜を
使用しても、図１（ｃ）に示したように均一なポリッシ
ングが可能になる。
リコン膜に限らず、ＣＭＰ法におけるポリッシングレー
トが前記多結晶シリコン膜とほぼ同じ窒化シリコン膜を
使用しても、図１（ｃ）に示したように均一なポリッシ
ングが可能になる。
【００２７】図２（ａ）および（ｂ）は、本発明の第２
の実施の形態に係るシリコン基板上の層間絶縁膜表面に
対するＣＭＰ法による平坦化工程を示している。この第
２の実施の形態は、前記した第１の実施の形態と比べ
て、ストッパー膜２４としてＣＭＰ法におけるポリッシ
ングレートが無限大のＣ（カーボン）膜を用いた点が異
なる。
の実施の形態に係るシリコン基板上の層間絶縁膜表面に
対するＣＭＰ法による平坦化工程を示している。この第
２の実施の形態は、前記した第１の実施の形態と比べ
て、ストッパー膜２４としてＣＭＰ法におけるポリッシ
ングレートが無限大のＣ（カーボン）膜を用いた点が異
なる。
【００２８】即ち、第１の層間絶縁膜１３の表面に対す
るＣＭＰに際しては、予め、図２（ａ）に示すように、
第１の層間絶縁膜１３の表面の粗領域において基板の表
面方向に対して例えば６０度以上の角度をなす段差を有
する凸部の側壁部にのみストッパー膜としてカーボン膜
２４を形成する。このストッパー膜２４を形成するに
は、カーボン膜を前記第１の層間絶縁膜１３上に形成し
た後に、所望の凸部の側壁部上（メモリセル形成領域１
０ａのエッジ部上および孤立配線パターンのエッジ部
上）にのみカーボン膜２４を残すようにエッチングす
る。
るＣＭＰに際しては、予め、図２（ａ）に示すように、
第１の層間絶縁膜１３の表面の粗領域において基板の表
面方向に対して例えば６０度以上の角度をなす段差を有
する凸部の側壁部にのみストッパー膜としてカーボン膜
２４を形成する。このストッパー膜２４を形成するに
は、カーボン膜を前記第１の層間絶縁膜１３上に形成し
た後に、所望の凸部の側壁部上（メモリセル形成領域１
０ａのエッジ部上および孤立配線パターンのエッジ部
上）にのみカーボン膜２４を残すようにエッチングす
る。
【００２９】上記したようにカーボン膜２４を形成した
後、第１の層間絶縁膜１３の表面をＣＭＰ法によりポリ
ッシングする。この時、カーボン膜２４は殆んど削られ
ないので、第１の層間絶縁膜１３に対して選択比が殆ん
ど無限大のストッパー膜として作用するので、ＣＭＰ後
の状態は、図２（ａ）に示すように、メモリセル形成領
域１０ａのエッジ部上および孤立配線パターン部上の第
１の層間絶縁膜１３が凸状に残る。
後、第１の層間絶縁膜１３の表面をＣＭＰ法によりポリ
ッシングする。この時、カーボン膜２４は殆んど削られ
ないので、第１の層間絶縁膜１３に対して選択比が殆ん
ど無限大のストッパー膜として作用するので、ＣＭＰ後
の状態は、図２（ａ）に示すように、メモリセル形成領
域１０ａのエッジ部上および孤立配線パターン部上の第
１の層間絶縁膜１３が凸状に残る。
【００３０】次に、アッシング法によりカーボン膜２４
を除去した後、凸状に残存している第１の層間絶縁膜１
３の表面を再びＣＭＰ法によりポリッシングすると、メ
モリセル形成領域１０ａのエッジ部上および孤立配線パ
ターン部上の残存している第１の層間絶縁膜１３が他の
部分に対して選択的に削られる。
を除去した後、凸状に残存している第１の層間絶縁膜１
３の表面を再びＣＭＰ法によりポリッシングすると、メ
モリセル形成領域１０ａのエッジ部上および孤立配線パ
ターン部上の残存している第１の層間絶縁膜１３が他の
部分に対して選択的に削られる。
【００３１】これにより、図２（ｂ）に示すように、均
一なポリッシングが可能になり、ＣＭＰ法による平坦化
の対象となる基板表面上の層間絶縁膜のパターンに依存
せずに平坦化することが可能になる。
一なポリッシングが可能になり、ＣＭＰ法による平坦化
の対象となる基板表面上の層間絶縁膜のパターンに依存
せずに平坦化することが可能になる。
【００３２】なお、上記各実施の形態では、埋め込み素
子分離領域上の層間絶縁膜を平坦化する例を示したが、
本発明はそれに限らず、多層配線上の層間絶縁膜を平坦
化する場合にも適用可能である。
子分離領域上の層間絶縁膜を平坦化する例を示したが、
本発明はそれに限らず、多層配線上の層間絶縁膜を平坦
化する場合にも適用可能である。
【００３３】
【発明の効果】上述したように本発明によれば、ＣＭＰ
法による平坦化の対象となる基板表面上の層間絶縁膜の
パターンに依存せずに平坦化し得る半導体装置の製造方
法を実現することができる。
法による平坦化の対象となる基板表面上の層間絶縁膜の
パターンに依存せずに平坦化し得る半導体装置の製造方
法を実現することができる。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態に係るシリコン基板上の層間絶縁膜表面に対するＣ
ＭＰ法による平坦化工程における基板構造を示す断面
図。
形態に係るシリコン基板上の層間絶縁膜表面に対するＣ
ＭＰ法による平坦化工程における基板構造を示す断面
図。
【図２】本発明の第２の実施の形態に係るシリコン基板
上の層間絶縁膜表面に対するＣＭＰ法による平坦化工程
における基板構造を示す断面図。
上の層間絶縁膜表面に対するＣＭＰ法による平坦化工程
における基板構造を示す断面図。
【図３】従来のＣＭＰ法による半導体基板上の層間絶縁
膜表面に対するＣＭＰ法による平坦化工程における基板
構造を示す断面図。
膜表面に対するＣＭＰ法による平坦化工程における基板
構造を示す断面図。
１０…シリコン基板、 １０ａ…メモリセル形成領域、 １０ｂ…配線領域、 １３…第１の層間絶縁膜、 １４、２４…ストッパー膜。
Claims (7)
- 【請求項１】 半導体基板上に形成され、その表面に粗
密な凹凸形状を有し、局所的な範囲において凸部の占め
る面積が大きい密領域と凸部の占める面積が小さい粗領
域とが混在する層間絶縁膜の表面をＣＭＰ法により平坦
化する際、前記層間絶縁膜の表面の粗領域における所望
の凸部の側壁部にのみＣＭＰ法によるポリッシングレー
トが前記層間絶縁膜より遅いストッパー膜を形成する工
程と、 前記層間絶縁膜の表面をＣＭＰ法によりポリッシングす
ると同時に前記ストッパー膜もポリッシングする工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ストッパー膜を形成する工程は、 ＣＭＰ法によるポリッシングレートが前記層間絶縁膜よ
り遅い絶縁膜を前記層間絶縁膜上に形成する工程と、 全ての前記凸部の側壁部にのみ前記絶縁膜を残すように
ＲＩＥ法により前記絶縁膜をエッチングする工程と、 前記半導体基板上にフォトレジストを塗布し、前記スト
ッパー膜を形成したい所望の凸部の側壁部上にのみレジ
ストを残すようにパターンを形成し、このレジストパタ
ーンをエッチングマスクとしてＲＩＥ法あるいはＣＤＥ
法により前記絶縁膜を選択的に除去する工程とを具備す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ストッパー膜を形成する工程は、 ＣＭＰ法によるポリッシングレートが前記層間絶縁膜よ
り遅い絶縁膜を前記層間絶縁膜上に形成する工程と、 前記半導体基板上にフォトレジストを塗布し、前記密領
域のエッジ部上および前記粗領域の凸部上にのみレジス
トを残すようにパターンを形成し、このレジストパター
ンをエッチングマスクとしてＲＩＥ法あるいはＣＤＥ法
により前記絶縁膜を選択的に除去する工程と、 前記レジストパターンを除去した後、ストッパー膜を形
成したい所望の凸部の側壁部上にのみ前記絶縁膜を残す
ようにＲＩＥ法により絶縁膜を選択的に除去する工程と
を具備することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記層間絶縁膜はＴＥＯＳ膜であり、前
記ストッパー膜は多結晶シリコン膜であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜はＴＥＯＳ膜であり、前
記ストッパー膜は窒化シリコン膜であることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項６】 シリコン基板上に形成され、その表面に
粗密な凹凸形状を有し、局所的な範囲において凸部の占
める面積が大きい密領域と凸部の占める面積が小さい粗
領域とが混在する層間絶縁膜の表面をＣＭＰ法により平
坦化する際、前記層間絶縁膜の表面の粗領域における所
望の凸部の側壁部にのみＣＭＰ法によるポリッシングレ
ートが無限大のストッパー膜を前記層間絶縁膜上に形成
する工程と、 前記層間絶縁膜の表面をＣＭＰ法によりポリッシングす
る工程と、 前記ストッパー膜を除去した後、残存している前記層間
絶縁膜の表面をＣＭＰ法によりポリッシングする工程と
を具備することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項７】 前記ストッパー膜はカーボン膜であり、
前記ストッパー膜を除去する際にアッシング法を用いる
ことを特徴とする請求項６記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471896A JPH09246219A (ja) | 1996-03-12 | 1996-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5471896A JPH09246219A (ja) | 1996-03-12 | 1996-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246219A true JPH09246219A (ja) | 1997-09-19 |
Family
ID=12978592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5471896A Pending JPH09246219A (ja) | 1996-03-12 | 1996-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246219A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444627B1 (ko) * | 2001-02-22 | 2004-08-21 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
| US7316786B2 (en) | 2004-12-10 | 2008-01-08 | Tdk Corporation | Method of polishing film to be polished |
| US7682923B2 (en) | 2007-12-31 | 2010-03-23 | Tdk Corporation | Method of forming metal trench pattern in thin-film device |
| CN114664652A (zh) * | 2020-12-23 | 2022-06-24 | 中国科学院微电子研究所 | 一种改善虚拟图案碟陷的方法 |
-
1996
- 1996-03-12 JP JP5471896A patent/JPH09246219A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444627B1 (ko) * | 2001-02-22 | 2004-08-21 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
| US7316786B2 (en) | 2004-12-10 | 2008-01-08 | Tdk Corporation | Method of polishing film to be polished |
| US7682923B2 (en) | 2007-12-31 | 2010-03-23 | Tdk Corporation | Method of forming metal trench pattern in thin-film device |
| CN114664652A (zh) * | 2020-12-23 | 2022-06-24 | 中国科学院微电子研究所 | 一种改善虚拟图案碟陷的方法 |
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