JPH09102539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09102539A JPH09102539A JP7258668A JP25866895A JPH09102539A JP H09102539 A JPH09102539 A JP H09102539A JP 7258668 A JP7258668 A JP 7258668A JP 25866895 A JP25866895 A JP 25866895A JP H09102539 A JPH09102539 A JP H09102539A
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 素子領域上に埋め込み材料が残ることなく、
また素子分離領域の埋め込み材料の膜減りがない少ない
工程数で埋め込み材料を完全平坦化する方法を提供す
る。 【解決手段】 素子分離領域埋め込み工程後に、素子領
域の反転パターンを有するフォトレジスト膜５を埋め込
み材料４上に形成する。次にフォトレジスト膜５をマス
クにして素子領域上の埋め込み材料４を異方性エッチン
グにより除去する。フォトレジスト膜５を除去した後、
Ａｒイオンによるスパッタ・イオン・エッチングが研磨
を行って突起部７を除去する。
また素子分離領域の埋め込み材料の膜減りがない少ない
工程数で埋め込み材料を完全平坦化する方法を提供す
る。 【解決手段】 素子分離領域埋め込み工程後に、素子領
域の反転パターンを有するフォトレジスト膜５を埋め込
み材料４上に形成する。次にフォトレジスト膜５をマス
クにして素子領域上の埋め込み材料４を異方性エッチン
グにより除去する。フォトレジスト膜５を除去した後、
Ａｒイオンによるスパッタ・イオン・エッチングが研磨
を行って突起部７を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチアイソレーションを有する半導
体装置の製造方法に関する。
法に関し、特にトレンチアイソレーションを有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の分野では高集積化されたデ
バイスにおいては、トランジスタなどの素子間を分離す
るための素子分離領域をできる限り小さくする必要があ
る。従来のＬＯＣＯＳ法を用いた分離ではバーズビーク
が抑えられないことにより分離幅を縮小できなくなって
いる。また高集積化されたデバイスにおいては、多層配
線技術が必要となっており、多層配線の段切れを防止す
るため、下地の平坦化が重要である。下地に凸凹がある
と、例えばこれにより生ずる段差上で、配線が切れるい
わゆる段切れが発生するからである。このように半導体
装置の製造の際に、平坦化を必要とする場合は多く、こ
の平坦化を良好に行うためには初期工程からの平坦化が
重要になる。そこで小面積で素子分離が可能で、平坦な
トレンチアイソレーションが考えられている。トレンチ
アイソレーションとは、半導体基板に形成した溝（トレ
ンチ）に絶縁物を埋め込んで、素子間分離を行うもので
ある。この方法は微細に形成できるので有効であるが、
溝の埋め込み後は、溝内部以外に堆積した埋め込み材料
からなる凸部を除去して平坦化する必要がある。
バイスにおいては、トランジスタなどの素子間を分離す
るための素子分離領域をできる限り小さくする必要があ
る。従来のＬＯＣＯＳ法を用いた分離ではバーズビーク
が抑えられないことにより分離幅を縮小できなくなって
いる。また高集積化されたデバイスにおいては、多層配
線技術が必要となっており、多層配線の段切れを防止す
るため、下地の平坦化が重要である。下地に凸凹がある
と、例えばこれにより生ずる段差上で、配線が切れるい
わゆる段切れが発生するからである。このように半導体
装置の製造の際に、平坦化を必要とする場合は多く、こ
の平坦化を良好に行うためには初期工程からの平坦化が
重要になる。そこで小面積で素子分離が可能で、平坦な
トレンチアイソレーションが考えられている。トレンチ
アイソレーションとは、半導体基板に形成した溝（トレ
ンチ）に絶縁物を埋め込んで、素子間分離を行うもので
ある。この方法は微細に形成できるので有効であるが、
溝の埋め込み後は、溝内部以外に堆積した埋め込み材料
からなる凸部を除去して平坦化する必要がある。
【０００３】図７にトレンチアイソレーションを形成す
る方法を示す。この方法においては、まず基板１の素子
形成領域以外に溝３を形成し〔図７（ａ）〕、埋め込み
材料４をＣＶＤ等の堆積手段で埋め込む〔図７
（ｂ）〕。ここで、溝３以外の部分にも埋め込み材料４
が厚く堆積して凸部８が生じる。この凸部８を研磨によ
り除去して、平坦化する〔図７（ｃ）〕。図中２は研磨
のストッパー層で、埋め込み材料がＳｉＯ2 であれば、
例えばこれより研磨速度の遅いＳｉ3 Ｎ4 により形成す
る。
る方法を示す。この方法においては、まず基板１の素子
形成領域以外に溝３を形成し〔図７（ａ）〕、埋め込み
材料４をＣＶＤ等の堆積手段で埋め込む〔図７
（ｂ）〕。ここで、溝３以外の部分にも埋め込み材料４
が厚く堆積して凸部８が生じる。この凸部８を研磨によ
り除去して、平坦化する〔図７（ｃ）〕。図中２は研磨
のストッパー層で、埋め込み材料がＳｉＯ2 であれば、
例えばこれより研磨速度の遅いＳｉ3 Ｎ4 により形成す
る。
【０００４】
【発明が解決しようとする課題】ところがこの技術は、
図８（ａ）に示すように、広い凸部領域８ａと、狭い凹
部が密集しているため埋め込み後が広い凸部となった領
域８ｂと、広い凹部領域９とが形成されている場合、溝
３の埋め込み後、そのまま研磨を行うと図８（ｂ）に示
すように研磨のパターン依存性が生じる。広い凹部領域
９における研磨中の研磨布の変形による膜減りが生じ
る。また広い凸部領域８ａや埋め込み後が広い凸部とな
った領域８ｂでは領域の中央部に除去できなかった埋め
込み材料４ａが残り、次工程において、例えばホットリ
ン酸によりストッパー層２である例えばＳｉ3 Ｎ4 等を
除去する際、Ｓｉ3 Ｎ4 上の埋め込み材料４ａであるＳ
ｉＯ2等が浮いてしまい、パーティクルの発生を招く結
果となる。またこうした残りが無いようにオーバー研磨
を行うと広い凹部領域においてさらに膜減りが生じて平
坦性が失われてしまう。
図８（ａ）に示すように、広い凸部領域８ａと、狭い凹
部が密集しているため埋め込み後が広い凸部となった領
域８ｂと、広い凹部領域９とが形成されている場合、溝
３の埋め込み後、そのまま研磨を行うと図８（ｂ）に示
すように研磨のパターン依存性が生じる。広い凹部領域
９における研磨中の研磨布の変形による膜減りが生じ
る。また広い凸部領域８ａや埋め込み後が広い凸部とな
った領域８ｂでは領域の中央部に除去できなかった埋め
込み材料４ａが残り、次工程において、例えばホットリ
ン酸によりストッパー層２である例えばＳｉ3 Ｎ4 等を
除去する際、Ｓｉ3 Ｎ4 上の埋め込み材料４ａであるＳ
ｉＯ2等が浮いてしまい、パーティクルの発生を招く結
果となる。またこうした残りが無いようにオーバー研磨
を行うと広い凹部領域においてさらに膜減りが生じて平
坦性が失われてしまう。
【０００５】この問題の対策として、Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎｏｌ．Ｂ１２（１）、Ｊａｎ／Ｆｅｂ
１９９４の第５４頁乃至第５７頁には次のような技術が
発表されている。基板１上にＳｉＯ2 膜と例えばＳｉ3
Ｎ4 膜のストッパー層２とを形成し、リソグラフィとド
ライエッチングによりパターニングする。膜が除去され
基板１の表面が露出した素子分離領域においては、さら
に異方性エッチングを行い、深さ０．４μｍ程度の溝３
を形成する〔図９（ａ）〕。ＳｉＯ2 からなる埋め込み
材料４を溝部３を埋め込むように形成し〔図９
（ｂ）〕、その上に多結晶シリコン１０と第２のＳｉＯ
2 膜１１を形成する〔図９（ｃ）〕。第２のＳｉＯ2 膜
１１上にフォトレジスト膜５を形成し〔図９（ｄ）〕、
広い凹部上にだけ第２のＳｉＯ2 膜１１を残すようにパ
ターニングする〔図１０（ａ）〕。第２のＳｉＯ2 膜１
１をストッパー層として凸部の多結晶シリコン１０を研
磨により除去する〔図１０（ｂ）〕。次に残った多結晶
シリコン１０をマスクとして、埋め込み材料であるＳｉ
Ｏ2 ４をエッチングする〔図１０（ｃ）〕。この時、Ｓ
ｉ3Ｎ4 のストッパー層２は埋め込み材料であるＳｉＯ
2 ４をエッチングする際のストッパーとして働く。その
後、残された多結晶シリコン１０と埋め込み材料４から
なる突起部を研磨により除去し平坦化する〔図１０
（ｄ）〕。この時、Ｓｉ3 Ｎ4 のストッパー層２は、埋
め込み材料４を研磨する際のストッパー層として働く。
ｉ．Ｔｅｃｈｎｏｌ．Ｂ１２（１）、Ｊａｎ／Ｆｅｂ
１９９４の第５４頁乃至第５７頁には次のような技術が
発表されている。基板１上にＳｉＯ2 膜と例えばＳｉ3
Ｎ4 膜のストッパー層２とを形成し、リソグラフィとド
ライエッチングによりパターニングする。膜が除去され
基板１の表面が露出した素子分離領域においては、さら
に異方性エッチングを行い、深さ０．４μｍ程度の溝３
を形成する〔図９（ａ）〕。ＳｉＯ2 からなる埋め込み
材料４を溝部３を埋め込むように形成し〔図９
（ｂ）〕、その上に多結晶シリコン１０と第２のＳｉＯ
2 膜１１を形成する〔図９（ｃ）〕。第２のＳｉＯ2 膜
１１上にフォトレジスト膜５を形成し〔図９（ｄ）〕、
広い凹部上にだけ第２のＳｉＯ2 膜１１を残すようにパ
ターニングする〔図１０（ａ）〕。第２のＳｉＯ2 膜１
１をストッパー層として凸部の多結晶シリコン１０を研
磨により除去する〔図１０（ｂ）〕。次に残った多結晶
シリコン１０をマスクとして、埋め込み材料であるＳｉ
Ｏ2 ４をエッチングする〔図１０（ｃ）〕。この時、Ｓ
ｉ3Ｎ4 のストッパー層２は埋め込み材料であるＳｉＯ
2 ４をエッチングする際のストッパーとして働く。その
後、残された多結晶シリコン１０と埋め込み材料４から
なる突起部を研磨により除去し平坦化する〔図１０
（ｄ）〕。この時、Ｓｉ3 Ｎ4 のストッパー層２は、埋
め込み材料４を研磨する際のストッパー層として働く。
【０００６】ところがこの方法では、多結晶シリコン１
０の最初の研磨のストッパー層となる第２のＳｉＯ2 膜
１１のパターン形成時にまったく新しいマスクを用意す
る必要がある。また、この従来プロセスでは多結晶シリ
コン１０の成膜、リソグラフィ工程を１回、多結晶シリ
コン１０の研磨を２回を行うため、工程数が多くかかっ
ていた。
０の最初の研磨のストッパー層となる第２のＳｉＯ2 膜
１１のパターン形成時にまったく新しいマスクを用意す
る必要がある。また、この従来プロセスでは多結晶シリ
コン１０の成膜、リソグラフィ工程を１回、多結晶シリ
コン１０の研磨を２回を行うため、工程数が多くかかっ
ていた。
【０００７】したがって、本発明の目的は、素子領域上
に埋め込み材料が残ることなく、また素子分離領域の埋
込み材料の膜べりがなく、より少ない工程数で埋込み材
料を完全平坦化する半導体装置の製造方法を提供するこ
とにある。
に埋め込み材料が残ることなく、また素子分離領域の埋
込み材料の膜べりがなく、より少ない工程数で埋込み材
料を完全平坦化する半導体装置の製造方法を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、複数の溝が形成された半導体基板上に上
記複数の溝を埋め込むように埋め込み材料を形成する工
程と、上記溝のパターンの反転パターンを有するマスク
を上記埋込み材料表面に形成する工程と、上記マスクを
用いて上記埋込み材料を所定の深さだけエッチングして
上記埋込み材料からなる突起部を上記複数の溝に残置す
る工程と、上記マスクを除去した後、上記突起部を除去
して平坦化する工程とを有する。
の製造方法は、複数の溝が形成された半導体基板上に上
記複数の溝を埋め込むように埋め込み材料を形成する工
程と、上記溝のパターンの反転パターンを有するマスク
を上記埋込み材料表面に形成する工程と、上記マスクを
用いて上記埋込み材料を所定の深さだけエッチングして
上記埋込み材料からなる突起部を上記複数の溝に残置す
る工程と、上記マスクを除去した後、上記突起部を除去
して平坦化する工程とを有する。
【０００９】好ましくは、全面にイオンを照射すること
により上記突起部を除去して平坦化することを特徴とす
る。又は、研磨することにより上記突起部を除去して平
坦化することを特徴とする。
により上記突起部を除去して平坦化することを特徴とす
る。又は、研磨することにより上記突起部を除去して平
坦化することを特徴とする。
【００１０】
【作用】溝のパターンの反転パターンを有するマスクを
埋込み材料表面に形成し、このマスクを用いて上記埋込
み材料を所定の深さだけエッチングし上記埋込み材料か
らなる突起部を上記複数の溝に残置しているので、その
後の上記突起部を除去する平坦化工程において除去すべ
き埋込み材料の量は、従来と比較して少なくなってい
る。これにより、広い素子領域上に埋め込み材料が残る
ことなくより少ない工程数で埋め込み材料を平坦化する
ことができる。
埋込み材料表面に形成し、このマスクを用いて上記埋込
み材料を所定の深さだけエッチングし上記埋込み材料か
らなる突起部を上記複数の溝に残置しているので、その
後の上記突起部を除去する平坦化工程において除去すべ
き埋込み材料の量は、従来と比較して少なくなってい
る。これにより、広い素子領域上に埋め込み材料が残る
ことなくより少ない工程数で埋め込み材料を平坦化する
ことができる。
【００１１】
【発明の実施の形態】上記及びその他の目的、特徴をよ
り明瞭にすべく、本発明の実施の形態について、以下に
図面を参照しながら説明する。
り明瞭にすべく、本発明の実施の形態について、以下に
図面を参照しながら説明する。
【００１２】初めに、第１の実施形態について説明す
る。
る。
【００１３】半導体基板１上にＳｉＯ2 膜と例えばＳｉ
3 Ｎ4 膜のストッパー層２とを形成し、リソグラフィと
ドライエッチングによりパターニングする。膜が除去さ
れ基板１が露出した素子分離領域においては、さらに異
方性エッチングを行い、深さ０．４μｍ程度の溝３を形
成する〔図１（ａ）〕。次に、ＣＶＤ法によって溝３を
埋め込み材料４であるＳｉＯ2 膜で埋め込む〔図１
（ｂ）〕。このとき埋め込み材料４の厚さは溝３の深さ
と同じでよい。次に素子領域の直上に開口部６を有す
る、すなわち素子領域の反転パターンを有するフォトレ
ジスト膜５を埋め込み材料４上に形成する〔図１
（ｃ）〕。次にフォトレジスト膜５をマスクにして素子
領域上の埋め込み材料４を異方性エッチングにより除去
する〔図１（ｄ）〕。このとき素子領域上のＳｉ3 Ｎ4
膜のストッパー層２がエッチングストッパーとして働
く。この異方性エッチングにより、フォトレジスト膜５
の開口部６周辺のフォトレジスト膜５直下には埋め込み
材料４からなる突起部７が残置される。溝内部を埋める
際に埋め込み材料４が溝上部で接触するような素子分離
領域が狭いところでは、素子分離領域の幅を持つ突起部
７ａとなる。これらの突起部７や突起部７ａの幅はフォ
トレジスト膜４の素子領域の反転パターン形成時の露光
条件や埋め込み材料４除去時のエッチング条件で制御可
能となる。その後、フォトレジスト膜５を除去し、Ａｒ
イオンを半導体基板１表面に垂直に入射させる〔図２
（ａ）〕。Ａｒイオンの入射イオンエネルギーは、好ま
しくは、１０2 ｅＶ以下である。このＡｒイオンの照射
により、突起部７を含んだ埋め込み材料４表面がスパッ
タ・イオン・エッチングされる。突起部７はこのエッチ
ングの途中では突起部７ｂとなる〔図２（ｂ）〕。さら
にエッチングが進行すると、突起部７ｂは消滅し、埋め
込み材料４の表面はほぼ完全に平坦になる〔図２
（ｃ）〕。ポジ型のフォトレジスト膜を用いる場合、反
転パターン形成時の露光量を増やすことによって突起部
７の大きさを小さくできる。これによりスパッタ・イオ
ン・エッチングの負担を小さくできる。
3 Ｎ4 膜のストッパー層２とを形成し、リソグラフィと
ドライエッチングによりパターニングする。膜が除去さ
れ基板１が露出した素子分離領域においては、さらに異
方性エッチングを行い、深さ０．４μｍ程度の溝３を形
成する〔図１（ａ）〕。次に、ＣＶＤ法によって溝３を
埋め込み材料４であるＳｉＯ2 膜で埋め込む〔図１
（ｂ）〕。このとき埋め込み材料４の厚さは溝３の深さ
と同じでよい。次に素子領域の直上に開口部６を有す
る、すなわち素子領域の反転パターンを有するフォトレ
ジスト膜５を埋め込み材料４上に形成する〔図１
（ｃ）〕。次にフォトレジスト膜５をマスクにして素子
領域上の埋め込み材料４を異方性エッチングにより除去
する〔図１（ｄ）〕。このとき素子領域上のＳｉ3 Ｎ4
膜のストッパー層２がエッチングストッパーとして働
く。この異方性エッチングにより、フォトレジスト膜５
の開口部６周辺のフォトレジスト膜５直下には埋め込み
材料４からなる突起部７が残置される。溝内部を埋める
際に埋め込み材料４が溝上部で接触するような素子分離
領域が狭いところでは、素子分離領域の幅を持つ突起部
７ａとなる。これらの突起部７や突起部７ａの幅はフォ
トレジスト膜４の素子領域の反転パターン形成時の露光
条件や埋め込み材料４除去時のエッチング条件で制御可
能となる。その後、フォトレジスト膜５を除去し、Ａｒ
イオンを半導体基板１表面に垂直に入射させる〔図２
（ａ）〕。Ａｒイオンの入射イオンエネルギーは、好ま
しくは、１０2 ｅＶ以下である。このＡｒイオンの照射
により、突起部７を含んだ埋め込み材料４表面がスパッ
タ・イオン・エッチングされる。突起部７はこのエッチ
ングの途中では突起部７ｂとなる〔図２（ｂ）〕。さら
にエッチングが進行すると、突起部７ｂは消滅し、埋め
込み材料４の表面はほぼ完全に平坦になる〔図２
（ｃ）〕。ポジ型のフォトレジスト膜を用いる場合、反
転パターン形成時の露光量を増やすことによって突起部
７の大きさを小さくできる。これによりスパッタ・イオ
ン・エッチングの負担を小さくできる。
【００１４】次に、上記第１の実施形態でのスパッタ・
イオン・エッチングと、このエッチングに用いる装置と
について説明する。スパッタリング率の入射イオンエネ
ルギー依存性を示すグラフである図４を参照すると、上
記第１の実施形態のようにＡｒイオンを半導体基板１表
面に垂直に入射させた場合、ＡｒイオンによるＳｉＯ2
膜のスパッタ率は、入射イオンエネルギーが１０2 ｅＶ
以上では入射イオンエネルギーの１次の関数となり、入
射イオンエネルギーが１０2 ｅＶ未満では入射イオンエ
ネルギーの２次の関数となっている。またＡｒイオンを
半導体基板１表面に対して４５°に入射させた場合、Ａ
ｒイオンによるＳｉＯ2 膜のスパッタ率は垂直に入射さ
せた場合よりも高く、入射イオンエネルギーが５０ｅＶ
以上では入射イオンエネルギーの１次の関数となり、入
射イオンエネルギーが５０ｅＶ未満では入射イオンエネ
ルギーの２次の関数となっている。従ってＡｒイオンの
入射イオンエネルギーがより低い領域では、（突起部７
を除いた）埋め込み材料４の表面に対する突起部７での
スパッタ率の比は大きくなる。入射イオンエネルギーが
７５ｅＶであるならば、突起部７のエッチングレートは
（突起部７を除いた）埋め込み材料４の表面のエッチン
グレートの４倍程度となる。入射イオンエネルギーが４
０ｅＶであるならば、突起部７のエッチングレートは
（突起部７を除いた）埋め込み材料４の表面のエッチン
グレートの数十倍以上となり、エッチングが完了した埋
め込み材料の膜厚は、溝埋め込み時の埋め込み材料４の
膜厚とほぼ等しくなる。
イオン・エッチングと、このエッチングに用いる装置と
について説明する。スパッタリング率の入射イオンエネ
ルギー依存性を示すグラフである図４を参照すると、上
記第１の実施形態のようにＡｒイオンを半導体基板１表
面に垂直に入射させた場合、ＡｒイオンによるＳｉＯ2
膜のスパッタ率は、入射イオンエネルギーが１０2 ｅＶ
以上では入射イオンエネルギーの１次の関数となり、入
射イオンエネルギーが１０2 ｅＶ未満では入射イオンエ
ネルギーの２次の関数となっている。またＡｒイオンを
半導体基板１表面に対して４５°に入射させた場合、Ａ
ｒイオンによるＳｉＯ2 膜のスパッタ率は垂直に入射さ
せた場合よりも高く、入射イオンエネルギーが５０ｅＶ
以上では入射イオンエネルギーの１次の関数となり、入
射イオンエネルギーが５０ｅＶ未満では入射イオンエネ
ルギーの２次の関数となっている。従ってＡｒイオンの
入射イオンエネルギーがより低い領域では、（突起部７
を除いた）埋め込み材料４の表面に対する突起部７での
スパッタ率の比は大きくなる。入射イオンエネルギーが
７５ｅＶであるならば、突起部７のエッチングレートは
（突起部７を除いた）埋め込み材料４の表面のエッチン
グレートの４倍程度となる。入射イオンエネルギーが４
０ｅＶであるならば、突起部７のエッチングレートは
（突起部７を除いた）埋め込み材料４の表面のエッチン
グレートの数十倍以上となり、エッチングが完了した埋
め込み材料の膜厚は、溝埋め込み時の埋め込み材料４の
膜厚とほぼ等しくなる。
【００１５】例えば４０ｅＶの入射イオンエネルギーで
は、垂直面に対する傾斜面のエッチングの選択比は高く
なるが、スパッタリング率の値そのものが低くなる。そ
のため、低エネルギーでも高密度のイオン照射が必要と
なる。通常の平行平板型電極からなるエッチング装置で
は、バイアス電圧とイオン密度とに相関があるため、低
エネルギーで高密度のイオンは得られない。
は、垂直面に対する傾斜面のエッチングの選択比は高く
なるが、スパッタリング率の値そのものが低くなる。そ
のため、低エネルギーでも高密度のイオン照射が必要と
なる。通常の平行平板型電極からなるエッチング装置で
は、バイアス電圧とイオン密度とに相関があるため、低
エネルギーで高密度のイオンは得られない。
【００１６】これに対して、スパッタ・イオン・エッチ
ング装置の断面模式図である図５を参照すると、上記第
１の実施形態のスパッタ・イオン・エッチングを行う装
置は、プラズマ発生用のＲＦコイル１１へのバイアスが
プラズマ発生用高周波電源１２Ａで行われ、半導体基板
１へのバイアスが基板バイアス用高周波電源１２Ｂで行
われる。このようにＲＦコイル１１と半導体基板１とが
別々にバイアスされると、基板バイアスを低く保ったま
ま高密度のイオンを得ることができる。この装置の他
に、ダウンフロー型アッシャーあるいはＥＣＲイオン・
エッチャーを用いてもよい。また、突起部７を形成する
際にパターニングがずれて突起部７の位置や大きさが変
化してもこのスパッタ・イオン・エッチングでは突起部
７だけを除去するため問題ない。
ング装置の断面模式図である図５を参照すると、上記第
１の実施形態のスパッタ・イオン・エッチングを行う装
置は、プラズマ発生用のＲＦコイル１１へのバイアスが
プラズマ発生用高周波電源１２Ａで行われ、半導体基板
１へのバイアスが基板バイアス用高周波電源１２Ｂで行
われる。このようにＲＦコイル１１と半導体基板１とが
別々にバイアスされると、基板バイアスを低く保ったま
ま高密度のイオンを得ることができる。この装置の他
に、ダウンフロー型アッシャーあるいはＥＣＲイオン・
エッチャーを用いてもよい。また、突起部７を形成する
際にパターニングがずれて突起部７の位置や大きさが変
化してもこのスパッタ・イオン・エッチングでは突起部
７だけを除去するため問題ない。
【００１７】上記実施形態によると、埋め込み材料の凸
部を除去して表面がほぼ平坦な埋め込み材料を形成する
に際して、突起部を選択的に除去することが容易であ
る。すなわち本実施形態では、素子分離領域表面の平坦
化の制御および加工性に優れている。
部を除去して表面がほぼ平坦な埋め込み材料を形成する
に際して、突起部を選択的に除去することが容易であ
る。すなわち本実施形態では、素子分離領域表面の平坦
化の制御および加工性に優れている。
【００１８】次に第２の実施形態について製造工程の断
面図を用いて説明する。
面図を用いて説明する。
【００１９】第１の実施形態の製造工程の図１（ａ）〜
図１（ｄ）までは同じである。図１（ｄ）の後、フォト
レジスト膜５を除去した後、研磨を行う〔図３
（ａ）〕。このとき素子領域上のＳｉ3 Ｎ4 膜のストッ
パー層２が研磨のストッパーとして働く。突起部７はこ
の研磨の途中では突起部７ｃとなる〔図３（ｂ〕〕。さ
らに研磨が進行すると、突起部７ｃは消滅し、埋め込み
材料４の表面は、ほぼ完全に平坦になる〔図３
（ｃ）〕。
図１（ｄ）までは同じである。図１（ｄ）の後、フォト
レジスト膜５を除去した後、研磨を行う〔図３
（ａ）〕。このとき素子領域上のＳｉ3 Ｎ4 膜のストッ
パー層２が研磨のストッパーとして働く。突起部７はこ
の研磨の途中では突起部７ｃとなる〔図３（ｂ〕〕。さ
らに研磨が進行すると、突起部７ｃは消滅し、埋め込み
材料４の表面は、ほぼ完全に平坦になる〔図３
（ｃ）〕。
【００２０】次に、上記第２の実施形態での研磨につい
て説明する。研磨装置としては図６に示す装置を用いる
ことができる。研磨装置では、基板保持部材２１に基板
の表面を研磨定盤２２に向けて装着し、半導体基板１と
研磨定盤２２を例えば３０ｒｐｍで回転（図６の矢印２
６，２７）させながら半導体基板１の表面を例えば４０
０ｇ／ｃｍ2 で研磨定盤２２上に貼りつけた研磨布２３
に圧力（図６の矢印２８）をかけ研磨を行う。研磨中
は、研磨布２３上に研磨剤供給口２４から例えばシリカ
とＫＯＨと水の混合液からなる研磨剤２５を例えば２０
０ｃｃ／ｍｉｎで供給する。このとき被研磨膜の研磨レ
ートは、研磨剤２５が研磨布２３上に十分に供給した状
態で、被研磨部を研磨布２３に押し付ける時の圧力に比
例している。したがって、素子領域上の埋め込み材料４
を除去していない場合よりも、本実施例の被研磨膜で除
去されるべき突起部７では研磨布２３との接触面積が減
少するために研磨中にかかる圧力が増加し研磨レートが
速くなる。さらに除去する部分が少ないので短時間で研
磨できるため、広い凹部領域における研磨中の研磨布の
変形による膜減りがなく平坦化できる。また、突起部７
を形成する際にパターニングがずれて突起部７の位置や
大きさが変化してもこの研磨では突起部７だけ除去する
ため問題ない。
て説明する。研磨装置としては図６に示す装置を用いる
ことができる。研磨装置では、基板保持部材２１に基板
の表面を研磨定盤２２に向けて装着し、半導体基板１と
研磨定盤２２を例えば３０ｒｐｍで回転（図６の矢印２
６，２７）させながら半導体基板１の表面を例えば４０
０ｇ／ｃｍ2 で研磨定盤２２上に貼りつけた研磨布２３
に圧力（図６の矢印２８）をかけ研磨を行う。研磨中
は、研磨布２３上に研磨剤供給口２４から例えばシリカ
とＫＯＨと水の混合液からなる研磨剤２５を例えば２０
０ｃｃ／ｍｉｎで供給する。このとき被研磨膜の研磨レ
ートは、研磨剤２５が研磨布２３上に十分に供給した状
態で、被研磨部を研磨布２３に押し付ける時の圧力に比
例している。したがって、素子領域上の埋め込み材料４
を除去していない場合よりも、本実施例の被研磨膜で除
去されるべき突起部７では研磨布２３との接触面積が減
少するために研磨中にかかる圧力が増加し研磨レートが
速くなる。さらに除去する部分が少ないので短時間で研
磨できるため、広い凹部領域における研磨中の研磨布の
変形による膜減りがなく平坦化できる。また、突起部７
を形成する際にパターニングがずれて突起部７の位置や
大きさが変化してもこの研磨では突起部７だけ除去する
ため問題ない。
【００２１】上記実施例によると、埋め込み材料の凸部
を除去して表面がほぼ平坦な埋め込み材料を形成するに
際して、突起部を選択的に除去することが容易である。
すなわち本実施例は、素子分離領域表面の平坦化の制御
および加工性に優れている。
を除去して表面がほぼ平坦な埋め込み材料を形成するに
際して、突起部を選択的に除去することが容易である。
すなわち本実施例は、素子分離領域表面の平坦化の制御
および加工性に優れている。
【００２２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、広い素子領域上に埋め込み材料が
残ることなく、広い素子分離領域の埋め込み材料の膜減
りがなく、少ない工程数で埋め込み材料を完全平坦化す
ることが容易になる。
の製造方法によれば、広い素子領域上に埋め込み材料が
残ることなく、広い素子分離領域の埋め込み材料の膜減
りがなく、少ない工程数で埋め込み材料を完全平坦化す
ることが容易になる。
【図１】本発明の第１の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図２】本発明の第１の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図３】本発明の第２の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図４】本発明の第１の実施形態のエッチングに関し
て、スパッタリング率の入射イオンエネルギー依存性を
示すグラフである。
て、スパッタリング率の入射イオンエネルギー依存性を
示すグラフである。
【図５】本発明の第１の実施形態に使用するスパッタ・
イオン・エッチング装置の断面模式図である。
イオン・エッチング装置の断面模式図である。
【図６】本発明の第２の実施形態に使用する研磨装置の
断面模式図である。
断面模式図である。
【図７】従来の半導体装置の製造工程の断面図である。
【図８】従来の半導体装置の製造工程の問題点を説明す
るための断面図である。
るための断面図である。
【図９】別の従来の半導体装置の製造工程の断面図であ
る。
る。
【図１０】別の従来の半導体装置の製造工程の断面図で
ある。
ある。
１ 半導体基板 ２ ストッパー層（Ｓｉ3 Ｎ4 膜） ３ 溝 ４ 埋め込み材料（ＳｉＯ2 膜） ５ フォトレジスト膜 ６ 開口部 ７，７ａ，７ｂ，７ｃ 突起部
Claims (6)
- 【請求項１】 複数の溝が形成された半導体基板上に前
記複数の溝を埋め込むように埋め込み材料を形成する工
程と、前記溝のパターンの反転パターンを有するマスク
を前記埋込み材料表面に形成する工程と、前記マスクを
用いて前記埋込み材料を所定の深さだけエッチングして
前記埋込み材料からなる突起部を前記複数の溝に残置す
る工程と、前記マスクを除去した後、前記突起部を除去
して平坦化する工程とを有する半導体装置の製造方法。 - 【請求項２】 前記複数の溝以外の前記半導体基板表面
と前記埋込み材料との間にストッパー層が形成されてお
り、前記ストッパー層は前記マスクを用いて前記埋込み
材料を所定の深さだけエッチングして前記埋込み材料か
らなる突起部を残置する工程において前記ストッパー層
はエッチングストッパーとして働くことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 全面にイオンを照射することにより前記
突起部を除去して平坦化することを特徴とする請求項１
又は請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記イオンを前記半導体基板に対して斜
めに照射することを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 研磨することにより前記突起部を除去し
て平坦化することを特徴とする請求項１又は請求項２記
載の半導体装置の製造方法。 - 【請求項６】 半導体基板の素子形成領域上にストッパ
ー層を形成する工程と、前記素子形成領域以外の前記半
導体基板表面に複数の溝を形成する工程と、前記半導体
基板上に前記複数の溝を埋め込んで前記ストッパー層を
覆うように絶縁膜を形成する工程と、前記絶縁膜上に前
記素子形成領域上に開口部を有するマスクパターンを形
成する工程と、前記マスクパターンをマスクとして前記
絶縁膜をエッチングして前記ストッパー層を露出させ前
記絶縁膜からなり前記複数の溝から突出した突起部を形
成する工程と、前記マスクを除去した後、前記突起部を
除去して前記半導体基板表面を平坦化する工程とを有す
る半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258668A JP2687948B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
| US08/726,466 US5961794A (en) | 1995-10-05 | 1996-10-04 | Method of manufacturing semiconductor devices |
| GB9620718A GB2306050B (en) | 1995-10-05 | 1996-10-04 | A method of manufacturing semiconductor devices |
| KR1019960044070A KR970023999A (ko) | 1995-10-05 | 1996-10-05 | 반도체 장치 제조 방법(A Method of Manufacturing Semiconductor Devices) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258668A JP2687948B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09102539A true JPH09102539A (ja) | 1997-04-15 |
| JP2687948B2 JP2687948B2 (ja) | 1997-12-08 |
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ID=17323447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7258668A Expired - Fee Related JP2687948B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US5961794A (ja) |
| JP (1) | JP2687948B2 (ja) |
| KR (1) | KR970023999A (ja) |
| GB (1) | GB2306050B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6436789B2 (en) | 1998-07-24 | 2002-08-20 | Oki Electric Industry Co., Ltd. | Method of forming a device separation region |
| US6854095B2 (en) | 2002-05-30 | 2005-02-08 | Fujitsu Limited | Designing method and a manufacturing method of an electronic device |
| KR100472844B1 (ko) * | 1998-03-30 | 2005-03-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조방법 |
| JP2006324445A (ja) * | 2005-05-18 | 2006-11-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7250644B2 (en) | 2004-12-09 | 2007-07-31 | Fujitsu Limited | Electronic device and method for designing the same |
| US7759222B2 (en) | 2006-10-11 | 2010-07-20 | Panasonic Corporation | Solid-state imaging device and method for fabricating the same |
| JP4955880B2 (ja) * | 1999-08-30 | 2012-06-20 | スパンション エルエルシー | 基板内にトレンチを形成する集積回路を製作するための方法 |
| WO2012141003A1 (ja) * | 2011-04-13 | 2012-10-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2015201666A (ja) * | 2010-03-26 | 2015-11-12 | テトラサン インコーポレイテッド | 高効率結晶太陽電池における遮蔽された電気接点およびパッシベーション化誘電体層を通じたドーピング、ならびにその構造および製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2312095B (en) * | 1994-11-23 | 1997-12-17 | Korea Electronics Telecomm | Semiconductor devices having a field oxide layer |
| KR100230431B1 (ko) * | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
| JP3462174B2 (ja) | 1997-09-24 | 2003-11-05 | インフィネオン テクノロジース アクチエンゲゼルシャフト | シリコン基板内にトレンチ構造部を形成するための方法 |
| JPH11214499A (ja) * | 1998-01-27 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2352874B (en) * | 1999-07-01 | 2002-10-09 | Lucent Technologies Inc | An integrated circuit and a process for manufacturing the integrated circuit |
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| US6869857B2 (en) | 2001-11-30 | 2005-03-22 | Chartered Semiconductor Manufacturing Ltd. | Method to achieve STI planarization |
| JP2009117681A (ja) * | 2007-11-08 | 2009-05-28 | Panasonic Corp | 半導体装置の製造方法および固体撮像装置の製造方法 |
| JP2010050343A (ja) * | 2008-08-22 | 2010-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| US8497210B2 (en) | 2010-10-04 | 2013-07-30 | International Business Machines Corporation | Shallow trench isolation chemical mechanical planarization |
| KR20150021811A (ko) * | 2013-08-21 | 2015-03-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US10074721B2 (en) | 2016-09-22 | 2018-09-11 | Infineon Technologies Ag | Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface |
| US10134603B2 (en) * | 2016-09-22 | 2018-11-20 | Infineon Technologies Ag | Method of planarising a surface |
| KR102614427B1 (ko) | 2018-09-19 | 2023-12-18 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
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- 1995-10-05 JP JP7258668A patent/JP2687948B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-04 US US08/726,466 patent/US5961794A/en not_active Expired - Fee Related
- 1996-10-04 GB GB9620718A patent/GB2306050B/en not_active Expired - Fee Related
- 1996-10-05 KR KR1019960044070A patent/KR970023999A/ko not_active Abandoned
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Also Published As
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| KR970023999A (ko) | 1997-05-30 |
| JP2687948B2 (ja) | 1997-12-08 |
| GB2306050A (en) | 1997-04-23 |
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