JPH09246274A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09246274A JPH09246274A JP8083098A JP8309896A JPH09246274A JP H09246274 A JPH09246274 A JP H09246274A JP 8083098 A JP8083098 A JP 8083098A JP 8309896 A JP8309896 A JP 8309896A JP H09246274 A JPH09246274 A JP H09246274A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- insulating layer
- wiring
- layer
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 フリップチップ接続用のＩＣチップにおい
て、パッドのピッチが細かくなった場合にも短絡が生じ
るのを抑え、位置精度も厳しく要求されないようにす
る。 【解決手段】 ＩＣチップ２の能動素子面は絶縁物層４
により被われており、絶縁物層４にはパッドの位置に開
口６が開けられている。その開口６から絶縁物層４の表
面に延びる配線８が形成され、配線８の先端部には絶縁
物層４上でバンプ１０が形成されている。
て、パッドのピッチが細かくなった場合にも短絡が生じ
るのを抑え、位置精度も厳しく要求されないようにす
る。 【解決手段】 ＩＣチップ２の能動素子面は絶縁物層４
により被われており、絶縁物層４にはパッドの位置に開
口６が開けられている。その開口６から絶縁物層４の表
面に延びる配線８が形成され、配線８の先端部には絶縁
物層４上でバンプ１０が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体集積回路装置チップにフリップチップ接続用
にバンプを形成した半導体装置に関するものである。
特に半導体集積回路装置チップにフリップチップ接続用
にバンプを形成した半導体装置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置チップ（以下、ＩＣ
チップという）を接続する方法として、ＩＣチップの能
動素子面に接続用パンプを形成しておき、ＩＣチップの
能動素子を搭載基板方向に向けて配置し、ＩＣチップの
バンプと実装基板の配線との間を接続するフリップチッ
プ接続が行なわれている。フリップチップ接続用のＩＣ
チップには接続用ハンダバンプが形成され、そのＩＣチ
ップを搭載用基板の配線に合わせて位置決めし、ハンダ
を溶かせて接続する。バンプの位置はＩＣチップのパッ
ド上に直接形成されている。
チップという）を接続する方法として、ＩＣチップの能
動素子面に接続用パンプを形成しておき、ＩＣチップの
能動素子を搭載基板方向に向けて配置し、ＩＣチップの
バンプと実装基板の配線との間を接続するフリップチッ
プ接続が行なわれている。フリップチップ接続用のＩＣ
チップには接続用ハンダバンプが形成され、そのＩＣチ
ップを搭載用基板の配線に合わせて位置決めし、ハンダ
を溶かせて接続する。バンプの位置はＩＣチップのパッ
ド上に直接形成されている。
【０００３】
【発明が解決しようとする課題】バンプの大きさはＩＣ
チップの表面を被うパッシベーション膜に開けられたパ
ット上の開口部を被う大きさに形成される。バンプがパ
ッド上に直接形成されているため、パッドのピッチが細
かくなってくると、バンプ間で短絡する虞れがでてく
る。またピッチが細かくなるとバンプの位置精度も厳し
くなってくるため、バンプを搭載基板の配線と接続する
際の取扱いにも精度が要求されるようになる。本発明は
フリップチップ接続用のＩＣチップにおいて、パッドの
ピッチが細かくなった場合にも短絡が生じるのを抑え、
位置精度も厳しく要求されないようにすることを目的と
するものである。
チップの表面を被うパッシベーション膜に開けられたパ
ット上の開口部を被う大きさに形成される。バンプがパ
ッド上に直接形成されているため、パッドのピッチが細
かくなってくると、バンプ間で短絡する虞れがでてく
る。またピッチが細かくなるとバンプの位置精度も厳し
くなってくるため、バンプを搭載基板の配線と接続する
際の取扱いにも精度が要求されるようになる。本発明は
フリップチップ接続用のＩＣチップにおいて、パッドの
ピッチが細かくなった場合にも短絡が生じるのを抑え、
位置精度も厳しく要求されないようにすることを目的と
するものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置で
は、素子が形成された半導体集積回路装置の表面が絶縁
物層で被われ、その絶縁物層にはその半導体集積回路装
置のパッドの位置に開口が設けられ、その開口を経てパ
ッドから絶縁物層表面上に延びる配線が形成され、その
絶縁物層表面上での配線上にはバンプが形成されてい
る。
は、素子が形成された半導体集積回路装置の表面が絶縁
物層で被われ、その絶縁物層にはその半導体集積回路装
置のパッドの位置に開口が設けられ、その開口を経てパ
ッドから絶縁物層表面上に延びる配線が形成され、その
絶縁物層表面上での配線上にはバンプが形成されてい
る。
【０００５】バンプはパッド上に直接形成されているの
ではなく、パッドから絶縁物層表面上に延びた配線上に
形成されているため、絶縁物層で被われたＩＣチップ表
面全面をバンプ配置領域として利用することができる。
そのため、パッドのピッチが細かくなってもバンプ間の
短絡を防ぐことができる。
ではなく、パッドから絶縁物層表面上に延びた配線上に
形成されているため、絶縁物層で被われたＩＣチップ表
面全面をバンプ配置領域として利用することができる。
そのため、パッドのピッチが細かくなってもバンプ間の
短絡を防ぐことができる。
【０００６】
【実施例】図１は一実施例を表わす。（Ａ）はバンプが
形成されている面を示す平面図、（Ｂ）はそのＸ−Ｘ’
線位置での断面図である。実施例は１チップ用に切り出
された状態を示したものである。ＩＣチップ２には半導
体素子が形成されており、その能動素子面は絶縁物層４
により被われている。絶縁物層４はパッシベーション膜
に用いられている ＳｉＯ2膜のほか、ポリイミド膜な
どを用いることができる。一例として厚さ約１０μｍの
ポリイミド膜を用いる。絶縁物層４にはパッドの位置に
開口６が開けられており、その開口６から絶縁物層４の
表面に延びる配線８がそれぞれ形成されている。配線８
の先端部には絶縁物層４上でバンプ１０が形成されてい
る。配線８は最下層がＣｒ層、その上にＣｕ層、さらに
その上にＡｕ層を積層した導電体膜（Ｃｒ／Ｃｕ／Ａｕ
積層膜）や、最下層がＴｉ層、その上にＮｉ層、さらに
その上にＡｕ層を積層した導電体膜（Ｔｉ／Ｎｉ／Ａｕ
積層膜）などで形成されている。バンプ１０は例えばハ
ンダバンプである。
形成されている面を示す平面図、（Ｂ）はそのＸ−Ｘ’
線位置での断面図である。実施例は１チップ用に切り出
された状態を示したものである。ＩＣチップ２には半導
体素子が形成されており、その能動素子面は絶縁物層４
により被われている。絶縁物層４はパッシベーション膜
に用いられている ＳｉＯ2膜のほか、ポリイミド膜な
どを用いることができる。一例として厚さ約１０μｍの
ポリイミド膜を用いる。絶縁物層４にはパッドの位置に
開口６が開けられており、その開口６から絶縁物層４の
表面に延びる配線８がそれぞれ形成されている。配線８
の先端部には絶縁物層４上でバンプ１０が形成されてい
る。配線８は最下層がＣｒ層、その上にＣｕ層、さらに
その上にＡｕ層を積層した導電体膜（Ｃｒ／Ｃｕ／Ａｕ
積層膜）や、最下層がＴｉ層、その上にＮｉ層、さらに
その上にＡｕ層を積層した導電体膜（Ｔｉ／Ｎｉ／Ａｕ
積層膜）などで形成されている。バンプ１０は例えばハ
ンダバンプである。
【０００７】図２と図３により、この実施例のＩＣチッ
プを製造する方法を説明する。図２（Ａ）は素子が形成
されたシリコンウエハ１２を示したものである。ウエハ
１２には多数のＩＣチップ１４用の素子が形成されてい
る。１個のＩＣチップ１４領域を拡大したものが図２
（Ｂ）である。１個のＩＣチップ１４には、例えばその
周囲に沿ってパットとなる配線１６が配置されている。
プを製造する方法を説明する。図２（Ａ）は素子が形成
されたシリコンウエハ１２を示したものである。ウエハ
１２には多数のＩＣチップ１４用の素子が形成されてい
る。１個のＩＣチップ１４領域を拡大したものが図２
（Ｂ）である。１個のＩＣチップ１４には、例えばその
周囲に沿ってパットとなる配線１６が配置されている。
【０００８】図３はＩＣチップの製造工程を示したもの
であり、１個のＩＣチップについての部分を表わしてい
る。図３の各工程の断面図は、図２（Ｂ）のＹ−Ｙ’線
位置での断面形状を表わしたものである。 （Ａ）このウエハ１２の表面で、素子が形成されている
面（能動素子面）を絶縁物層４で被う。絶縁物層４は例
えばポリイミド膜である。 （Ｂ）絶縁物層１４に写真製版とエッチングによりパタ
ーン化を施してパッド部の位置に穴６を開ける。 （Ｃ）絶縁物層１４上から全面に導電体膜をスパッタリ
ング法や蒸着法により成膜する。導電体膜１８は例えば
前述のＣｒ／Ｃｕ／Ａｕ積層膜である。
であり、１個のＩＣチップについての部分を表わしてい
る。図３の各工程の断面図は、図２（Ｂ）のＹ−Ｙ’線
位置での断面形状を表わしたものである。 （Ａ）このウエハ１２の表面で、素子が形成されている
面（能動素子面）を絶縁物層４で被う。絶縁物層４は例
えばポリイミド膜である。 （Ｂ）絶縁物層１４に写真製版とエッチングによりパタ
ーン化を施してパッド部の位置に穴６を開ける。 （Ｃ）絶縁物層１４上から全面に導電体膜をスパッタリ
ング法や蒸着法により成膜する。導電体膜１８は例えば
前述のＣｒ／Ｃｕ／Ａｕ積層膜である。
【０００９】（Ｄ）その導電体膜１８に対し、写真製版
とエッチングによりパターン化を施し、パッド部の穴６
から絶縁物層４の表面に延び、その先端を端子部とする
配線８を形成する。 （Ｅ）配線８の先端の端子部に例えばハンダバンプ１０
を形成する。その後、ウエハ１２をＩＣチップごとに切
断すれば、図１の実施例のＩＣチップが得られる。
とエッチングによりパターン化を施し、パッド部の穴６
から絶縁物層４の表面に延び、その先端を端子部とする
配線８を形成する。 （Ｅ）配線８の先端の端子部に例えばハンダバンプ１０
を形成する。その後、ウエハ１２をＩＣチップごとに切
断すれば、図１の実施例のＩＣチップが得られる。
【００１０】
【発明の効果】本発明では半導体集積回路装置の表面を
被う絶縁物層上に、パッドから延びる配線パターンを形
成して絶縁物層上に端子を設け、その端子にバンプを形
成するようにしたので、ＩＣチップ全面をバンプの配置
に活用することができるようになる。したがってバンプ
のピッチを大きくすることができ、バンプ間の短絡を抑
え、取り扱いも容易になる。
被う絶縁物層上に、パッドから延びる配線パターンを形
成して絶縁物層上に端子を設け、その端子にバンプを形
成するようにしたので、ＩＣチップ全面をバンプの配置
に活用することができるようになる。したがってバンプ
のピッチを大きくすることができ、バンプ間の短絡を抑
え、取り扱いも容易になる。
【図１】一実施例を示す図であり、（Ａ）はバンプ側の
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
平面図、（Ｂ）はそのＸ−Ｘ’線位置での断面図であ
る。
【図２】 素子が形成されたシリコンウエハを示す図で
あり、（Ａ）は概略平面図、（Ｂ）はそのうちの１個の
ＩＣチップ領域を拡大して示した概略平面図である。
あり、（Ａ）は概略平面図、（Ｂ）はそのうちの１個の
ＩＣチップ領域を拡大して示した概略平面図である。
【図３】一実施例の製造方法を示す工程断面図である。
２ ＩＣチップ ４ 絶縁物層 ６ パッド用の開口 ８ 配線 １０ バンプ
Claims (1)
- 【請求項１】 素子が形成された半導体集積回路装置の
表面が絶縁物層で被われ、その絶縁物層にはその半導体
集積回路装置のパッドの位置に開口が設けられ、その開
口を経てパッドから前記絶縁物層表面上に延びる配線が
形成され、前記絶縁物層表面上での前記配線上にはバン
プが形成されているフリップチップ接続用の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083098A JPH09246274A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083098A JPH09246274A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246274A true JPH09246274A (ja) | 1997-09-19 |
Family
ID=13792722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8083098A Pending JPH09246274A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044043A1 (fr) * | 1999-01-22 | 2000-07-27 | Hitachi, Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| EP1255295A4 (en) * | 2000-01-12 | 2005-03-02 | Toyo Kohan Co Ltd | SEMICONDUCTOR DEVICE, LAMINATE METAL PLATE FOR MANUFACTURING SEMICONDUCTOR CIRCUIT, AND CIRCUIT MANUFACTURING METHOD |
| CN100419978C (zh) * | 1998-06-12 | 2008-09-17 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
-
1996
- 1996-03-11 JP JP8083098A patent/JPH09246274A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100419978C (zh) * | 1998-06-12 | 2008-09-17 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
| WO2000044043A1 (fr) * | 1999-01-22 | 2000-07-27 | Hitachi, Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| US6656828B1 (en) | 1999-01-22 | 2003-12-02 | Hitachi, Ltd. | Method of forming bump electrodes |
| EP1255295A4 (en) * | 2000-01-12 | 2005-03-02 | Toyo Kohan Co Ltd | SEMICONDUCTOR DEVICE, LAMINATE METAL PLATE FOR MANUFACTURING SEMICONDUCTOR CIRCUIT, AND CIRCUIT MANUFACTURING METHOD |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100306842B1 (ko) | 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 | |
| US7662673B2 (en) | Semiconductor device and method of manufacturing the same, electronic device and method of manufacturing the same, and electronic instrument | |
| JPH09330934A (ja) | 半導体装置及びその製造方法 | |
| US20020031880A1 (en) | Circuit probing contact pad formed on a bond pad in a flip chip package | |
| US6649507B1 (en) | Dual layer photoresist method for fabricating a mushroom bumping plating structure | |
| US20040056351A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20110316157A1 (en) | Semiconductor device and a method for manufacturing the same | |
| US8294266B2 (en) | Conductor bump method and apparatus | |
| JP3678239B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004103738A (ja) | 半導体装置及びその製造方法 | |
| JP4379413B2 (ja) | 電子部品、電子部品の製造方法、回路基板及び電子機器 | |
| JP3804797B2 (ja) | 半導体装置及びその製造方法 | |
| JP4259774B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09246274A (ja) | 半導体装置 | |
| JP2004273592A (ja) | 半導体装置及びその製造方法 | |
| JP2005150578A (ja) | 半導体装置及びその製造方法 | |
| JP2004260074A (ja) | 半導体装置、半導体装置の製造方法及びその実装方法、回路基板並びに電子機器 | |
| JPH0922912A (ja) | 半導体装置及びその製造方法 | |
| JPH11354578A (ja) | 半導体装置及びその製造方法 | |
| JP3458056B2 (ja) | 半導体装置およびその実装体 | |
| JP2000183108A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR20090087707A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JP3726906B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2001068603A (ja) | 半導体装置及びその製造方法 | |
| JP3885890B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |