JPH09246404A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH09246404A JPH09246404A JP4623196A JP4623196A JPH09246404A JP H09246404 A JPH09246404 A JP H09246404A JP 4623196 A JP4623196 A JP 4623196A JP 4623196 A JP4623196 A JP 4623196A JP H09246404 A JPH09246404 A JP H09246404A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gate
- memory cell
- gate length
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 フローティングゲートへの注入効率を低下さ
せることなくゲート長を短縮化したＤＩＮＯＲ型フラッ
シュメモリを提供する。 【解決手段】 ドレイン耐圧−ゲート長特性における臨
界ゲート長よりも短いゲート長を使用し、関係式Ｉｄｓ
Rleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍを満たすように設定
する。Ｉｄｓreadはデータ読出時に選択メモリセルＭＣ
２２のソース−ドレイン間に流れる読出電流を示し、Ｉ
ｄｓRleak はデータ読出時に非選択メモリセルＭＣ２
１，ＭＣ２３〜ＭＣ２５のソース−ドレイン間に流れる
読出リーク電流を示し、ＮｂｉｔはメモリセルＭＣ１１
〜ＭＣ１５またはＭＣ２１〜ＭＣ２５の数を示し、Ｍは
予め定められた１以上のマージンファクタを示す。
せることなくゲート長を短縮化したＤＩＮＯＲ型フラッ
シュメモリを提供する。 【解決手段】 ドレイン耐圧−ゲート長特性における臨
界ゲート長よりも短いゲート長を使用し、関係式Ｉｄｓ
Rleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍを満たすように設定
する。Ｉｄｓreadはデータ読出時に選択メモリセルＭＣ
２２のソース−ドレイン間に流れる読出電流を示し、Ｉ
ｄｓRleak はデータ読出時に非選択メモリセルＭＣ２
１，ＭＣ２３〜ＭＣ２５のソース−ドレイン間に流れる
読出リーク電流を示し、ＮｂｉｔはメモリセルＭＣ１１
〜ＭＣ１５またはＭＣ２１〜ＭＣ２５の数を示し、Ｍは
予め定められた１以上のマージンファクタを示す。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、さらに詳しくは、ＤＩＮＯＲ（divided
bit line NOR）型のフラッシュメモリに関する。
憶装置に関し、さらに詳しくは、ＤＩＮＯＲ（divided
bit line NOR）型のフラッシュメモリに関する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の一種で
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）よりも安価に製造できるため、次
世代を狙うメモリデバイスとして期待されている。
あるフラッシュメモリは、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）よりも安価に製造できるため、次
世代を狙うメモリデバイスとして期待されている。
【０００３】このフラッシュメモリの電源を単一化する
ために既に、ｎチャネルメモリセルを用いてそのｎ型ド
レイン領域とフローティングゲートの重なり領域にてＦ
Ｎ電流をフローティングゲートに注入することによりデ
ータの書込を行なうＤＩＮＯＲ型のフラッシュメモリが
「IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.29, No.
4, APRIL 1994 」の第４５４頁〜第４６０頁に開示され
ている。
ために既に、ｎチャネルメモリセルを用いてそのｎ型ド
レイン領域とフローティングゲートの重なり領域にてＦ
Ｎ電流をフローティングゲートに注入することによりデ
ータの書込を行なうＤＩＮＯＲ型のフラッシュメモリが
「IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.29, No.
4, APRIL 1994 」の第４５４頁〜第４６０頁に開示され
ている。
【０００４】これに対し、本出願人は特願平７−１４８
９６９号において、メモリセルの微細化を可能にしかつ
パンチスルー現象を起きにくくするために、ｐチャネル
メモリセルを用いたＤＩＮＯＲ型のフラッシュメモリを
提案している。なお、この先願は本願の出願時において
未だ出願公開されていないが、本願発明は上記先願に係
るｐチャネルメモリセルを用いたＤＩＮＯＲ型のフラッ
シュメモリの改良を主な目的とするため、以下に、ｐチ
ャネルメモリセルを用いたＤＩＮＯＲ型のフラッシュメ
モリについて簡単に説明する。
９６９号において、メモリセルの微細化を可能にしかつ
パンチスルー現象を起きにくくするために、ｐチャネル
メモリセルを用いたＤＩＮＯＲ型のフラッシュメモリを
提案している。なお、この先願は本願の出願時において
未だ出願公開されていないが、本願発明は上記先願に係
るｐチャネルメモリセルを用いたＤＩＮＯＲ型のフラッ
シュメモリの改良を主な目的とするため、以下に、ｐチ
ャネルメモリセルを用いたＤＩＮＯＲ型のフラッシュメ
モリについて簡単に説明する。
【０００５】図８は、ＤＩＮＯＲ型のフラッシュメモリ
におけるｐチャネルメモリセルの構造を示す断面図であ
る。図８を参照して、このメモリセル８０は、ｎ型ウェ
ル８１と、ウェル８１の表面に形成されたｐ+ 型ソース
８２およびドレイン８３と、ウェル８１上に形成された
トンネル酸化膜８４と、トンネル酸化膜８４上に形成さ
れたフローティングゲート８５と、フローティングゲー
ト８５上に形成された層間絶縁膜８６と、層間絶縁膜８
６上に形成されたコントロールゲート８７とを備える。
このような構成のメモリセルは一般にスタックゲート型
と呼ばれる。
におけるｐチャネルメモリセルの構造を示す断面図であ
る。図８を参照して、このメモリセル８０は、ｎ型ウェ
ル８１と、ウェル８１の表面に形成されたｐ+ 型ソース
８２およびドレイン８３と、ウェル８１上に形成された
トンネル酸化膜８４と、トンネル酸化膜８４上に形成さ
れたフローティングゲート８５と、フローティングゲー
ト８５上に形成された層間絶縁膜８６と、層間絶縁膜８
６上に形成されたコントロールゲート８７とを備える。
このような構成のメモリセルは一般にスタックゲート型
と呼ばれる。
【０００６】上記メモリセル８０へのデータ書込時に
は、正電位がコントロールゲート８７に与えられ、負電
位がドレイン８３に与えられ、ウェル８１が接地され、
ソース８２が開放（オープン）状態にされる。これによ
りドレイン８３内のフローティングゲート８５とのオー
バーラップ領域において、バンド−バンド間トンネル現
象（以下ＢＴＢＴと称す）によって電子−正孔対（エレ
クトロン−ホールペア）８８，８９が生成される。この
うち電子８８は基板表面と平行な電界によって加速さ
れ、高いエネルギを持つホットエレクトロンとなる。し
たがって、このホットエレクトロンがフローティングゲ
ート８５に注入されることにより、このメモリセル８０
にデータが書込まれることとなる。
は、正電位がコントロールゲート８７に与えられ、負電
位がドレイン８３に与えられ、ウェル８１が接地され、
ソース８２が開放（オープン）状態にされる。これによ
りドレイン８３内のフローティングゲート８５とのオー
バーラップ領域において、バンド−バンド間トンネル現
象（以下ＢＴＢＴと称す）によって電子−正孔対（エレ
クトロン−ホールペア）８８，８９が生成される。この
うち電子８８は基板表面と平行な電界によって加速さ
れ、高いエネルギを持つホットエレクトロンとなる。し
たがって、このホットエレクトロンがフローティングゲ
ート８５に注入されることにより、このメモリセル８０
にデータが書込まれることとなる。
【０００７】図９は、上記メモリセル８０におけるフロ
ーティングゲート８５がコントロールゲート８７と接続
されかつゲート電位Ｖｇとして６Ｖが与えられた場合に
おけるドレイン電流Ｉｄ−ドレイン電位Ｖｄ特性および
ゲート電流Ｉｇ−ドレイン電位Ｖｄ特性を示す。図１０
は、図９に示されたドレイン電流Ｉｄに対するゲート電
流Ｉｇの割合である注入効率Ｉｇ／Ｉｄを示す。この図
１０から明らかなように、Ｖｄ＝−６Ｖ近傍に、１０-2
程度の高い注入効率が得られている。ここで、Ｖｄ＝０
Ｖ〜−６Ｖにおける注入効率の増加は、ＢＴＢＴによる
電子−正孔対の増加が原因である。また、Ｖｄ＝−６Ｖ
〜−７Ｖにおける注入効率の低下は、ドレイン８３内の
ウェル８１との接合付近で起きるアバランシェ降伏が原
因である。アバランシェ降伏はインパクトイオン化によ
る電子の急増現象であるから、このとき図９に示される
ようにゲート電流Ｉｇはほとんど増加しないにもかかわ
らずドレイン電流Ｉｄが増加するために、注入効率Ｉｇ
／Ｉｄが図１０に示されるように低下するものである。
ーティングゲート８５がコントロールゲート８７と接続
されかつゲート電位Ｖｇとして６Ｖが与えられた場合に
おけるドレイン電流Ｉｄ−ドレイン電位Ｖｄ特性および
ゲート電流Ｉｇ−ドレイン電位Ｖｄ特性を示す。図１０
は、図９に示されたドレイン電流Ｉｄに対するゲート電
流Ｉｇの割合である注入効率Ｉｇ／Ｉｄを示す。この図
１０から明らかなように、Ｖｄ＝−６Ｖ近傍に、１０-2
程度の高い注入効率が得られている。ここで、Ｖｄ＝０
Ｖ〜−６Ｖにおける注入効率の増加は、ＢＴＢＴによる
電子−正孔対の増加が原因である。また、Ｖｄ＝−６Ｖ
〜−７Ｖにおける注入効率の低下は、ドレイン８３内の
ウェル８１との接合付近で起きるアバランシェ降伏が原
因である。アバランシェ降伏はインパクトイオン化によ
る電子の急増現象であるから、このとき図９に示される
ようにゲート電流Ｉｇはほとんど増加しないにもかかわ
らずドレイン電流Ｉｄが増加するために、注入効率Ｉｇ
／Ｉｄが図１０に示されるように低下するものである。
【０００８】一般に、図１１に示されるように、ウェル
８１内のチャネル下にはｎ+ 型パンチスルーストッパ１
１０が形成される。ゲート長の短縮化に伴って増加する
パンチスルー電流を抑えるためである。上述したＢＴＢ
Ｔによる電子−正孔対はフローティングゲート８５の下
にもぐり込んだドレイン８３中のＢＴＢＴ発生領域１１
１内で生成される。他方、上述したインパクトイオン化
によるアバランシェ電流は、パンチスルーストッパ１１
０がドレイン８３と接触する付近のインパクトイオン化
発生領域１１２で主に生成される。
８１内のチャネル下にはｎ+ 型パンチスルーストッパ１
１０が形成される。ゲート長の短縮化に伴って増加する
パンチスルー電流を抑えるためである。上述したＢＴＢ
Ｔによる電子−正孔対はフローティングゲート８５の下
にもぐり込んだドレイン８３中のＢＴＢＴ発生領域１１
１内で生成される。他方、上述したインパクトイオン化
によるアバランシェ電流は、パンチスルーストッパ１１
０がドレイン８３と接触する付近のインパクトイオン化
発生領域１１２で主に生成される。
【０００９】ＤＩＮＯＲ型のフラッシュメモリは単一の
外部電源（たとえば３．３Ｖ）で動作するため、データ
書込時またはデータ消去時のドレイン電位Ｖｄなどはそ
の外部電源をチャージポンプ回路によってチップ内部で
降圧することにより生成される。一般にチャージポンプ
回路は電流供給能力をほとんど有しないため、データの
書込動作または消去動作に伴う負荷電流は極力抑えなけ
ればならない。負荷電流が抑えられない場合、チャージ
ポンプ回路の面積や段数を増やすことになるので、チッ
プ面積の増大、ひいては製造コストの増大を招くことに
なる。上述したアバランシェ降伏によるドレイン電流Ｉ
ｄの急増はチャージポンプ回路の負荷電流を増大させる
ことになるため、このアバランシェ降伏によるドレイン
電流Ｉｄの増加は極力抑えなければならない。
外部電源（たとえば３．３Ｖ）で動作するため、データ
書込時またはデータ消去時のドレイン電位Ｖｄなどはそ
の外部電源をチャージポンプ回路によってチップ内部で
降圧することにより生成される。一般にチャージポンプ
回路は電流供給能力をほとんど有しないため、データの
書込動作または消去動作に伴う負荷電流は極力抑えなけ
ればならない。負荷電流が抑えられない場合、チャージ
ポンプ回路の面積や段数を増やすことになるので、チッ
プ面積の増大、ひいては製造コストの増大を招くことに
なる。上述したアバランシェ降伏によるドレイン電流Ｉ
ｄの急増はチャージポンプ回路の負荷電流を増大させる
ことになるため、このアバランシェ降伏によるドレイン
電流Ｉｄの増加は極力抑えなければならない。
【００１０】
【発明が解決しようとする課題】ところで、メモリセル
の微細化や高集積化はそのゲート長を短くすることによ
って行なわれる。しかしながら、ゲート長の短縮化に伴
ってソース／ドレイン間でのパンチスルー電流が増加す
るという問題がある。
の微細化や高集積化はそのゲート長を短くすることによ
って行なわれる。しかしながら、ゲート長の短縮化に伴
ってソース／ドレイン間でのパンチスルー電流が増加す
るという問題がある。
【００１１】このようなパンチスルー電流の増加を抑え
るための手法の１つとして、パンチスルーストッパ１１
０の濃度を濃く設定するという手法がある。図１２に示
されるようなｐ- 型の埋込拡散層１２０を有するメモリ
セルにおいては、ソース／ドレイン間におけるウェル８
１中の深いところに電位の谷が形成される。図１２に
は、等電位線１２１の分布が示される。上述したパンチ
スルーは電位の谷に流れるリーク１２２によるものであ
る。
るための手法の１つとして、パンチスルーストッパ１１
０の濃度を濃く設定するという手法がある。図１２に示
されるようなｐ- 型の埋込拡散層１２０を有するメモリ
セルにおいては、ソース／ドレイン間におけるウェル８
１中の深いところに電位の谷が形成される。図１２に
は、等電位線１２１の分布が示される。上述したパンチ
スルーは電位の谷に流れるリーク１２２によるものであ
る。
【００１２】ウェル８１およびパンチスルーストッパ１
１０の濃度が一定である場合、ゲート長が短縮されるに
従って上記のようなソース／ドレイン間での電位の広が
りは大きくなる傾向にある。したがって、このようなゲ
ート長の短縮化に伴う電位の拡大を抑えるためには、ウ
ェル８１やパンチスルーストッパ１１０の濃度を高く設
定する必要がある。
１０の濃度が一定である場合、ゲート長が短縮されるに
従って上記のようなソース／ドレイン間での電位の広が
りは大きくなる傾向にある。したがって、このようなゲ
ート長の短縮化に伴う電位の拡大を抑えるためには、ウ
ェル８１やパンチスルーストッパ１１０の濃度を高く設
定する必要がある。
【００１３】しかしながら、ゲート長の短縮化に伴って
パンチスルーストッパ１１０の濃度を高くすると、ドレ
イン耐圧ＢＶｄｓの低下を招くことになる。ここで、パ
ンチスルーストッパ１１０の濃度を高くするとドレイン
耐圧ＢＶｄｓが低下する原因は、パンチスルーストッパ
１１０の濃度が高いほどパンチスルーストッパ１１０と
ドレイン８３またはソース８２との間での空乏層の幅が
狭くなり、この領域での電界が大きくなることである。
パンチスルーストッパ１１０の濃度を高くすると、ドレ
イン耐圧ＢＶｄｓの低下を招くことになる。ここで、パ
ンチスルーストッパ１１０の濃度を高くするとドレイン
耐圧ＢＶｄｓが低下する原因は、パンチスルーストッパ
１１０の濃度が高いほどパンチスルーストッパ１１０と
ドレイン８３またはソース８２との間での空乏層の幅が
狭くなり、この領域での電界が大きくなることである。
【００１４】図２は、ドレイン耐圧ＢＶｄｓとゲート長
Ｌとの関係を表わす特性図である。このドレイン耐圧−
ゲート長特性は、たとえばコントロールゲート８７、ウ
ェル８１およびソース８２を接地し、ドレイン８３に与
える電位を上げていった場合に観測されるドレイン電流
Ｉｄがあるしきい値（たとえば１μＡ以上になったと
き）のドレイン電位を異なるゲート長Ｌごとに求めるこ
とによって得られるものである。ゲート長Ｌが比較的長
い領域でのフラットな特性は図１１に示されたインパク
トイオン化発生領域１１２で起きるアバランシェ降伏に
よって決定されるものである。また、ゲート長Ｌの短縮
化に伴うドレイン耐圧ＢＶｄｓの低下特性はソース８２
−ドレイン８３間で起きるパンチスルーによって決定さ
れるものである。ドレイン耐圧−ゲート長特性におい
て、ゲート長Ｌの短縮化に伴いドレイン耐圧ＢＶｄｓが
低下し始めるときのゲート長を以下では臨界ゲート長Ｌ
ｍｉｎ（Ｌｍｉｎ1 またはＬｍｉｎ2 ）という。図２か
ら明らかなように、パンチスルーストッパ１１０の濃度
を高くすると臨界ゲート長Ｌｍｉｎは短くなる。すなわ
ち、パンチスルーストッパ１１０の濃度が比較的高い場
合における臨界ゲート長Ｌｍｉｎ2 は、パンチスルース
トッパ１１０の濃度が比較的低い場合における臨界ゲー
ト長Ｌｍｉｎ1 よりも短い。
Ｌとの関係を表わす特性図である。このドレイン耐圧−
ゲート長特性は、たとえばコントロールゲート８７、ウ
ェル８１およびソース８２を接地し、ドレイン８３に与
える電位を上げていった場合に観測されるドレイン電流
Ｉｄがあるしきい値（たとえば１μＡ以上になったと
き）のドレイン電位を異なるゲート長Ｌごとに求めるこ
とによって得られるものである。ゲート長Ｌが比較的長
い領域でのフラットな特性は図１１に示されたインパク
トイオン化発生領域１１２で起きるアバランシェ降伏に
よって決定されるものである。また、ゲート長Ｌの短縮
化に伴うドレイン耐圧ＢＶｄｓの低下特性はソース８２
−ドレイン８３間で起きるパンチスルーによって決定さ
れるものである。ドレイン耐圧−ゲート長特性におい
て、ゲート長Ｌの短縮化に伴いドレイン耐圧ＢＶｄｓが
低下し始めるときのゲート長を以下では臨界ゲート長Ｌ
ｍｉｎ（Ｌｍｉｎ1 またはＬｍｉｎ2 ）という。図２か
ら明らかなように、パンチスルーストッパ１１０の濃度
を高くすると臨界ゲート長Ｌｍｉｎは短くなる。すなわ
ち、パンチスルーストッパ１１０の濃度が比較的高い場
合における臨界ゲート長Ｌｍｉｎ2 は、パンチスルース
トッパ１１０の濃度が比較的低い場合における臨界ゲー
ト長Ｌｍｉｎ1 よりも短い。
【００１５】フラッシュメモリのメモリセルでは、デー
タの書込時や消去時においてドレイン耐圧ＢＶｄｓ付近
のバイアスが印加される。したがって、臨界ゲート長Ｌ
ｍｉｎよりも短いゲート長Ｌｕｓｅを用いたメモリセル
では、図１３に示されるようにドレイン電圧Ｖｄをドレ
イン耐圧ＢＶｄｓ付近に設定すると、サブスレッショル
ドによるリーク電流が増大することになる。すなわち、
本来はカットオフされるべきＶｇ（ゲート電位）＝０Ｖ
のときにも微小なリーク電流がソース−ドレイン間で流
れることになる。
タの書込時や消去時においてドレイン耐圧ＢＶｄｓ付近
のバイアスが印加される。したがって、臨界ゲート長Ｌ
ｍｉｎよりも短いゲート長Ｌｕｓｅを用いたメモリセル
では、図１３に示されるようにドレイン電圧Ｖｄをドレ
イン耐圧ＢＶｄｓ付近に設定すると、サブスレッショル
ドによるリーク電流が増大することになる。すなわち、
本来はカットオフされるべきＶｇ（ゲート電位）＝０Ｖ
のときにも微小なリーク電流がソース−ドレイン間で流
れることになる。
【００１６】このため、臨界ゲート長Ｌｍｉｎよりも短
いゲート長Ｌｕｓｅが用いられることはなく、一般には
臨界ゲート長Ｌｍｉｎのマージンを考慮して臨界ゲート
長Ｌｍｉｎよりも長いゲート長Ｌｕｓｅが用いられる。
いゲート長Ｌｕｓｅが用いられることはなく、一般には
臨界ゲート長Ｌｍｉｎのマージンを考慮して臨界ゲート
長Ｌｍｉｎよりも長いゲート長Ｌｕｓｅが用いられる。
【００１７】上述したように臨界ゲート長Ｌｍｉｎを決
定する要因はソース／ドレイン間での電位の広がりであ
るから、ゲート長を短くするためにはソース／ドレイン
間での電位の広がりを抑えるためにパンチスルーストッ
パ１１０の濃度を高くする必要がある。すなわち、パン
チスルーストッパ１１０の濃度を高くすると臨界ゲート
長Ｌｍｉｎが短くなるから、メモリセルに使用するゲー
ト長Ｌｕｓｅを短くすることができる。
定する要因はソース／ドレイン間での電位の広がりであ
るから、ゲート長を短くするためにはソース／ドレイン
間での電位の広がりを抑えるためにパンチスルーストッ
パ１１０の濃度を高くする必要がある。すなわち、パン
チスルーストッパ１１０の濃度を高くすると臨界ゲート
長Ｌｍｉｎが短くなるから、メモリセルに使用するゲー
ト長Ｌｕｓｅを短くすることができる。
【００１８】しかしながら、ゲート長Ｌを短縮化するた
めにパンチスルーストッパ１１０の濃度を高くすると、
図１１に示されたインパクトイオン化発生領域１１２に
おけるインパクトイオン化（Ｉ．Ｉ．）電流が増加し、
アバランシェ降伏によって決定されるドレイン耐圧ＢＶ
ｄｓが低下する。このドレイン耐圧ＢＶｄｓの低下は図
１０に示された注入効率Ｉｇ／Ｉｄの低下を引き起こ
す。すなわち、図１０ではＶｄ＝−６Ｖ〜−７Ｖにおい
て注入効率が低下しているが、ゲート長の短縮化に伴い
パンチスルーストッパ１１０の濃度を高くすると、この
注入効率の低下領域がドレイン電圧Ｖｄの絶対値が小さ
くなる側（図１０上では左側）へシフトする。このよう
な注入効率の低下はチャージポンプ回路の負荷を増大さ
せ、ひいてはチップサイズの増大へと繋がる。
めにパンチスルーストッパ１１０の濃度を高くすると、
図１１に示されたインパクトイオン化発生領域１１２に
おけるインパクトイオン化（Ｉ．Ｉ．）電流が増加し、
アバランシェ降伏によって決定されるドレイン耐圧ＢＶ
ｄｓが低下する。このドレイン耐圧ＢＶｄｓの低下は図
１０に示された注入効率Ｉｇ／Ｉｄの低下を引き起こ
す。すなわち、図１０ではＶｄ＝−６Ｖ〜−７Ｖにおい
て注入効率が低下しているが、ゲート長の短縮化に伴い
パンチスルーストッパ１１０の濃度を高くすると、この
注入効率の低下領域がドレイン電圧Ｖｄの絶対値が小さ
くなる側（図１０上では左側）へシフトする。このよう
な注入効率の低下はチャージポンプ回路の負荷を増大さ
せ、ひいてはチップサイズの増大へと繋がる。
【００１９】上述したようにゲート長の短縮化のために
パンチスルーストッパ１１０の濃度を低くすることはで
きないが、インパクトイオン化による注入効率の低下を
抑える手法として、一般的なメモリセルではソース８２
およびドレイン８３の濃度を低くするＬＤＤ（Lightly
Doped Drain ）と呼ばれる手法がある。しかしながら、
ｐチャネルメモリセルを用いたＤＩＮＯＲ型のフラッシ
ュメモリではこの手法を用いることができない。これ
は、ＢＴＢＴによって十分な電流が発生するためには図
１１に示されたＢＴＢＴ発生領域１１１の濃度が１０19
ｃｍ-3程度は必要だからである。もしも一般のメモリセ
ルと同様にソース８２およびドレイン８３の濃度を低く
すると、ＢＴＢＴによって発生する電流が低下し、その
結果、注入効率が低下することになる。
パンチスルーストッパ１１０の濃度を低くすることはで
きないが、インパクトイオン化による注入効率の低下を
抑える手法として、一般的なメモリセルではソース８２
およびドレイン８３の濃度を低くするＬＤＤ（Lightly
Doped Drain ）と呼ばれる手法がある。しかしながら、
ｐチャネルメモリセルを用いたＤＩＮＯＲ型のフラッシ
ュメモリではこの手法を用いることができない。これ
は、ＢＴＢＴによって十分な電流が発生するためには図
１１に示されたＢＴＢＴ発生領域１１１の濃度が１０19
ｃｍ-3程度は必要だからである。もしも一般のメモリセ
ルと同様にソース８２およびドレイン８３の濃度を低く
すると、ＢＴＢＴによって発生する電流が低下し、その
結果、注入効率が低下することになる。
【００２０】図１４および図１５は、上述したゲート長
の縮小化に伴う注入効率の低下の概要を示す。図１４に
示されるように、ゲート長の縮小化という目的を達成す
るためには、臨界ゲート長Ｌｍｉｎを確保するという必
要性は避けることができないと考えられていた。臨界ゲ
ート長Ｌｍｉｎを確保するための１つの手法として、パ
ンチスルーストッパ１１０の濃度を高くするという技法
が考えられるが、図１５に示されるようにインパクトイ
オン化によるリーク電流が増加し、その結果、ＢＴＢＴ
によって誘起されたホットエレクトロンの注入効率が低
下することになる。また、臨界ゲート長Ｌｍｉｎを確保
するためのもう１つの手法としてソース８２およびドレ
イン８３をＬＤＤ構造とする手法が考えられるが、ＢＴ
ＢＴによって充分な量の電子が生成されなくなり、その
結果、ホットエレクトロンの注入効率はやはり低下する
ことになる。
の縮小化に伴う注入効率の低下の概要を示す。図１４に
示されるように、ゲート長の縮小化という目的を達成す
るためには、臨界ゲート長Ｌｍｉｎを確保するという必
要性は避けることができないと考えられていた。臨界ゲ
ート長Ｌｍｉｎを確保するための１つの手法として、パ
ンチスルーストッパ１１０の濃度を高くするという技法
が考えられるが、図１５に示されるようにインパクトイ
オン化によるリーク電流が増加し、その結果、ＢＴＢＴ
によって誘起されたホットエレクトロンの注入効率が低
下することになる。また、臨界ゲート長Ｌｍｉｎを確保
するためのもう１つの手法としてソース８２およびドレ
イン８３をＬＤＤ構造とする手法が考えられるが、ＢＴ
ＢＴによって充分な量の電子が生成されなくなり、その
結果、ホットエレクトロンの注入効率はやはり低下する
ことになる。
【００２１】以上のように、ｐチャネルメモリセルを用
いてＤＩＮＯＲ型のフラッシュメモリではゲート長を短
縮化するためにはＢＴＢＴによって誘起されたホットエ
レクトロンの注入効率の低下を避けることができないと
いう問題があった。
いてＤＩＮＯＲ型のフラッシュメモリではゲート長を短
縮化するためにはＢＴＢＴによって誘起されたホットエ
レクトロンの注入効率の低下を避けることができないと
いう問題があった。
【００２２】この発明の目的は、ゲート長を短くしてフ
ラッシュメモリのさらなる高集積化を図ることである。
ラッシュメモリのさらなる高集積化を図ることである。
【００２３】この発明のもう１つの目的は、ＢＴＢＴに
よって誘起されたホットエレクトロンの注入効率を低下
させることなくゲート長を短くすることである。
よって誘起されたホットエレクトロンの注入効率を低下
させることなくゲート長を短くすることである。
【００２４】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、複数のスタックゲート型メモリセ
ルと、複数のワード線と、メインビット線と、サブビッ
ト線と、セレクトゲートと、ソース線とを含む。複数の
ワード線は複数のスタックゲート型メモリセルに対応し
て設けられ、各ワード線は対応するスタックゲート型メ
モリセルのコントロールゲートと接続される。サブビッ
ト線は複数のスタックゲート型メモリセルのドレインと
共通に接続される。セレクトゲートはメインビット線と
サブビット線との間に接続される。ソース線は複数のス
タックゲート型メモリセルのソースと共通に接続され
る。スタックゲート型メモリセルのゲート長は臨界ゲー
ト長よりも短く設定される。ここで、臨界ゲート長と
は、ドレイン耐圧とゲート長との関係を表わすドレイン
耐圧−ゲート長特性においてゲート長の短縮化に伴いド
レイン耐圧が低下し始めるときのゲート長をいう。ま
た、ワード線によって選択されたスタックゲート型メモ
リセルからのデータ読出時にそのソース／ドレイン間に
流れる読出電流をＩｄｓreadとし、データ読出時にワー
ド線によって選択されずかつデータがプログラムされた
状態にあるスタックゲート型メモリセルのソース−ドレ
イン間に流れる読出リーク電流をＩｄｓRleak とし、ス
タックゲート型メモリセルの数をＮｂｉｔとし、さらに
予め定められた１以上のマージンファクタをＭとする
と、この不揮発性半導体記憶装置は関係式 ＩｄｓRleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍ を満たすように設定される。
性半導体記憶装置は、複数のスタックゲート型メモリセ
ルと、複数のワード線と、メインビット線と、サブビッ
ト線と、セレクトゲートと、ソース線とを含む。複数の
ワード線は複数のスタックゲート型メモリセルに対応し
て設けられ、各ワード線は対応するスタックゲート型メ
モリセルのコントロールゲートと接続される。サブビッ
ト線は複数のスタックゲート型メモリセルのドレインと
共通に接続される。セレクトゲートはメインビット線と
サブビット線との間に接続される。ソース線は複数のス
タックゲート型メモリセルのソースと共通に接続され
る。スタックゲート型メモリセルのゲート長は臨界ゲー
ト長よりも短く設定される。ここで、臨界ゲート長と
は、ドレイン耐圧とゲート長との関係を表わすドレイン
耐圧−ゲート長特性においてゲート長の短縮化に伴いド
レイン耐圧が低下し始めるときのゲート長をいう。ま
た、ワード線によって選択されたスタックゲート型メモ
リセルからのデータ読出時にそのソース／ドレイン間に
流れる読出電流をＩｄｓreadとし、データ読出時にワー
ド線によって選択されずかつデータがプログラムされた
状態にあるスタックゲート型メモリセルのソース−ドレ
イン間に流れる読出リーク電流をＩｄｓRleak とし、ス
タックゲート型メモリセルの数をＮｂｉｔとし、さらに
予め定められた１以上のマージンファクタをＭとする
と、この不揮発性半導体記憶装置は関係式 ＩｄｓRleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍ を満たすように設定される。
【００２５】上記不揮発性半導体記憶装置において、マ
ージンファクタは好ましくはほぼ１０に設定される。
ージンファクタは好ましくはほぼ１０に設定される。
【００２６】上記不揮発性半導体記憶装置は好ましくは
さらに、スタックゲート型メモリセルへのデータ書込時
にソース線を開放状態にする開放手段を含む。
さらに、スタックゲート型メモリセルへのデータ書込時
にソース線を開放状態にする開放手段を含む。
【００２７】上記不揮発性半導体記憶装置は好ましくは
さらに、スタックゲート型メモリセルへのデータ書込時
に所定電位をソース線に印加する第１のバックゲート印
加手段を含む。
さらに、スタックゲート型メモリセルへのデータ書込時
に所定電位をソース線に印加する第１のバックゲート印
加手段を含む。
【００２８】上記不揮発性半導体記憶装置は好ましくは
さらに、データ読出時に所定電位をソース線に印加する
第２のバックゲート印加手段を含む。
さらに、データ読出時に所定電位をソース線に印加する
第２のバックゲート印加手段を含む。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００３０】［実施の形態１］図１は、この発明の実施
の形態１によるＤＩＮＯＲ型のフラッシュメモリにおけ
るメモリセルアレイの一部構成を示す回路図である。図
１を参照して、ＤＩＮＯＲ型のフラッシュメモリは、複
数のスタックゲート型メモリセルＭＣ１１〜ＭＣ１５，
ＭＣ２１〜ＭＣ２５と、複数のワード線ＷＬ１〜ＷＬ５
と、メインビット線ＭＢＬと、サブビット線ＳＢＬ１，
ＳＢＬ２と、セレクトゲート１１，１２と、ソース線Ｓ
Ｌとを含む。複数のワード線ＷＬ１〜ＷＬ５は、複数の
スタックゲート型メモリセルＭＣ１１〜ＭＣ１５または
ＭＣ２１〜ＭＣ２５に対応して設けられる。ワード線Ｗ
Ｌ１〜ＷＬ５の各々は、対応するスタックゲート型メモ
リセルのコントロールゲートと接続される。たとえばワ
ード線ＷＬ１はスタックゲート型メモリセルＭＣ１１お
よびＭＣ２１のコントロールゲートと共通に接続され
る。サブビット線ＳＢＬ１はスタックゲート型メモリセ
ルＭＣ１１〜ＭＣ１５のドレインと共通に接続される。
サブビット線ＳＢＬ２はスタックゲート型メモリセルＭ
Ｃ２１〜ＭＣ２５のドレインと共通に接続される。セレ
クトゲート１１はメインビット線ＭＢＬとサブビット線
ＳＢＬ１との間に接続される。セレクトゲート１２はメ
インビット線ＭＢＬとサブビット線ＳＢＬ２との間に接
続される。ソース線ＳＬはスタックゲート型メモリセル
ＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５のソースと共
通に接続される。図示はされていないが、ＤＩＮＯＲ型
のフラッシュメモリのメモリセルアレイには図１に示さ
れるような構成が複数設けられる。
の形態１によるＤＩＮＯＲ型のフラッシュメモリにおけ
るメモリセルアレイの一部構成を示す回路図である。図
１を参照して、ＤＩＮＯＲ型のフラッシュメモリは、複
数のスタックゲート型メモリセルＭＣ１１〜ＭＣ１５，
ＭＣ２１〜ＭＣ２５と、複数のワード線ＷＬ１〜ＷＬ５
と、メインビット線ＭＢＬと、サブビット線ＳＢＬ１，
ＳＢＬ２と、セレクトゲート１１，１２と、ソース線Ｓ
Ｌとを含む。複数のワード線ＷＬ１〜ＷＬ５は、複数の
スタックゲート型メモリセルＭＣ１１〜ＭＣ１５または
ＭＣ２１〜ＭＣ２５に対応して設けられる。ワード線Ｗ
Ｌ１〜ＷＬ５の各々は、対応するスタックゲート型メモ
リセルのコントロールゲートと接続される。たとえばワ
ード線ＷＬ１はスタックゲート型メモリセルＭＣ１１お
よびＭＣ２１のコントロールゲートと共通に接続され
る。サブビット線ＳＢＬ１はスタックゲート型メモリセ
ルＭＣ１１〜ＭＣ１５のドレインと共通に接続される。
サブビット線ＳＢＬ２はスタックゲート型メモリセルＭ
Ｃ２１〜ＭＣ２５のドレインと共通に接続される。セレ
クトゲート１１はメインビット線ＭＢＬとサブビット線
ＳＢＬ１との間に接続される。セレクトゲート１２はメ
インビット線ＭＢＬとサブビット線ＳＢＬ２との間に接
続される。ソース線ＳＬはスタックゲート型メモリセル
ＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５のソースと共
通に接続される。図示はされていないが、ＤＩＮＯＲ型
のフラッシュメモリのメモリセルアレイには図１に示さ
れるような構成が複数設けられる。
【００３１】このフラッシュメモリはさらに、書込イネ
ーブル信号ＰＲＯＧに応答してソース線ＳＬを開放状態
にするとともに、読出イネーブル信号ＲＥＡＤに応答し
てソース線ＳＬに０Ｖの電位を印加するソース制御回路
１３を備える。書込イネーブル信号ＰＲＯＧはメモリセ
ルＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５へのデータ
書込時に活性化され、読出イネーブル信号ＲＥＡＤはメ
モリセルＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５から
のデータ読出時に活性化される。
ーブル信号ＰＲＯＧに応答してソース線ＳＬを開放状態
にするとともに、読出イネーブル信号ＲＥＡＤに応答し
てソース線ＳＬに０Ｖの電位を印加するソース制御回路
１３を備える。書込イネーブル信号ＰＲＯＧはメモリセ
ルＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５へのデータ
書込時に活性化され、読出イネーブル信号ＲＥＡＤはメ
モリセルＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５から
のデータ読出時に活性化される。
【００３２】図２は、ドレイン耐圧ＢＶｄｓとゲート長
Ｌとの関係を表わす特性図である。上述したようにパン
チスルーストッパの濃度を高くすると短い臨界ゲート長
Ｌｍｉｎを確保することはできるが、ＢＴＢＴによって
誘起されたホットエレクトロンの注入効率が低下する。
そのため、この実施の形態１ではパンチスルーストッパ
の濃度は高く設定されない。
Ｌとの関係を表わす特性図である。上述したようにパン
チスルーストッパの濃度を高くすると短い臨界ゲート長
Ｌｍｉｎを確保することはできるが、ＢＴＢＴによって
誘起されたホットエレクトロンの注入効率が低下する。
そのため、この実施の形態１ではパンチスルーストッパ
の濃度は高く設定されない。
【００３３】また、１つのサブビット線ＳＢＬ１または
ＳＢＬ２と共通に接続されるメモリセルＭＣ１１〜ＭＣ
１５またはＭＣ２１〜ＭＣ２５には、データ書込時に書
込ドレイン電位Ｖｄprogが与えられ、データの読出時に
読出ドレイン電位Ｖｄreadが与えられる。一般に、書込
ドレイン電位の絶対値｜Ｖｄprog｜の方が読出ドレイン
電位の絶対値｜Ｖｄread｜よりも大きい。したがって、
ドレイン耐圧ＢＶｄｓは書込ドレイン電位｜Ｖｄprog｜
よりも大きくなければならない。
ＳＢＬ２と共通に接続されるメモリセルＭＣ１１〜ＭＣ
１５またはＭＣ２１〜ＭＣ２５には、データ書込時に書
込ドレイン電位Ｖｄprogが与えられ、データの読出時に
読出ドレイン電位Ｖｄreadが与えられる。一般に、書込
ドレイン電位の絶対値｜Ｖｄprog｜の方が読出ドレイン
電位の絶対値｜Ｖｄread｜よりも大きい。したがって、
ドレイン耐圧ＢＶｄｓは書込ドレイン電位｜Ｖｄprog｜
よりも大きくなければならない。
【００３４】また、この実施の形態１では、メモリセル
ＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５のゲート長と
して、臨界ゲート長Ｌｍｉｎ1 よりも短いゲート長が使
用される。ここで、図２に示されたドレイン耐圧−ゲー
ト長特性では、ゲート長を短くしていくとドレイン耐圧
ＢＶｄｓが低下し始めるが、このドレイン耐圧ＢＶｄｓ
が低下し始めるときのゲート長が臨界ゲート長Ｌｍｉｎ
1 である。
ＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５のゲート長と
して、臨界ゲート長Ｌｍｉｎ1 よりも短いゲート長が使
用される。ここで、図２に示されたドレイン耐圧−ゲー
ト長特性では、ゲート長を短くしていくとドレイン耐圧
ＢＶｄｓが低下し始めるが、このドレイン耐圧ＢＶｄｓ
が低下し始めるときのゲート長が臨界ゲート長Ｌｍｉｎ
1 である。
【００３５】図３は、ドレイン電流（−Ｉｄ）とゲート
電位（−Ｖｇ）との関係を表わす特性図である。この特
性図には、臨界ゲート長よりも長いゲート長を使用（Ｌ
ｕｓｅ＞Ｌｍｉｎ）した従来の特性曲線と、臨界ゲート
長よりも短いゲート長を使用（Ｌｕｓｅ＜Ｌｍｉｎ）し
た実施の形態１の特性曲線とが表わされている。また、
この特性図には、データ読出時においてデータがプログ
ラムされている状態にあるメモリセルのフローティング
ゲートの電位と、データ読出時においてデータがイレー
スされた状態にあるメモリセルのフローティングゲート
の電位とが示されている。ここで、フローティングゲー
トの電位Ｖｆｇは次の式（１）で表わされる。
電位（−Ｖｇ）との関係を表わす特性図である。この特
性図には、臨界ゲート長よりも長いゲート長を使用（Ｌ
ｕｓｅ＞Ｌｍｉｎ）した従来の特性曲線と、臨界ゲート
長よりも短いゲート長を使用（Ｌｕｓｅ＜Ｌｍｉｎ）し
た実施の形態１の特性曲線とが表わされている。また、
この特性図には、データ読出時においてデータがプログ
ラムされている状態にあるメモリセルのフローティング
ゲートの電位と、データ読出時においてデータがイレー
スされた状態にあるメモリセルのフローティングゲート
の電位とが示されている。ここで、フローティングゲー
トの電位Ｖｆｇは次の式（１）で表わされる。
【００３６】 Ｖｆｇ＝−αcg（Ｖｃｇ＋ΔＶｔｈ）＋αd Ｖｄ …（１） ここで、ΔＶｔｈは、メモリセルの通常のしきい電圧を
Ｖｔｈとし、フローティングゲートに電荷が全くない場
合におけるメモリセルのしきい電圧をＶｔｈ ＵＶとする
と、次の式（２）で表わされる。
Ｖｔｈとし、フローティングゲートに電荷が全くない場
合におけるメモリセルのしきい電圧をＶｔｈ ＵＶとする
と、次の式（２）で表わされる。
【００３７】 ΔＶｔｈ＝Ｖｔｈ−Ｖｔｈ ＵＶ …（２） また、αcgはコントロールゲートとフローティングゲー
トとの間の結合容量の値を示し、αd はドレインとフロ
ーティングゲートとの間の結合容量の値を示す。
トとの間の結合容量の値を示し、αd はドレインとフロ
ーティングゲートとの間の結合容量の値を示す。
【００３８】図３に示された臨界ゲート長よりも長いゲ
ート長を使用した場合（Ｌｕｓｅ＞Ｌｍｉｎ）の特性曲
線から明らかなように、この場合のデータ読出時（Ｖｄ
＝Ｖｒｅａｄ）においては、選択メモリセル中にＡで示
される読出電流がドレイン電流として流れ、非選択メモ
リセル中にＡ′で示される読出リーク電流がドレイン電
流として流れる。Ａ′で示される読出リーク電流はＡで
示される読出電流に比べて十分に小さいものである。な
お、この場合におけるデータ書込時（Ｖｄ＝Ｖｐｒｏ
ｇ）の特性曲線はデータ読出時（Ｖｄ＝Ｖｒｅａｄ）の
特性曲線にほとんど等しいものである。
ート長を使用した場合（Ｌｕｓｅ＞Ｌｍｉｎ）の特性曲
線から明らかなように、この場合のデータ読出時（Ｖｄ
＝Ｖｒｅａｄ）においては、選択メモリセル中にＡで示
される読出電流がドレイン電流として流れ、非選択メモ
リセル中にＡ′で示される読出リーク電流がドレイン電
流として流れる。Ａ′で示される読出リーク電流はＡで
示される読出電流に比べて十分に小さいものである。な
お、この場合におけるデータ書込時（Ｖｄ＝Ｖｐｒｏ
ｇ）の特性曲線はデータ読出時（Ｖｄ＝Ｖｒｅａｄ）の
特性曲線にほとんど等しいものである。
【００３９】これに対し、この実施の形態１では上述し
たように臨界ゲート長Ｌｍｉｎよりも短いゲート長Ｌｕ
ｓｅが使用されているため、メモリセル中に流れるサブ
スレッショルド電流が増加する。したがって、臨界ゲー
ト長よりも短いゲート長を使用した場合（Ｌｕｓｅ＜Ｌ
ｍｉｎ）におけるデータ読出時（Ｖｄ＝Ｖｒｅａｄ）の
特性曲線から明らかなように、Ｂで示される選択メモリ
セル中に流れるリード電流Ｉｄｓreadに比べて、Ｂ′で
示される非選択メモリセル中に流れる読出リーク電流Ｉ
ｄｓRleak が無視できないほどに増加する恐れがある。
たように臨界ゲート長Ｌｍｉｎよりも短いゲート長Ｌｕ
ｓｅが使用されているため、メモリセル中に流れるサブ
スレッショルド電流が増加する。したがって、臨界ゲー
ト長よりも短いゲート長を使用した場合（Ｌｕｓｅ＜Ｌ
ｍｉｎ）におけるデータ読出時（Ｖｄ＝Ｖｒｅａｄ）の
特性曲線から明らかなように、Ｂで示される選択メモリ
セル中に流れるリード電流Ｉｄｓreadに比べて、Ｂ′で
示される非選択メモリセル中に流れる読出リーク電流Ｉ
ｄｓRleak が無視できないほどに増加する恐れがある。
【００４０】なお、臨界ゲート長よりも短いゲート長を
使用した場合（Ｌｕｓｅ＜Ｌｍｉｎ）におけるデータ書
込時（Ｖｄ＝Ｖｐｒｏｇ）には、データ読出時（Ｖｄ＝
Ｖｒｅａｄ）に比べて比較的大量のリーク電流が流れ
る。このリーク電流は、チャネル電流ではなく基板（ウ
ェル）内部に流れるパンチスルー電流である。他方、臨
界ゲート長よりも短いゲート長を使用した場合（Ｌｕｓ
ｅ＜Ｌｍｉｎ）におけるデータ読出時（Ｖｄ＝Ｖｒｅａ
ｄ）には、ドレイン電位Ｖｄがデータ書込時に比べ低い
ため、ドレインからの空乏層の延びが抑えられ、その結
果、ソース−ドレイン間にはゲート電位によって制御可
能なチャネル電流が流れる。
使用した場合（Ｌｕｓｅ＜Ｌｍｉｎ）におけるデータ書
込時（Ｖｄ＝Ｖｐｒｏｇ）には、データ読出時（Ｖｄ＝
Ｖｒｅａｄ）に比べて比較的大量のリーク電流が流れ
る。このリーク電流は、チャネル電流ではなく基板（ウ
ェル）内部に流れるパンチスルー電流である。他方、臨
界ゲート長よりも短いゲート長を使用した場合（Ｌｕｓ
ｅ＜Ｌｍｉｎ）におけるデータ読出時（Ｖｄ＝Ｖｒｅａ
ｄ）には、ドレイン電位Ｖｄがデータ書込時に比べ低い
ため、ドレインからの空乏層の延びが抑えられ、その結
果、ソース−ドレイン間にはゲート電位によって制御可
能なチャネル電流が流れる。
【００４１】このフラッシュメモリのデータ書込時に
は、図４に示されるように、図１中のソース制御回路１
３によってソース線ＳＬが開放状態にされ、メインビッ
ト線ＭＢＬにドレイン電位Ｖｄとしてたとえば−６Ｖが
与えられ、選択ワード線ＷＬ２にコントロールゲート電
位としてたとえば＋８Ｖが与えられ、非選択ワード線Ｗ
Ｌ１，ＷＬ３〜ＷＬ５にコントロールゲート電位として
たとえば０Ｖがそれぞれ与えられる。ここでは、Ｌ（論
理ロウ）レベルのセレクト信号ＳＧ１がセレクトゲート
１１に与えられ、Ｈ（論理ハイ）レベルのセレクト信号
ＳＧ２がセレクトゲート１２に与えられているので、メ
インビット線ＭＢＬの電位（−６Ｖ）はサブビット線Ｓ
ＢＬ２だけに与えられ、サブビット線ＳＢＬ１には与え
られない。したがって、サブビット線ＳＢＬ２に接続さ
れたメモリセルＭＣ２１〜ＭＣ２５だけが書込可能な状
態にある。但し、ここではワード線ＷＬ２には＋８Ｖが
与えられ、他のワード線ＷＬ１，ＷＬ３〜ＷＬ５には０
Ｖが与えられているので、メモリセルＭＣ２２のみが選
択され、他のメモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５
は選択されない。
は、図４に示されるように、図１中のソース制御回路１
３によってソース線ＳＬが開放状態にされ、メインビッ
ト線ＭＢＬにドレイン電位Ｖｄとしてたとえば−６Ｖが
与えられ、選択ワード線ＷＬ２にコントロールゲート電
位としてたとえば＋８Ｖが与えられ、非選択ワード線Ｗ
Ｌ１，ＷＬ３〜ＷＬ５にコントロールゲート電位として
たとえば０Ｖがそれぞれ与えられる。ここでは、Ｌ（論
理ロウ）レベルのセレクト信号ＳＧ１がセレクトゲート
１１に与えられ、Ｈ（論理ハイ）レベルのセレクト信号
ＳＧ２がセレクトゲート１２に与えられているので、メ
インビット線ＭＢＬの電位（−６Ｖ）はサブビット線Ｓ
ＢＬ２だけに与えられ、サブビット線ＳＢＬ１には与え
られない。したがって、サブビット線ＳＢＬ２に接続さ
れたメモリセルＭＣ２１〜ＭＣ２５だけが書込可能な状
態にある。但し、ここではワード線ＷＬ２には＋８Ｖが
与えられ、他のワード線ＷＬ１，ＷＬ３〜ＷＬ５には０
Ｖが与えられているので、メモリセルＭＣ２２のみが選
択され、他のメモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５
は選択されない。
【００４２】したがって、選択メモリセルＭＣ２２だけ
にデータが書込まれるが、この実施の形態１では特にパ
ンチスルーストッパの濃度を高くしていないため、ＢＴ
ＢＴによって誘起されたホットエレクトロンの注入効率
が低下することはない。しかしながら、ゲート長Ｌｕｓ
ｅを臨界ゲート長Ｌｍｉｎよりも短くしているため、非
選択メモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５中にパン
チスルーによる比較的大きな書込リーク電流Ｉｄｓ１
Pleak ，Ｉｄｓ３Pleak 〜Ｉｄｓ５Pleak が流れる。し
かしながら、この実施の形態１ではソース線ＳＬが開放
状態にされているため、ソース線ＳＬの電位は、たとえ
ば０Ｖ→−０．５Ｖというように低下する。そのため、
非選択メモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５のソー
ス電位が低下し、その結果、バックゲート効果によりソ
ース−ドレイン間のリーク電流はカットオフされる。し
たがって、これらの書込リーク電流Ｉｄｓ１Pleak ，Ｉ
ｄｓ３Pleak 〜Ｉｄｓ５Pleak は書込動作の初期に一時
的に流れるだけである。したがって、この実施の形態１
のようにゲート長Ｌｕｓｅを臨界ゲート長Ｌｍｉｎより
も短くしても、上記書込リーク電流が問題となることは
ない。
にデータが書込まれるが、この実施の形態１では特にパ
ンチスルーストッパの濃度を高くしていないため、ＢＴ
ＢＴによって誘起されたホットエレクトロンの注入効率
が低下することはない。しかしながら、ゲート長Ｌｕｓ
ｅを臨界ゲート長Ｌｍｉｎよりも短くしているため、非
選択メモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５中にパン
チスルーによる比較的大きな書込リーク電流Ｉｄｓ１
Pleak ，Ｉｄｓ３Pleak 〜Ｉｄｓ５Pleak が流れる。し
かしながら、この実施の形態１ではソース線ＳＬが開放
状態にされているため、ソース線ＳＬの電位は、たとえ
ば０Ｖ→−０．５Ｖというように低下する。そのため、
非選択メモリセルＭＣ２１，ＭＣ２３〜ＭＣ２５のソー
ス電位が低下し、その結果、バックゲート効果によりソ
ース−ドレイン間のリーク電流はカットオフされる。し
たがって、これらの書込リーク電流Ｉｄｓ１Pleak ，Ｉ
ｄｓ３Pleak 〜Ｉｄｓ５Pleak は書込動作の初期に一時
的に流れるだけである。したがって、この実施の形態１
のようにゲート長Ｌｕｓｅを臨界ゲート長Ｌｍｉｎより
も短くしても、上記書込リーク電流が問題となることは
ない。
【００４３】他方、このフラッシュメモリのデータ読出
時においては、図５に示されるように、図１中のソース
制御回路１３によってソース線ＳＬにソース電位として
たとえば０Ｖが与えられ、メインビット線ＭＢＬにドレ
イン電位としてたとえば−１Ｖが与えられる。ここでも
図４と同様に、メインビット線ＭＢＬの電位（−１Ｖ）
がサブビット線ＳＢＬ２だけに与えられ、メモリセルＭ
Ｃ２１〜ＭＣ２５だけが読出可能な状態となっている。
但し、ワード線ＷＬ２にはコントロールゲート電位とし
てたとえば−３Ｖが与えられ、他のワード線ＷＬ１，Ｗ
Ｌ３〜ＷＬ５にはコントロールゲート電位としてたとえ
ば０Ｖがそれぞれ与えられているので、メモリセルＭＣ
２２だけが選択され、他のメモリセルＭＣ２１，ＭＣ２
３〜ＭＣ２５は選択されていない。
時においては、図５に示されるように、図１中のソース
制御回路１３によってソース線ＳＬにソース電位として
たとえば０Ｖが与えられ、メインビット線ＭＢＬにドレ
イン電位としてたとえば−１Ｖが与えられる。ここでも
図４と同様に、メインビット線ＭＢＬの電位（−１Ｖ）
がサブビット線ＳＢＬ２だけに与えられ、メモリセルＭ
Ｃ２１〜ＭＣ２５だけが読出可能な状態となっている。
但し、ワード線ＷＬ２にはコントロールゲート電位とし
てたとえば−３Ｖが与えられ、他のワード線ＷＬ１，Ｗ
Ｌ３〜ＷＬ５にはコントロールゲート電位としてたとえ
ば０Ｖがそれぞれ与えられているので、メモリセルＭＣ
２２だけが選択され、他のメモリセルＭＣ２１，ＭＣ２
３〜ＭＣ２５は選択されていない。
【００４４】したがって、選択メモリセルＭＣ２２中に
は読出電流Ｉｄｓ２readが流れ、他のメモリセルＭＣ２
１，ＭＣ２３〜ＭＣ２５中には読出リーク電流Ｉｄｓ１
Rlea k ，Ｉｄｓ３Rleak 〜Ｉｄｓ５Rleak が流れる。し
かしながら、データ読出時にはソース線ＳＬが０Ｖに固
定されているので、上述したデータ書込時のようにこれ
らの読出リーク電流Ｉｄｓ１Rleak ，Ｉｄｓ３Rleak 〜
Ｉｄｓ５Rleak がカットオフされることはない。
は読出電流Ｉｄｓ２readが流れ、他のメモリセルＭＣ２
１，ＭＣ２３〜ＭＣ２５中には読出リーク電流Ｉｄｓ１
Rlea k ，Ｉｄｓ３Rleak 〜Ｉｄｓ５Rleak が流れる。し
かしながら、データ読出時にはソース線ＳＬが０Ｖに固
定されているので、上述したデータ書込時のようにこれ
らの読出リーク電流Ｉｄｓ１Rleak ，Ｉｄｓ３Rleak 〜
Ｉｄｓ５Rleak がカットオフされることはない。
【００４５】そこで、この実施の形態１では次の式
（３）を満たすように設定されている。
（３）を満たすように設定されている。
【００４６】
【数１】 すなわち、データ読出時に非選択メモリセル中に流れる
読出リーク電流ＩｄｓｉRleak の総和が選択メモリセル
中に流れる読出電流Ｉｄｓreadよりも十分に小さくなる
よう設定されている。なお、データがプログラムされて
いる状態にある非選択メモリセル中に流れる読出リーク
電流の方がデータがイレースされている状態にある非選
択メモリセル中に流れる読出リーク電流よりも大きいの
で、読出リーク電流の総和が最大となる最悪の場合を考
慮して、ここでの読出リーク電流ＩｄｓｉRleak はプロ
グラム状態の非選択メモリセル中に流れるものである。
読出リーク電流ＩｄｓｉRleak の総和が選択メモリセル
中に流れる読出電流Ｉｄｓreadよりも十分に小さくなる
よう設定されている。なお、データがプログラムされて
いる状態にある非選択メモリセル中に流れる読出リーク
電流の方がデータがイレースされている状態にある非選
択メモリセル中に流れる読出リーク電流よりも大きいの
で、読出リーク電流の総和が最大となる最悪の場合を考
慮して、ここでの読出リーク電流ＩｄｓｉRleak はプロ
グラム状態の非選択メモリセル中に流れるものである。
【００４７】一般に、選択メモリセルからのデータ読出
時にソース−ドレイン間に流れる読出電流をＩｄｓread
とし、データ読出時にプログラム状態の非選択メモリセ
ルのソース−ドレイン間に流れる読出リーク電流をＩｄ
ｓRleak とし、１つのサブビット線に接続されたメモリ
セルの数をＮｂｉｔとし、さらにマージンファクタをＭ
とすると、このフラッシュメモリは上記式（３）を変形
した次の関係式（４）を満たすように設定される。
時にソース−ドレイン間に流れる読出電流をＩｄｓread
とし、データ読出時にプログラム状態の非選択メモリセ
ルのソース−ドレイン間に流れる読出リーク電流をＩｄ
ｓRleak とし、１つのサブビット線に接続されたメモリ
セルの数をＮｂｉｔとし、さらにマージンファクタをＭ
とすると、このフラッシュメモリは上記式（３）を変形
した次の関係式（４）を満たすように設定される。
【００４８】 ＩｄｓRleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍ …（４） ここで、マージンファクタＭは１以上の予め定められた
値であり、好ましくは１０である。
値であり、好ましくは１０である。
【００４９】一般にデータ読出時のドレイン電位（たと
えば−１Ｖ）はデータ書込時のドレイン電位（−６Ｖ）
よりも低い（絶対値が小さい）ので、読出リーク電流は
書込リーク電流よりも小さい。したがって、上記関係式
（４）を満たすように設定することは十分に可能であ
る。
えば−１Ｖ）はデータ書込時のドレイン電位（−６Ｖ）
よりも低い（絶対値が小さい）ので、読出リーク電流は
書込リーク電流よりも小さい。したがって、上記関係式
（４）を満たすように設定することは十分に可能であ
る。
【００５０】以上のようにこの実施の形態１によれば、
ゲート長を臨界ゲート長よりも短くしているため、フラ
ッシュメモリの集積度をさらに高めることができる。ま
た、上記関係式（４）を満たすように設定されているた
め、ゲート長を臨界ゲート長よりも短くしているにも拘
らずデータ読出時に非選択メモリセル中に流れるパンチ
スルーによる読出リーク電流は十分に抑えられ、安定し
た読出動作を行なうことができる。また、データ書込時
に非選択メモリセル中に流れるパンチスルーによる書込
リーク電流はバックゲート効果によってカットオフされ
るため、安定した書込動作も行なうことができる。さら
に、特にパンチスルーストッパの濃度を高くしていない
ため、ＢＴＢＴによって誘起されたホットエレクトロン
の注入効率が低下することもない。
ゲート長を臨界ゲート長よりも短くしているため、フラ
ッシュメモリの集積度をさらに高めることができる。ま
た、上記関係式（４）を満たすように設定されているた
め、ゲート長を臨界ゲート長よりも短くしているにも拘
らずデータ読出時に非選択メモリセル中に流れるパンチ
スルーによる読出リーク電流は十分に抑えられ、安定し
た読出動作を行なうことができる。また、データ書込時
に非選択メモリセル中に流れるパンチスルーによる書込
リーク電流はバックゲート効果によってカットオフされ
るため、安定した書込動作も行なうことができる。さら
に、特にパンチスルーストッパの濃度を高くしていない
ため、ＢＴＢＴによって誘起されたホットエレクトロン
の注入効率が低下することもない。
【００５１】［実施の形態２］図６は、この発明の実施
の形態２によるフラッシュメモリの一部構成を示す回路
図である。図６を参照して、このフラッシュメモリは上
記実施の形態１と異なり、書込イネーブル信号ＰＲＯＧ
に応答して所定の電位（たとえば−０．５Ｖ）をソース
線ＳＬに印加するバックゲート印加回路６０を備える。
の形態２によるフラッシュメモリの一部構成を示す回路
図である。図６を参照して、このフラッシュメモリは上
記実施の形態１と異なり、書込イネーブル信号ＰＲＯＧ
に応答して所定の電位（たとえば−０．５Ｖ）をソース
線ＳＬに印加するバックゲート印加回路６０を備える。
【００５２】このようなフラッシュメモリにおいては、
データ書込時に所定の電位（たとえば−０．５Ｖ）がソ
ース線ＳＬに与えられるので、メモリセルＭＣ２１〜Ｍ
Ｃ２５のバックゲート（ウェル）に実質的に負の電位が
与えられたこととなる。そのため、バックゲート効果に
よってデータ書込時に非選択メモリセル中に流れるパン
チスルーによる書込リーク電流を低減することができ
る。
データ書込時に所定の電位（たとえば−０．５Ｖ）がソ
ース線ＳＬに与えられるので、メモリセルＭＣ２１〜Ｍ
Ｃ２５のバックゲート（ウェル）に実質的に負の電位が
与えられたこととなる。そのため、バックゲート効果に
よってデータ書込時に非選択メモリセル中に流れるパン
チスルーによる書込リーク電流を低減することができ
る。
【００５３】［実施の形態３］図７は、この発明の実施
の形態３によるフラッシュメモリの一部構成を示す回路
図である。図７を参照して、このフラッシュメモリは上
記実施の形態１と異なり、読出イネーブル信号ＲＥＡＤ
に応答して所定の電位（たとえば−０．５Ｖ）をソース
線ＳＬに印加するバックゲート印加回路７０を備える。
このとき、ソース−ドレイン間の電圧を上記実施の形態
１と同様に１Ｖとするためにドレイン電位として−１．
５Ｖを与えるのが望ましい。
の形態３によるフラッシュメモリの一部構成を示す回路
図である。図７を参照して、このフラッシュメモリは上
記実施の形態１と異なり、読出イネーブル信号ＲＥＡＤ
に応答して所定の電位（たとえば−０．５Ｖ）をソース
線ＳＬに印加するバックゲート印加回路７０を備える。
このとき、ソース−ドレイン間の電圧を上記実施の形態
１と同様に１Ｖとするためにドレイン電位として−１．
５Ｖを与えるのが望ましい。
【００５４】このようなフラッシュメモリにおいては、
上記実施の形態２と同様にバックゲート効果によってパ
ンチスルーによる読出リーク電流を低減することができ
る。
上記実施の形態２と同様にバックゲート効果によってパ
ンチスルーによる読出リーク電流を低減することができ
る。
【図１】 この発明の実施の形態１によるＤＩＮＯＲ型
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
【図２】 フラッシュメモリのメモリセルにおけるドレ
イン耐圧ＢＶｄｓ−ゲート長特性を表わす図である。
イン耐圧ＢＶｄｓ−ゲート長特性を表わす図である。
【図３】 フラッシュメモリのメモリセルにおけるドレ
イン電流−ゲート電位特性を表わす図である。
イン電流−ゲート電位特性を表わす図である。
【図４】 図１に示されたフラッシュメモリのデータ書
込時の動作を示す回路図である。
込時の動作を示す回路図である。
【図５】 図１に示されたフラッシュメモリのデータ読
出時の動作を示す回路図である。
出時の動作を示す回路図である。
【図６】 この発明の実施の形態２によるＤＩＮＯＲ型
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
【図７】 この発明の実施の形態３によるＤＩＮＯＲ型
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
フラッシュメモリにおけるメモリセルアレイの一部構成
を示す回路図である。
【図８】 ＤＩＮＯＲ型フラッシュメモリにおけるｐチ
ャネルスタックゲート型メモリセルの構造を示す断面図
である。
ャネルスタックゲート型メモリセルの構造を示す断面図
である。
【図９】 図８に示されたメモリセルにおけるドレイン
電流−ドレイン電位およびゲート電流−ドレイン電位特
性を示す図である。
電流−ドレイン電位およびゲート電流−ドレイン電位特
性を示す図である。
【図１０】 図９に示されたドレイン電流に対するゲー
ト電流の割合である注入効率とドレイン電位との関係を
示す図である。
ト電流の割合である注入効率とドレイン電位との関係を
示す図である。
【図１１】 パンチスルーストッパを有するｐチャネル
スタックゲート型メモリセルの構造を示す断面図であ
る。
スタックゲート型メモリセルの構造を示す断面図であ
る。
【図１２】 ｐチャネルスタックゲート型メモリセルに
流れるパンチスルー電流を説明するための断面図であ
る。
流れるパンチスルー電流を説明するための断面図であ
る。
【図１３】 スタックゲート型メモリセルにおけるドレ
イン電流−ゲート電位特性を表わす図である。
イン電流−ゲート電位特性を表わす図である。
【図１４】 ゲート長の縮小化に伴う課題を説明するた
めの図である。
めの図である。
【図１５】 図１４と同様の課題を説明するための注入
効率とドレイン電位との関係を表わす図である。
効率とドレイン電位との関係を表わす図である。
【符号の説明】 ＭＣ１１〜ＭＣ１５，ＭＣ２１〜ＭＣ２５ スタックゲ
ート型メモリセル、ＷＬ１〜ＷＬ５ ワード線、ＭＢＬ
メインビット線、ＳＢＬ１，ＳＢＬ２ サブビット
線、１１，１２ セレクトゲート、ＳＬ ソース線、臨
界ゲート長 Ｌｍｉｎ1 ，Ｌｍｉｎ2 、Ｉｄｓ
１Rleak ，Ｉｄｓ３Rleak 〜Ｉｄｓ５Rleak 読出リー
ク電流、Ｉｄｓ２read 読出電流、６０，７０ バック
ゲート印加回路。
ート型メモリセル、ＷＬ１〜ＷＬ５ ワード線、ＭＢＬ
メインビット線、ＳＢＬ１，ＳＢＬ２ サブビット
線、１１，１２ セレクトゲート、ＳＬ ソース線、臨
界ゲート長 Ｌｍｉｎ1 ，Ｌｍｉｎ2 、Ｉｄｓ
１Rleak ，Ｉｄｓ３Rleak 〜Ｉｄｓ５Rleak 読出リー
ク電流、Ｉｄｓ２read 読出電流、６０，７０ バック
ゲート印加回路。
Claims (5)
- 【請求項１】 複数のスタックゲート型メモリセル、 前記スタックゲート型メモリセルに対応して設けられ、
各々が対応するスタックゲート型メモリセルのコントロ
ールゲートと接続された複数のワード線、 メインビット線、 前記複数のスタックゲート型メモリセルのドレインと共
通に接続されたサブビット線、 前記メインビット線と前記サブビット線との間に接続さ
れたセレクトゲート、および前記複数のスタックゲート
型メモリセルのソースと共通に接続されたソース線を含
み、 前記スタックゲート型メモリセルのゲート長は、ドレイ
ン耐圧とゲート長との関係を表わすドレイン耐圧−ゲー
ト長特性においてゲート長の短縮化に伴いドレイン耐圧
が低下し始めるときの臨界ゲート長よりも短く、かつ関
係式 ＩｄｓRleak ＜Ｉｄｓread／Ｎｂｉｔ／Ｍ （式中のＩｄｓreadは前記ワード線によって選択された
スタックゲート型メモリセルからのデータ読出時にその
ソース−ドレイン間に流れる読出電流を示し、Ｉｄｓ
Rleak は前記データ読出時に前記ワード線によって選択
されずかつデータがプログラムされた状態にあるスタッ
クゲート型メモリセルのソース−ドレイン間に流れる読
出リーク電流を示し、Ｎｂｉｔは前記スタックゲート型
メモリセルの数を示し、Ｍは予め定められた１以上のマ
ージンファクタを示す）を満たすように設定される、不
揮発性半導体記憶装置。 - 【請求項２】 前記マージンファクタはほぼ１０に設定
される、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記スタックゲート型メモリセルへのデ
ータ書込時に前記ソース線を開放状態にする開放手段を
さらに含む、請求項１または請求項２に記載の不揮発性
半導体記憶装置。 - 【請求項４】 前記スタックゲート型メモリセルへのデ
ータ書込時に所定電位を前記ソース線に印加する第１の
バックゲート印加手段をさらに含む、請求項１または請
求項２に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記データ読出時に所定電位を前記ソー
ス線に印加する第２のバックゲート印加手段をさらに含
む、請求項１から請求項４のいずれか１項に記載の不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4623196A JPH09246404A (ja) | 1996-03-04 | 1996-03-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4623196A JPH09246404A (ja) | 1996-03-04 | 1996-03-04 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246404A true JPH09246404A (ja) | 1997-09-19 |
Family
ID=12741352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4623196A Withdrawn JPH09246404A (ja) | 1996-03-04 | 1996-03-04 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246404A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013199A1 (fr) * | 2000-08-03 | 2002-02-14 | Fujitsu Limited | Memoire a semiconducteurs non volatile et procede de lecture des donnees |
| US6380636B1 (en) | 1999-07-14 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having an array structure suitable to high-density integrationization |
| WO2006049143A1 (ja) * | 2004-11-01 | 2006-05-11 | Genusion Inc. | 不揮発性半導体記憶装置およびその書込方法 |
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007080338A (ja) * | 2005-09-13 | 2007-03-29 | Genusion:Kk | 不揮発性半導体記憶装置およびその読み書き制御方法 |
| CN112992208A (zh) * | 2019-12-18 | 2021-06-18 | 上海复旦微电子集团股份有限公司 | 一种非挥发存储器 |
-
1996
- 1996-03-04 JP JP4623196A patent/JPH09246404A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380636B1 (en) | 1999-07-14 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having an array structure suitable to high-density integrationization |
| JP2006319352A (ja) * | 2000-03-22 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| WO2002013199A1 (fr) * | 2000-08-03 | 2002-02-14 | Fujitsu Limited | Memoire a semiconducteurs non volatile et procede de lecture des donnees |
| US6765828B2 (en) | 2000-08-03 | 2004-07-20 | Fujitsu Limited | Non-volatile semiconductor storage device and method of reading out data |
| JP4579493B2 (ja) * | 2000-08-03 | 2010-11-10 | スパンション エルエルシー | 不揮発性半導体記憶装置及びデータ読出し方法 |
| WO2006049143A1 (ja) * | 2004-11-01 | 2006-05-11 | Genusion Inc. | 不揮発性半導体記憶装置およびその書込方法 |
| US7515479B2 (en) | 2004-11-01 | 2009-04-07 | Genusion, Inc. | Nonvolatile semiconductor storage device and method for writing therein |
| US7573742B2 (en) | 2004-11-01 | 2009-08-11 | Genusion, Inc. | Nonvolatile semiconductor memory |
| US8017994B2 (en) | 2004-11-01 | 2011-09-13 | Genusion, Inc. | Nonvolatile semiconductor memory |
| US8687455B2 (en) | 2004-11-01 | 2014-04-01 | Genusion, Inc. | Nonvolatile semiconductor memory |
| JP2007080338A (ja) * | 2005-09-13 | 2007-03-29 | Genusion:Kk | 不揮発性半導体記憶装置およびその読み書き制御方法 |
| CN112992208A (zh) * | 2019-12-18 | 2021-06-18 | 上海复旦微电子集团股份有限公司 | 一种非挥发存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3878681B2 (ja) | 不揮発性半導体記憶装置 | |
| US6556481B1 (en) | 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell | |
| US6246612B1 (en) | Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications | |
| US5416738A (en) | Single transistor flash EPROM cell and method of operation | |
| US8472251B2 (en) | Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device | |
| US6545309B1 (en) | Nitride read-only memory with protective diode and operating method thereof | |
| US6720614B2 (en) | Operation method for programming and erasing a data in a P-channel sonos memory cell | |
| US6777292B2 (en) | Set of three level concurrent word line bias conditions for a NOR type flash memory array | |
| US6261907B1 (en) | Method of forming a flash EEPROM device by employing polysilicon sidewall spacer as an erase gate | |
| US6445617B1 (en) | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory | |
| US7505314B2 (en) | Semiconductor storage device provided with memory cell having charge accumulation layer and control gate | |
| JPH11224908A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US20070015332A1 (en) | Non-volatile memory with asymmetrical doping profile | |
| US20050141266A1 (en) | Semiconductor device | |
| US6091632A (en) | Nonvolatile semiconductor storage device having a plurality of blocks of memory cell transistors formed on respective wells isolated from each other | |
| US5844271A (en) | Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate | |
| US6243298B1 (en) | Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions | |
| JPH0864789A (ja) | 不揮発性半導体記憶装置 | |
| JPH08329690A (ja) | フラッシュメモリの書換え方法 | |
| US7088623B2 (en) | Non-volatile memory technology suitable for flash and byte operation application | |
| WO2003044869A1 (en) | Transistor and semiconductor memory comprising it | |
| JPH09246404A (ja) | 不揮発性半導体記憶装置 | |
| JP3216230B2 (ja) | 不揮発性半導体メモリセルの書き換え方式 | |
| JP2006252670A (ja) | 不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリ | |
| KR20010072189A (ko) | 반도체 디바이스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |