JPH09246503A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09246503A JPH09246503A JP8047741A JP4774196A JPH09246503A JP H09246503 A JPH09246503 A JP H09246503A JP 8047741 A JP8047741 A JP 8047741A JP 4774196 A JP4774196 A JP 4774196A JP H09246503 A JPH09246503 A JP H09246503A
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- transistors
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- core area
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ゲートアレイにおいて、内部コアエリアのト
ランジスタを犠牲にすることなく、内部コアエリア内の
大きな負荷を駆動し得るドライバを構成する。 【解決手段】 ゲートアレイのチップ１００の内部コア
エリア１の周囲には、入出力回路を構成するためのプリ
ドライバエリア２、Ｉ／Ｏエリア３が設けられている。
これらのエリア内のトランジスタのうち入出力回路を構
成するのに使用されていないものを利用し、内部コアエ
リア１内のクロック信号等のドライバを構成する。
ランジスタを犠牲にすることなく、内部コアエリア内の
大きな負荷を駆動し得るドライバを構成する。 【解決手段】 ゲートアレイのチップ１００の内部コア
エリア１の周囲には、入出力回路を構成するためのプリ
ドライバエリア２、Ｉ／Ｏエリア３が設けられている。
これらのエリア内のトランジスタのうち入出力回路を構
成するのに使用されていないものを利用し、内部コアエ
リア１内のクロック信号等のドライバを構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、多品種少量生産
に適したゲートアレイ等の半導体集積回路に関する。
に適したゲートアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の製造工程は、半導体ウ
ェハにトランジスタ、抵抗等の素子を形成する拡散工程
と、これらの各素子間を接続するための配線パターンを
形成するメタライズ工程（配線工程）とに大別すること
ができる。ゲートアレイは、このような製造工程のうち
拡散工程を製品によらず共通化し、後者の配線工程のみ
を各個別製品毎に実施するようにしたものであるといえ
る。すなわち、ゲートアレイの個別製品の製造は、多数
のトランジスタが配置された半導体ウェハ（下地ウェ
ハ）を予め製造してストックしておき、個別製品の受注
があった場合に、必要な配線パターンを下地ウェハ上に
形成することにより、当該個別製品に対応した回路の形
成された半導体ウェハを得る、という形態で行われる。
ェハにトランジスタ、抵抗等の素子を形成する拡散工程
と、これらの各素子間を接続するための配線パターンを
形成するメタライズ工程（配線工程）とに大別すること
ができる。ゲートアレイは、このような製造工程のうち
拡散工程を製品によらず共通化し、後者の配線工程のみ
を各個別製品毎に実施するようにしたものであるといえ
る。すなわち、ゲートアレイの個別製品の製造は、多数
のトランジスタが配置された半導体ウェハ（下地ウェ
ハ）を予め製造してストックしておき、個別製品の受注
があった場合に、必要な配線パターンを下地ウェハ上に
形成することにより、当該個別製品に対応した回路の形
成された半導体ウェハを得る、という形態で行われる。
【０００３】下地ウェハは、ゲートアレイの製品を構成
する多数のチップに区分されている。チップの構成に
は、製品により様々な特徴が見られるが、多くのゲート
アレイのチップは内部コアエリアと周辺エリアとに区分
されている。ここで、内部コアエリアは多数のトランジ
スタが行列状に配置されてなるエリアであり、このエリ
ア内の各トランジスタは個別製品の回路、すなわち、例
えば個別製品として復号用ＬＳＩを製造する場合におい
ては復号回路を構成するために使用される。半導体製造
技術の進歩した今日、微細なトランジスタを多数構成す
ることが可能となったため、数万個のトランジスタから
なる内部コアエリアを有するゲートアレイが開発される
に至っている。一方、周辺エリアは内部コアエリアを取
り囲むように設けられたエリアであり、この周辺エリア
内の各トランジスタは、内部コアエリア内のトランジス
タによって構成された回路とゲートアレイ外部の装置と
の間で信号の授受を行うための入出力回路を構成するた
めに使用される。
する多数のチップに区分されている。チップの構成に
は、製品により様々な特徴が見られるが、多くのゲート
アレイのチップは内部コアエリアと周辺エリアとに区分
されている。ここで、内部コアエリアは多数のトランジ
スタが行列状に配置されてなるエリアであり、このエリ
ア内の各トランジスタは個別製品の回路、すなわち、例
えば個別製品として復号用ＬＳＩを製造する場合におい
ては復号回路を構成するために使用される。半導体製造
技術の進歩した今日、微細なトランジスタを多数構成す
ることが可能となったため、数万個のトランジスタから
なる内部コアエリアを有するゲートアレイが開発される
に至っている。一方、周辺エリアは内部コアエリアを取
り囲むように設けられたエリアであり、この周辺エリア
内の各トランジスタは、内部コアエリア内のトランジス
タによって構成された回路とゲートアレイ外部の装置と
の間で信号の授受を行うための入出力回路を構成するた
めに使用される。
【０００４】さて、ゲートアレイとして、高速動作の可
能なものを得るためには、内部コアを構成するトランジ
スタの駆動力を高める必要があり、そのためには各トラ
ンジスタのサイズ（例えばＭＯＳトランジスタの場合は
チャネル幅）を大きくする必要がある。しかし、各トラ
ンジスタのサイズを大きくした場合、これに伴って内部
コアエリアのサイズが大きくなり、チップ当たりのコス
トの増大を招く。また、チップのサイズを大きくするの
にも製造技術上の限界がある。さらに各トランジスタの
駆動力を大きくすると、トランジスタのスイッチング動
作によって流れる電流が大きくなるため、消費電力の増
加、配線寿命の低下といった問題が生じる。このような
事情から、大規模なゲートアレイの殆どのものは、一般
的なディジタル回路におけるゲート１個当たりの平均的
な負荷を考慮し、このような負荷駆動に耐え得る程度の
必要最低限のサイズのトランジスタにより内部コアエリ
アを構成しているのが現状である。
能なものを得るためには、内部コアを構成するトランジ
スタの駆動力を高める必要があり、そのためには各トラ
ンジスタのサイズ（例えばＭＯＳトランジスタの場合は
チャネル幅）を大きくする必要がある。しかし、各トラ
ンジスタのサイズを大きくした場合、これに伴って内部
コアエリアのサイズが大きくなり、チップ当たりのコス
トの増大を招く。また、チップのサイズを大きくするの
にも製造技術上の限界がある。さらに各トランジスタの
駆動力を大きくすると、トランジスタのスイッチング動
作によって流れる電流が大きくなるため、消費電力の増
加、配線寿命の低下といった問題が生じる。このような
事情から、大規模なゲートアレイの殆どのものは、一般
的なディジタル回路におけるゲート１個当たりの平均的
な負荷を考慮し、このような負荷駆動に耐え得る程度の
必要最低限のサイズのトランジスタにより内部コアエリ
アを構成しているのが現状である。
【０００５】一方、周辺エリアのトランジスタにより構
成される入出力回路は、外部装置へ信号を送ったり、外
部からの信号を内部コアエリア内の各拠点に送ったりす
る役割を担っているため、大きな駆動力が必要不可欠で
ある。このため、一般的なゲートアレイにおいては、十
分な個数またはサイズのトランジスタが周辺エリアに設
けられている。
成される入出力回路は、外部装置へ信号を送ったり、外
部からの信号を内部コアエリア内の各拠点に送ったりす
る役割を担っているため、大きな駆動力が必要不可欠で
ある。このため、一般的なゲートアレイにおいては、十
分な個数またはサイズのトランジスタが周辺エリアに設
けられている。
【０００６】
【発明が解決しようとする課題】ところで、ゲートアレ
イにより大規模な回路を構成する場合、ある共通の制御
信号により大きな負荷を駆動するような回路構成が生じ
得る。例えば、共通のクロック信号により多数のフリッ
プフロップを駆動するような場合である。この場合、ク
ロック信号を伝送する配線系統には、多くのフリップフ
ロップのクロック端子の入力容量（ゲート容量）の他、
配線自体の容量を含んだ大きな負荷容量が介在してい
る。
イにより大規模な回路を構成する場合、ある共通の制御
信号により大きな負荷を駆動するような回路構成が生じ
得る。例えば、共通のクロック信号により多数のフリッ
プフロップを駆動するような場合である。この場合、ク
ロック信号を伝送する配線系統には、多くのフリップフ
ロップのクロック端子の入力容量（ゲート容量）の他、
配線自体の容量を含んだ大きな負荷容量が介在してい
る。
【０００７】このような状況において、何等策を講じな
いとすると、配線系統を伝播するクロック信号等の波形
の立上り時間、立下がり時間が極端に長くなったり、あ
るいは遅延時間が極端に増大したりするため、回路の動
作タイミング上のトラブルが生じたり、電気的性能（例
えば動作周波数）の劣化を招くおそれがある。また、回
路によっては、各フリップフロップに供給されるクロッ
ク信号に大きなスキューが生じてはならないような場合
があり、そのような事態の発生を防止する手段が必要に
なる。そこで、従来、このような大きな負荷を駆動する
場合には、内部コアエリア内のトランジスタを複数並列
接続して駆動力の大きなドライバを構成し、このドライ
バを介してクロック信号等を回路内の各拠点に供給する
ようにしていた。
いとすると、配線系統を伝播するクロック信号等の波形
の立上り時間、立下がり時間が極端に長くなったり、あ
るいは遅延時間が極端に増大したりするため、回路の動
作タイミング上のトラブルが生じたり、電気的性能（例
えば動作周波数）の劣化を招くおそれがある。また、回
路によっては、各フリップフロップに供給されるクロッ
ク信号に大きなスキューが生じてはならないような場合
があり、そのような事態の発生を防止する手段が必要に
なる。そこで、従来、このような大きな負荷を駆動する
場合には、内部コアエリア内のトランジスタを複数並列
接続して駆動力の大きなドライバを構成し、このドライ
バを介してクロック信号等を回路内の各拠点に供給する
ようにしていた。
【０００８】しかしながら、一般的にゲートアレイの内
部コアエリア内の個々のトランジスタは、上述の通り駆
動力が小さいため、駆動力の大きなドライバを得るため
に多数のトランジスタを使用することが必要となる。こ
のため、元々、多くのトランジスタを必要とする大規模
な回路をゲートアレイによって構成するような場合に
は、クロック信号用のドライバを構成するためのトラン
ジスタを用意することができない事態が生じ得るという
問題があった。
部コアエリア内の個々のトランジスタは、上述の通り駆
動力が小さいため、駆動力の大きなドライバを得るため
に多数のトランジスタを使用することが必要となる。こ
のため、元々、多くのトランジスタを必要とする大規模
な回路をゲートアレイによって構成するような場合に
は、クロック信号用のドライバを構成するためのトラン
ジスタを用意することができない事態が生じ得るという
問題があった。
【０００９】この発明は以上説明した事情に鑑みてなさ
れたものであり、内部コアエリアのトランジスタを犠牲
にすることなく、内部コアエリア内の大きな負荷を駆動
し得る構成の半導体集積回路を提供することを目的とし
ている。
れたものであり、内部コアエリアのトランジスタを犠牲
にすることなく、内部コアエリア内の大きな負荷を駆動
し得る構成の半導体集積回路を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】この発明は、トランジス
タが規則的に配列されてなる内部コアエリアと、入出力
回路を構成するためのトランジスタが配列されてなる周
辺エリアとをチップ上に有する半導体集積回路におい
て、前記周辺エリアに属するトランジスタのうち前記入
出力回路を構成するのに使用されていないトランジスタ
により、前記内部コアエリア内のトランジスタによって
構成される回路を駆動するドライバを構成したことを特
徴とする半導体集積回路を要旨とする。
タが規則的に配列されてなる内部コアエリアと、入出力
回路を構成するためのトランジスタが配列されてなる周
辺エリアとをチップ上に有する半導体集積回路におい
て、前記周辺エリアに属するトランジスタのうち前記入
出力回路を構成するのに使用されていないトランジスタ
により、前記内部コアエリア内のトランジスタによって
構成される回路を駆動するドライバを構成したことを特
徴とする半導体集積回路を要旨とする。
【００１１】本発明によれば、入出力回路を構成するの
に使用されていない周辺エリアのトランジスタによって
ドライバを構成するので、内部コアエリアのトランジス
タを犠牲にしなくて済む。また、一般的に周辺エリア
は、内部コアエリアに比して駆動力の大きなトランジス
タが設けられるので、大きな負荷を駆動可能なドライバ
を構成することが可能である。
に使用されていない周辺エリアのトランジスタによって
ドライバを構成するので、内部コアエリアのトランジス
タを犠牲にしなくて済む。また、一般的に周辺エリア
は、内部コアエリアに比して駆動力の大きなトランジス
タが設けられるので、大きな負荷を駆動可能なドライバ
を構成することが可能である。
【００１２】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１３】図１はこの発明の一実施形態によるＣＭＯ
Ｓゲートアレイのチップ１００のレイアウトを示すもの
である。この図に示すように、チップ１００の中央に
は、多数のトランジスタが縦横に配列された内部コアエ
リア１が形成されている。この内部コアエリア１の周囲
をプリドライバエリア２が取り囲んでおり、プリドライ
バエリア２の周囲をＩ／Ｏエリア３が取り囲んでいる。
これらのプリドライバエリア２およびＩ／Ｏエリア３が
上述した周辺エリアに相当する。そして、Ｉ／Ｏエリア
３の外側には、ボンディグパッド４，４，…が多数配置
されている。
Ｓゲートアレイのチップ１００のレイアウトを示すもの
である。この図に示すように、チップ１００の中央に
は、多数のトランジスタが縦横に配列された内部コアエ
リア１が形成されている。この内部コアエリア１の周囲
をプリドライバエリア２が取り囲んでおり、プリドライ
バエリア２の周囲をＩ／Ｏエリア３が取り囲んでいる。
これらのプリドライバエリア２およびＩ／Ｏエリア３が
上述した周辺エリアに相当する。そして、Ｉ／Ｏエリア
３の外側には、ボンディグパッド４，４，…が多数配置
されている。
【００１４】Ｉ／Ｏエリア３は、このゲートアレイが提
供可能な入出力回路の総数に相当する数のブロック３
１，３１，…に区分されている。また、プリドライバエ
リア２も同様であり、各々ブロック３１，３１，…に対
応したブロック２１，２１，…に区分されている。
供可能な入出力回路の総数に相当する数のブロック３
１，３１，…に区分されている。また、プリドライバエ
リア２も同様であり、各々ブロック３１，３１，…に対
応したブロック２１，２１，…に区分されている。
【００１５】図２は各１個分のブロック２１および３１
の構成を示したものである。この図に示すように、ブロ
ック３１は、ゲートアレイ外部へ信号を出力する出力バ
ッファを構成するためのトランジスタ群３１１を有して
いる。また、ブロック２１は、外部からの入力信号を内
部コアエリア１へ伝送する入力バッファを構成するため
のトランジスタ群２１２と、出力バッファを駆動するプ
リドライバを構成するためのトランジスタ群２１１を有
している。ブロック２１および３１により如何なる回路
を構成するかは、これらのブロック上に配置する配線パ
ターンによることとなる。また、各バッファを構成する
トランジスタの個数も配線パターンにより各種選択する
ことが可能であり、配線パターンの変更により駆動力の
異なった入力バッファ、出力バッファまたはプリドライ
バを構成することができる。
の構成を示したものである。この図に示すように、ブロ
ック３１は、ゲートアレイ外部へ信号を出力する出力バ
ッファを構成するためのトランジスタ群３１１を有して
いる。また、ブロック２１は、外部からの入力信号を内
部コアエリア１へ伝送する入力バッファを構成するため
のトランジスタ群２１２と、出力バッファを駆動するプ
リドライバを構成するためのトランジスタ群２１１を有
している。ブロック２１および３１により如何なる回路
を構成するかは、これらのブロック上に配置する配線パ
ターンによることとなる。また、各バッファを構成する
トランジスタの個数も配線パターンにより各種選択する
ことが可能であり、配線パターンの変更により駆動力の
異なった入力バッファ、出力バッファまたはプリドライ
バを構成することができる。
【００１６】図３はブロック２１および３１内の全トラ
ンジスタ群を使用して入出力共用の回路を構成した例を
示している。この図において、２１１Ａはプリドライ
バ、３１１Ａは出力バッファ、２１２Ａは入力バッファ
である。また、３１２Ａは出力バッファ３１１Ａを構成
する各トランジスタのドレインと基板との間の寄生ダイ
オードであり、入力バッファ２１２Ａのゲートを静電破
壊から保護する保護回路を構成している。このようにブ
ロック２１および３１内の全トランジスタを使用する場
合は例外として、ブロック２１および３１を入力用また
は出力用にしか使用しない場合にはトランジスタが余
る。また、通常、チップ上のブロック２１，２１，…お
よびブロック３１，３１，…の中には入力用にも出力用
にも使用されないブロックが残ることとなる。本実施形
態は、このような周辺エリア内の未使用のトランジスタ
を利用することにより、内部コアエリア１内の大きな負
荷を駆動するためのドライバを構成するものである。図
４〜図６は各々ドライバの構成例を示している。
ンジスタ群を使用して入出力共用の回路を構成した例を
示している。この図において、２１１Ａはプリドライ
バ、３１１Ａは出力バッファ、２１２Ａは入力バッファ
である。また、３１２Ａは出力バッファ３１１Ａを構成
する各トランジスタのドレインと基板との間の寄生ダイ
オードであり、入力バッファ２１２Ａのゲートを静電破
壊から保護する保護回路を構成している。このようにブ
ロック２１および３１内の全トランジスタを使用する場
合は例外として、ブロック２１および３１を入力用また
は出力用にしか使用しない場合にはトランジスタが余
る。また、通常、チップ上のブロック２１，２１，…お
よびブロック３１，３１，…の中には入力用にも出力用
にも使用されないブロックが残ることとなる。本実施形
態は、このような周辺エリア内の未使用のトランジスタ
を利用することにより、内部コアエリア１内の大きな負
荷を駆動するためのドライバを構成するものである。図
４〜図６は各々ドライバの構成例を示している。
【００１７】まず、図４は、ブロック２１および３１が
出力用として使用されている場合の例を示している。こ
の例では、内部コアエリア１からの信号を外部へ出力す
るためにプリドライバ２１１Ａおよび出力バッファ３１
１Ａが構成されているが、入力バッファを構成するため
のトランジスタ群２１２が余っている。そこで、この余
ったトランジスタ群２１２に配線を施すことによってド
ライバ２１２Ｂを構成し、内部コアエリア１からのクロ
ック信号ＣＬＫをこのドライバ２１２Ｂを介して内部コ
アエリア１内のフリップフロップ等（図示略）へ供給し
ている。
出力用として使用されている場合の例を示している。こ
の例では、内部コアエリア１からの信号を外部へ出力す
るためにプリドライバ２１１Ａおよび出力バッファ３１
１Ａが構成されているが、入力バッファを構成するため
のトランジスタ群２１２が余っている。そこで、この余
ったトランジスタ群２１２に配線を施すことによってド
ライバ２１２Ｂを構成し、内部コアエリア１からのクロ
ック信号ＣＬＫをこのドライバ２１２Ｂを介して内部コ
アエリア１内のフリップフロップ等（図示略）へ供給し
ている。
【００１８】次に、図５は、ブロック２１および３１が
入力用として使用されている場合の例を示している。こ
の例では、外部からの入力信号を内部コアエリア１へ伝
達するためにプリドライバ２１２Ａが構成されるが、プ
リドライバおよび出力バッファを構成するためのトラン
ジスタ群２１１および３１１が余っている。そこで、余
ったトランジスタ群２１１に配線を施すことにより、内
部コアエリア１からのクロック信号ＣＬＫを増幅するた
めのドライバ２１１Ｂを構成している。
入力用として使用されている場合の例を示している。こ
の例では、外部からの入力信号を内部コアエリア１へ伝
達するためにプリドライバ２１２Ａが構成されるが、プ
リドライバおよび出力バッファを構成するためのトラン
ジスタ群２１１および３１１が余っている。そこで、余
ったトランジスタ群２１１に配線を施すことにより、内
部コアエリア１からのクロック信号ＣＬＫを増幅するた
めのドライバ２１１Ｂを構成している。
【００１９】そして、図６は、ブロック２１および３１
が入力用としても出力用としても使用されていない場合
の例を示している。この例では、トランジスタ群２１１
および３１１に配線を施すことにより、カスケード接続
された２段構成のドライバ２１１Ｂおよび３１１Ｂを構
成し、内部コアエリア１からのクロック信号ＣＬＫをこ
れらのドライバ２１１Ｂおよび３１１Ｂを順次介して内
部コアエリア１内に戻している。この構成によれば、ク
ロック信号ＣＬＫを出力バッファ用の駆動力の大きなト
ランジスタを介して内部コアエリア１内に供給するの
で、クロック信号ＣＬＫを受けるフリップフロップ等が
多数ある場合でも十分な速度でこれらを駆動することが
できる。
が入力用としても出力用としても使用されていない場合
の例を示している。この例では、トランジスタ群２１１
および３１１に配線を施すことにより、カスケード接続
された２段構成のドライバ２１１Ｂおよび３１１Ｂを構
成し、内部コアエリア１からのクロック信号ＣＬＫをこ
れらのドライバ２１１Ｂおよび３１１Ｂを順次介して内
部コアエリア１内に戻している。この構成によれば、ク
ロック信号ＣＬＫを出力バッファ用の駆動力の大きなト
ランジスタを介して内部コアエリア１内に供給するの
で、クロック信号ＣＬＫを受けるフリップフロップ等が
多数ある場合でも十分な速度でこれらを駆動することが
できる。
【００２０】このように本実施形態においては、周辺エ
リアにおける余ったトランジスタを使用してクロック信
号を増幅するドライバを構成するので、内部コアエリア
のトランジスタを犠牲にしなくて済む。
リアにおける余ったトランジスタを使用してクロック信
号を増幅するドライバを構成するので、内部コアエリア
のトランジスタを犠牲にしなくて済む。
【００２１】さて、共通のクロック信号により極めて多
数のフリップフロップを同時に駆動するような回路構成
が考えられる。図７はこのような状況に好適な回路構成
を示すものである。この例では、プリドライバエリア２
内のトランジスタを利用することにより、内部コアエリ
ア１の左側にドライバ４１１〜４１７が、右側にドライ
バ４２１〜４２７が各々構成されており、向い合った各
ドライバの各出力端間を結んで横方向の配線群が形成さ
れている。また、プリドライバエリア２およびＩ／Ｏエ
リア３内のトランジスタを利用することにより、内部コ
アエリア１の上側にドライバ５１１〜５１６が、下側に
ドライバ５２１〜５２６が各々構成されており、向い合
った各ドライバの各出力端間を結んで縦方向の配線群が
形成されている。ここで、横方向の配線群と縦方向の配
線群は層を異にする配線であるが、各交差部にはスルー
ホールが形成されている。そして、これらのスルーホー
ルを介して横方向の配線群と縦方向の配線群とが接続さ
れ、内部コアエリア１を覆うメッシュ状の配線が形成さ
れている。内部コアエリア１内には、同時に駆動すべき
多数のフリップフロップがあるが（図示略）、これらの
フリップフロップのクロック端子はこのメッシュ状の配
線に接続されている。クロック信号ＣＬＫは、Ｉ／Ｏエ
リア３内のトランジスタにより構成されたドライバ４０
１によって増幅される。そして、このドライバ４０１の
出力信号がドライバ４１１〜４１７，４２１〜４２７，
５１１〜５１６，５２１〜５２６に供給され、これらの
ドライバにより内部コアエリア１を覆うメッシュ状の配
線が駆動され、各フリップフロップが駆動される。
数のフリップフロップを同時に駆動するような回路構成
が考えられる。図７はこのような状況に好適な回路構成
を示すものである。この例では、プリドライバエリア２
内のトランジスタを利用することにより、内部コアエリ
ア１の左側にドライバ４１１〜４１７が、右側にドライ
バ４２１〜４２７が各々構成されており、向い合った各
ドライバの各出力端間を結んで横方向の配線群が形成さ
れている。また、プリドライバエリア２およびＩ／Ｏエ
リア３内のトランジスタを利用することにより、内部コ
アエリア１の上側にドライバ５１１〜５１６が、下側に
ドライバ５２１〜５２６が各々構成されており、向い合
った各ドライバの各出力端間を結んで縦方向の配線群が
形成されている。ここで、横方向の配線群と縦方向の配
線群は層を異にする配線であるが、各交差部にはスルー
ホールが形成されている。そして、これらのスルーホー
ルを介して横方向の配線群と縦方向の配線群とが接続さ
れ、内部コアエリア１を覆うメッシュ状の配線が形成さ
れている。内部コアエリア１内には、同時に駆動すべき
多数のフリップフロップがあるが（図示略）、これらの
フリップフロップのクロック端子はこのメッシュ状の配
線に接続されている。クロック信号ＣＬＫは、Ｉ／Ｏエ
リア３内のトランジスタにより構成されたドライバ４０
１によって増幅される。そして、このドライバ４０１の
出力信号がドライバ４１１〜４１７，４２１〜４２７，
５１１〜５１６，５２１〜５２６に供給され、これらの
ドライバにより内部コアエリア１を覆うメッシュ状の配
線が駆動され、各フリップフロップが駆動される。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、周辺エリアにおける余ったトランジスタを使用して
ドライバを構成するので、内部コアエリアのトランジス
タを犠牲にすることなく、内部コアエリア内に存在する
大きな負荷を駆動することができるという効果がある。
ば、周辺エリアにおける余ったトランジスタを使用して
ドライバを構成するので、内部コアエリアのトランジス
タを犠牲にすることなく、内部コアエリア内に存在する
大きな負荷を駆動することができるという効果がある。
【図１】 この発明の一実施形態によるＣＭＯＳゲート
アレイのチップレイアウトを示す図である。
アレイのチップレイアウトを示す図である。
【図２】 同実施形態における周辺エリアの各ブロック
の構成を示す図である。
の構成を示す図である。
【図３】 同実施形態における入出力回路の構成を示す
図である。
図である。
【図４】 同実施形態におけるドライバの構成例を示す
図である。
図である。
【図５】 同実施形態におけるドライバの構成例を示す
図である。
図である。
【図６】 同実施形態におけるドライバの構成例を示す
図である。
図である。
【図７】 同実施形態におけるクロック信号の配線系の
構成例を示す図である。
構成例を示す図である。
１００……チップ、１……内部コアエリア、２……プリ
ドライバエリア、３……Ｉ／Ｏエリア。
ドライバエリア、３……Ｉ／Ｏエリア。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177
Claims (1)
- 【請求項１】 トランジスタが規則的に配列されてなる
内部コアエリアと、入出力回路を構成するためのトラン
ジスタが配列されてなる周辺エリアとをチップ上に有す
る半導体集積回路において、 前記周辺エリアに属するトランジスタのうち前記入出力
回路を構成するのに使用されていないトランジスタによ
り、前記内部コアエリア内のトランジスタによって構成
される回路を駆動するドライバを構成したことを特徴と
する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04774196A JP3635768B2 (ja) | 1996-03-05 | 1996-03-05 | 半導体集積回路 |
| US08/811,275 US6172547B1 (en) | 1996-03-05 | 1997-03-04 | Semiconductor integrated circuit capable of driving large loads within its internal core area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04774196A JP3635768B2 (ja) | 1996-03-05 | 1996-03-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246503A true JPH09246503A (ja) | 1997-09-19 |
| JP3635768B2 JP3635768B2 (ja) | 2005-04-06 |
Family
ID=12783787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04774196A Expired - Fee Related JP3635768B2 (ja) | 1996-03-05 | 1996-03-05 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6172547B1 (ja) |
| JP (1) | JP3635768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339235B1 (en) | 1999-06-25 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having a clock network capable of transmitting an internal clock signal with a reduced skew |
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|---|---|---|---|---|
| DE102004063926B4 (de) * | 2004-03-24 | 2017-10-19 | Infineon Technologies Ag | Konfigurierbare Treiberzelle eines logischen Zellenfeldes |
| US20060286754A1 (en) * | 2005-06-16 | 2006-12-21 | Eiichi Hosomi | Semiconductor device with interface circuit and method of configuring semiconductor devices |
| DE102006060047A1 (de) * | 2006-12-19 | 2008-06-26 | Minebea Co., Ltd. | Elektrische Maschine mit Hybridlager |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4488267A (en) * | 1982-05-24 | 1984-12-11 | At&T Bell Laboratories | Integrated circuit chips with removable drivers and/or buffers |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
| JP2756325B2 (ja) * | 1989-12-07 | 1998-05-25 | 株式会社日立製作所 | クロック供給回路 |
| GB9007492D0 (en) * | 1990-04-03 | 1990-05-30 | Pilkington Micro Electronics | Semiconductor integrated circuit |
| FR2734378B1 (fr) * | 1995-05-17 | 1997-07-04 | Suisse Electronique Microtech | Circuit integre dans lequel certains composants fonctionnels sont amenes a travailler avec une meme caracteristique de fonctionnement |
-
1996
- 1996-03-05 JP JP04774196A patent/JP3635768B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-04 US US08/811,275 patent/US6172547B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339235B1 (en) | 1999-06-25 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having a clock network capable of transmitting an internal clock signal with a reduced skew |
Also Published As
| Publication number | Publication date |
|---|---|
| US6172547B1 (en) | 2001-01-09 |
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