JPH10233508A - “スナップ・バック”から保護されたｄｍｏｓトランジスタ - Google Patents

“スナップ・バック”から保護されたｄｍｏｓトランジスタ

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JPH10233508A
JPH10233508A JP9302642A JP30264297A JPH10233508A JP H10233508 A JPH10233508 A JP H10233508A JP 9302642 A JP9302642 A JP 9302642A JP 30264297 A JP30264297 A JP 30264297A JP H10233508 A JPH10233508 A JP H10233508A
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transistor
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extending
electrode
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JP9302642A
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Riccardo Depetro
リッカルド・デペトロ
Michele Palmieri
ミケーレ・パルミエリ
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】 【課題】 本発明の目的は、ＤＭＯＳトランジスタにお
いて寄生トランジスタによるスナップ・バック現象をな
くすことである。 【解決手段】 ドレインとなるｎ型の第１の領域11と、
第１の領域との間で小さい曲率半径のエッジ部分を有す
る接合部を形成しているｐ型の第２の領域12と、第２の
領域12のエッジとの間でチャンネル16を定めているｎ型
の第３の領域14と、表面から延在して第２の領域と接触
しているｐ型の第４の領域14と、表面と絶縁されている
ゲート電極17と、第３、第４の領域と接続されたソース
電極18と、第１の領域11に接続されたドレイン電極19と
を備え、小さい曲率半径の各エッジ部分は第３の領域14
のどの部分よりも関連したエッジ部分に近くなるような
位置で表面から第２の領域12中に延在しているｐ型の第
５の領域30と関係しており、ソース電極18は表面で第５
の領域30に接続されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、基板の主表面によって範囲を定められている
第１の導電型の第１の領域と、主表面から第１の領域中
に延在し、第１の領域との間に小さい曲率半径の１以上
のエッジ部分を有する接合部を形成している第２の導電
型の第２の領域と、主表面から第２の領域中に延在し、
第２の領域のエッジとの間においてチャンネルの範囲を
定めている第１の導電型の第３の領域と、主表面から延
在して第２の領域と接触している第２の導電型の第４の
領域と、主表面から電気的に絶縁され、チャンネルの上
方に位置しゲート端子に接続されている第１の電極と、
主表面上で第３の領域および第４の領域と電気的に接触
しソース端子に接続されている第２の電極と、第１の領
域と電気的に接触しドレイン端子に接続されている第３
の電極とを具備している単結晶シリコン基板上に形成さ
れたＤＭＯＳトランジスタに関する。
【０００２】
【従来の技術】ＤＭＯＳトランジスタは、二重拡散され
たＭＯＳ（金属−酸化物半導体）電界効果トランジスタ
であり、主として電力装置に使用されている。ＬＤＭＯ
Ｓトランジスタ、すなわち横方向に電流の伝導を行うト
ランジスタと、ＶＤＭＯＳトランジスタ、すなわち垂直
（縦）方向に電流の伝導を行うトランジスタは、このク
ラスのトランジスタに属している。
【０００３】図１の（ａ）および（ｂ）において、通常
のインターデジタル構造を有するＬＤＭＯＳトランジス
タの一部分の平面図および断面図が示されている。トラ
ンジスタは、単結晶シリコン基板10上に形成されてお
り、主表面9 によって定められたその一部が図面に示さ
れている。そこにおいて、トランジスタは、エピタキシ
ャル層の一部であり、トランジスタのドレイン領域を構
成するｎ型の第１の領域11と、第１の領域すなわちドレ
イン領域11にドープ不純物を注入し、続いて拡散するこ
とによって生成され、フィンガ形状の細長い部分（図面
にはその１つだけが示されている）を有し、ドレイン領
域11とｐ−ｎ接合部を形成し、トランジスタの本体領域
を構成するｐ型の第２の領域12と、トランジスタのソー
ス領域を構成し、トランジスタのチャンネルを構成する
本体領域の一部分16の範囲を本体領域12のエッジ部と共
に定める多量にドープされたｎ型の（図面においてｎ＋
で示されている）第３の領域13と、図示された実施形態
において、主表面9 からソース領域13を貫通して本体領
域12と接触する種々の素子部分（図１の（ａ）において
全て14で示されている）で構成された多量にドープされ
たｐ型の（図面においてｐ＋で示されている）第４の領
域14と、ドープされた多結晶シリコンで作られ、二酸化
シリコンであることが好ましい薄い誘電層によって単結
晶シリコン表面9 から絶縁され、チャンネル16上に位置
し、トランジスタのゲート端子Ｇに接続された第１の電
極17と、例えばアルミニウム等で作られ、主表面9 上で
第３の領域13および第４の領域14とそれぞれ電気的に接
触し、それによってその表面上でソース領域13と本体領
域12とを電気的に相互接続し、図面においてＳで示され
たトランジスタの端子に接続されている第２の電極18
と、例えばアルミニウム等で作られ、多量にドープされ
たｎ型領域21を通して主表面9 上で第１の領域すなわち
ドレイン領域11と電気的に接触し、それはアルミニウム
とシリコンの間のオーム接触であることが好ましく、ト
ランジスタのドレイン端子Ｄを構成する第３の電極19と
を具備している。
【０００４】上述のタイプのトランジスタの重要な電気
的特性は、ソースとドレインとの間で逆導電が行われ、
本体、ソースおよびゲートが短絡されることである。知
られているように、導電はドレインとソースとの間の電
圧ＶDSが本体領域12とドレイン領域11との間の接合部に
おいて逆導電を生じるような値に到達したときに開始す
る。破壊電圧ＢＶDSS として示されるこの値は、トラン
ジスタの物理的および幾何学的特性によって決定され
る。これらの状況においてトランジスタが正確に動作す
るように、電圧ＶDSは図２に示されているようにドレイ
ン電流ＩD とは関係なく一定のままでなければならな
い。しかしながら、ある場合においては特性ＶDS＝ｆ
（ＩD ）が所望された特性からかなりずれることがあ
り、それは、図３に示されているように、電圧ＶDSが比
較的低いドレイン電流に対してしかほぼ一定の値ＢＶ
DSS ではなく、電流が高くなると顕著に、急速に減少す
るからである。“スナップ・バック”として知られるこ
の現象によって、トランジスタの利用分野がかなり限定
されてしまう。
【０００５】上述の既知の現象は、エミッタとしてソー
ス領域13を、ベースとして本体領域12を、コレクタとし
てドレイン領域11を有する寄生バイポーラ（ＮＰＮ）ト
ランジスタのスイッチング・オン（オン状態への切換
え）に起因する。このタイプのトランジスタは破線で示
されており、図１の（ｂ）においてＴｐで示されてい
る。動作において、本体−ドレイン接合部の絶縁破壊中
に本体領域12を通過する電流ＩD は、実際に本体領域12
内の電圧降下の原因となり、それはトランジスタＴｐの
ベースと直列の抵抗Ｒｄによって表されたような分布抵
抗のためである。この電圧降下がベース−エミッタ接合
部の直接的な導電しきい値を超過したとき、寄生トラン
ジスタは、電圧ＶDSが急に減少するように導電を開始す
る。
【０００６】
【発明が解決しようとする課題】この問題を避けるある
いは少なくするために、すなわち、寄生トランジスタの
スイッチング・オン電流をより大きい電流値ＩD に移動
させるために、通常本体領域12のドープ不純物を増加さ
せてこの領域の分布抵抗を減少させている。しかしなが
ら、場合によっては、トランジスタの他の特性に影響し
ないように、あるいは付加的な工程によって通常の製造
プロセスを複雑にしないようにするためにこのドープ不
純物の増加が不可能あるいは望ましくないこともある。
【０００７】本発明の目的は、上述の現象が生じないよ
うなＤＭＯＳトランジスタ、あるいはそのような現象が
電流が非常に高い場合にのみ生じるようなＤＭＯＳトラ
ンジスタを提供することである。
【０００８】
【課題を解決するための手段】本発明によると、この目
的は本発明のトランジスタによって達成される。本発明
は、第１の導電型を有し、基板の主表面によって範囲を
定められている第１の領域と、第２の導電型を有し、主
表面から第１の領域中に延在し、第１の領域との間に小
さい曲率半径の１以上のエッジ部分を有する接合部を形
成している第２の領域と、第１の導電型を有し、主表面
から第２の領域中に延在し、第２の領域のエッジとの間
においてチャンネルの範囲を定めている第３の領域と、
第２の導電型を有し、主表面から延在して第２の領域と
接触している第４の領域と、主表面から電気的に絶縁さ
れ、チャンネルの上方に位置し、トランジスタのゲート
端子に接続されている第１の電極と、主表面上で第３の
領域および第４の領域と電気的に接触し、トランジスタ
のソース端子に接続されている第２の電極と、第１の領
域と電気的に接触し、トランジスタのドレイン端子に接
続されている第３の電極とを具備している単結晶シリコ
ン基板上に形成されたＤＭＯＳトランジスタにおいて、
小さい曲率半径を有する各エッジ部分は、第３の領域の
どの部分よりも関連したエッジ部分に近くなるような位
置において主表面から第２の領域に延在している第２の
導電型の第５の領域と関係しており、第２の電極は主表
面上で第５の領域と電気的に接触していることを特徴と
する。
【０００９】本発明は、添付図面を参照して限定的でな
い例によって与えられた２つの実施形態の詳細な説明か
らより良く理解される。
【００１０】
【発明の実施の形態】本発明は、本体領域12とドレイン
領域11の間のｐ−ｎ接合部の、曲率半径が最小であるエ
ッジ部分の付近で寄生トランジスタＴｐのスイッチング
・オンのトリガを実現させることに基づいている。図１
の（ａ）および（ｂ）に示された構造において、これら
のエッジ部分とは細長い本体領域のコーナーのことであ
り、図１の（ａ）において破線の円で描かれ、参照番号
20で示されている。実際に、逆極性の電圧を与えられた
ｐ−ｎ接合部の空乏領域に設定された電界は、ｐ領域と
ｎ領域の間の曲率半径が最小である領域において一層強
力であり、そのため、この領域を通る逆導電が接合部の
直線部分の逆導電を開始するのに必要な電圧よりも低い
電圧で開始することが知られている。
【００１１】図４の（ａ）、（ｂ）、（ｃ）に関して、
図１の（ａ）および（ｂ）に示された既知のトランジス
タと同一あるいはそれに対応する部分が同じ参照番号で
示されている。本発明に従って、多量にドープされたｐ
型領域30は、細長い本体領域のコーナー20に関係して設
けられている。この領域30は本体領域12中に延在し、図
１の（ａ）および（ｂ）の既知のトランジスタのｎ型ソ
ース領域13の端部部分の代りをし、表面において第２の
電極18と電気的に接触している。図面からわかるよう
に、領域30は、ソース領域13のどの部分よりも上述のコ
ーナーに近い。トランジスタが図２および図３に関して
前述されたように極性を与えられたとき、本体とドレイ
ンとの間の接合部を通過する電流ＩD は、領域30を通し
て直接に本体およびソース電極18によって集収され、そ
れ故に、ソース、本体およびドレイン領域によって形成
されたＮＰＮ寄生トランジスタのスイッチング・オンを
トリガするのに十分な電圧降下は、本体領域12において
それ以上大きくなることができない。それ故に、特性Ｖ
DS＝ｆ（ＩD ）は、図２に示された理論的なものに非常
に近い。
【００１２】トランジスタを製造するための通常のプロ
セスに動作を付加せずに領域30を形成できることは注意
されるべきである。実際に、領域30は、領域13および14
の形成に必要なマスクを変更することによって簡単に形
成されることができ、正確には、細長い部分12の端部部
分においてｎ＋型ドーピングを防ぐように領域13のため
のマスクを変更し、また、本体接触領域のための領域お
よびｎ＋型ドーピングに対して保護された端部部分の両
方においてｐ＋型ドーピングを許容するように領域14の
ためのマスクを変更することによって形成されることが
できる。
【００１３】本発明の第２の実施形態は、トランジスタ
の構造がインターデジタル構造ではなく複合構造であ
る、すなわち、互いに並列に接続された複数の素子ＬＤ
ＭＯＳトランジスタによって構成されているという点で
のみ上述の構造とは異なっている。図５の（ａ）および
（ｂ）において、この実施形態においては正方形である
素子ＬＤＭＯＳトランジスタが示されている。第１の実
施形態のものと同一あるいは対応している部分は同じ参
照番号で示されているため、図面の詳細な説明は必要な
い。小さい曲率半径を有し、この実施形態において破線
で描かれた円20によって示されている本体とソースとの
接合部の４つのエッジ部分のそれぞれが第１の実施形態
の領域30と同じ機能を有する多量にドーピングされたｐ
型領域と関連され、それ故に第１の実施形態と同じ参照
番号で示されていることを指摘することで十分である。
さらに、この実施形態においてｐ＋型本体接触領域は領
域30と一致し、図５の（ａ）および（ｂ）でこの符号30
によって示された４個の領域を意味している。
【００１４】上述の両方の実施形態において、ソース領
域13および領域30はゲート電極17をマスクとして使用す
ると都合がよく形成され、それによって、それらのエッ
ジはゲート電極の内部のエッジとほぼ整列する。
【００１５】本発明の２つの実施形態だけが説明および
図示されてきたが、多数の変更および修正が同じ発明概
念の範囲内で可能であることは明らかである。例えば、
第１の実施形態のｐ＋型領域30は、小さい曲率半径を有
する本体とドレインとの間の接合部のエッジ部分と直接
向かい合っているソース領域13の部分のみに限定される
ことができ、従って、第２の実施形態（図５の（ａ）参
照）においてソース領域の範囲を定めている正方形のコ
ーナーに設けられたものと類似した２つの領域によって
構成されることができる。さらに、本発明は、ＬＤＭＯ
Ｓトランジスタのみに適用されるのではなく、ＶＤＭＯ
Ｓトランジスタ、すなわち、垂直に電流が流れるトラン
ジスタにも適用され、図示および説明された２つのバー
ジョンの装置、すなわち、ｐ型領域の代りにｎ型領域を
有し、ｎ型領域の代りにｐ型領域を有する装置において
も同様の利点を得ることができる。
【図面の簡単な説明】
【図１】既知のＬＤＭＯＳトランジスタの一部分の平面
図と、線II−IIに沿った断面図。
【図２】ソース、本体およびゲートが短絡しているＬＤ
ＭＯＳトランジスタの理論的な電気的特性を示すグラフ
図。
【図３】既知のＬＤＭＯＳトランジスタの実際の電気的
特性を示すグラフ図。
【図４】本発明の第１の実施形態に従ったＬＤＭＯＳト
ランジスタの一部分の平面図と、線VI−VIに沿った断面
図と、線 VII−VII に沿った断面図。
【図５】本発明の第２の実施形態に従ったＬＤＭＯＳト
ランジスタの一部分の平面図と、線IX−IXに沿った断面
図。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型を有し、基板の主表面によ
    って範囲を定められている第１の領域と、 第２の導電型を有し、主表面から第１の領域中に延在
    し、第１の領域との間に小さい曲率半径の１以上のエッ
    ジ部分を有する接合部を形成している第２の領域と、 第１の導電型を有し、主表面から第２の領域中に延在
    し、第２の領域のエッジとの間においてチャンネルの範
    囲を定めている第３の領域と、 第２の導電型を有し、主表面から延在して第２の領域と
    接触している第４の領域と、 主表面から電気的に絶縁され、チャンネルの上方に位置
    し、トランジスタのゲート端子に接続されている第１の
    電極と、 主表面上で第３の領域および第４の領域と電気的に接触
    し、トランジスタのソース端子に接続されている第２の
    電極と、 第１の領域と電気的に接触し、トランジスタのドレイン
    端子に接続されている第３の電極とを具備している単結
    晶シリコン基板上に形成されたＤＭＯＳトランジスタに
    おいて、 小さい曲率半径を有する各エッジ部分は、第３の領域の
    どの部分よりも関連したエッジ部分に近くなるような位
    置において主表面から第２の領域中に延在している第２
    の導電型の第５の領域と関係しており、第２の電極は主
    表面上で第５の領域と電気的に接触していることを特徴
    とするＤＭＯＳトランジスタ。
  2. 【請求項２】 第３の領域および第５の領域のそれぞれ
    は実質的に第１の電極と整列している請求項１記載のト
    ランジスタ。
  3. 【請求項３】 第４の領域と第５の領域は一致している
    請求項１または２記載のトランジスタ。
  4. 【請求項４】 第４の領域は第３の領域を貫通して延在
    し、本体接触領域の素子部分を構成している請求項１ま
    たは２記載のトランジスタ。
  5. 【請求項５】 第２の領域は、第１の領域と共にインタ
    ーデジタル構造を形成するように細長い部分を有し、そ
    れらのそれぞれは一端において、共通の第５の領域と関
    係している小さい曲率半径を有する２つのエッジ部分の
    範囲を定め、第３の領域は細長い部分内に細長い部分を
    有している請求項４記載の装置。
JP9302642A 1996-11-11 1997-11-05 “スナップ・バック”から保護されたｄｍｏｓトランジスタ Pending JPH10233508A (ja)

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EP96830575A EP0841702A1 (en) 1996-11-11 1996-11-11 Lateral or vertical DMOSFET with high breakdown voltage

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